JP2735268B2 - LSI output buffer - Google Patents
LSI output bufferInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSIに関し、特にLSI出力間をバス接続するた
めに用いる３ステートの出力バッファに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI, and more particularly, to a three-state output buffer used for bus connection between LSI outputs.
従来、この種の出力バッファは第２図に示すような回
路になっていた。次に第２図について説明を行う。第２
図において、出力制御端子２に“1"が入力されると、NO
R回路５の出力は“0"となり、またNAND回路４の出力は
“1"となる。したがって、Ｐチャネルトランジスタ７及
びＮチャネルトランジスタ８はOFF状態となり、LSI出力
端子９はオープン状態となる。Conventionally, this type of output buffer has a circuit as shown in FIG. Next, FIG. 2 will be described. Second
In the figure, when "1" is input to the output control terminal 2, NO
The output of the R circuit 5 becomes "0" and the output of the NAND circuit 4 becomes "1". Therefore, the P-channel transistor 7 and the N-channel transistor 8 are turned off, and the LSI output terminal 9 is turned on.
一方出力制御端子２に“0"が入力されると、NAND回路
４の出力とNOR回路５の出力には入力端子１から入力さ
れた信号の反転した信号が出力される。３はNOT回路で
ある。Ｐチャネルトランジスタ７とＮチャネルトランジ
スタ８には同一の信号が入力され、トランジスタ7,8はN
OT回路と見ることができる。したがって、出力制御端子
２に“0"が入力されると、LSI出力端子９には入力端子
１の信号がそのまま出力される。On the other hand, when “0” is input to the output control terminal 2, an inverted signal of the signal input from the input terminal 1 is output to the output of the NAND circuit 4 and the output of the NOR circuit 5. 3 is a NOT circuit. The same signal is input to the P-channel transistor 7 and the N-channel transistor 8, and the transistors 7 and 8
Can be seen as an OT circuit. Therefore, when "0" is input to the output control terminal 2, the signal of the input terminal 1 is output to the LSI output terminal 9 as it is.
上述した従来の出力バッファは第３図に示すようにLS
I出力端子91〜93間をバス10にて接続した場合、出力制
御信号を制御してLSIの出力端子91〜93は同時に出力状
態とならないようにするが、LSI内部での遅延時間の差
によりLSIの出力端子91〜93からの出力がバス10上でシ
ョートし大電流が流れ、LSIの信頼性を劣化させ、故障
を引き起こすという欠点がある。The conventional output buffer described above is LS as shown in FIG.
If between I output terminal 91 to 93 3 connected by bus 10, the output terminal 91 to 93 3 of the LSI controls the output control signal is to avoid the output state at the same time, delays in the LSI output shorted large current flows on bus 10 from the LSI output terminal 91 to 93 3 by the difference in time, degrade the reliability of the LSI, has the disadvantage of causing failure.
本発明の目的は前記問題点を解消したLSIの出力バッ
ファを提供することにある。An object of the present invention is to provide an output buffer of an LSI which solves the above problem.
本発明は入力信号を遅延させる遅延回路と、該遅延回
路と入力端子の信号を入力するAND回路と、出力制御端
子の信号を反転するNOT回路と、前記AND回路とNOT回路
の信号を入力とするNAND回路と、前記AND回路と出力制
御端子の信号を入力とするNOR回路と、ソースが電源に
ゲートが前記NAND回路にドレインがLSI出力端子にそれ
ぞれ接続されたＰチャネルトランジスタと、ソースがグ
ランドにゲートが前記NOR回路にドレインがLSI出力端子
にそれぞれ接続されたＮチャネルトランジスタとを有す
ることを特徴とするLSIの出力バッファである。The present invention provides a delay circuit that delays an input signal, an AND circuit that inputs a signal of the delay circuit and an input terminal, a NOT circuit that inverts a signal of an output control terminal, and an input of a signal of the AND circuit and the NOT circuit. A NAND circuit, a NOR circuit that receives signals from the AND circuit and an output control terminal, a P-channel transistor having a source connected to a power supply, a gate connected to the NAND circuit, a drain connected to an LSI output terminal, and a source connected to ground. And an N-channel transistor having a gate connected to the NOR circuit and a drain connected to an LSI output terminal.
以下、本発明の一実施例を図により説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の出力バッファの一実施例を示す回路
図である。図において、本発明は入力端子１からの入力
信号を遅延させる遅延回路11と、遅延回路11と入力端子
１の信号とを入力とするAND回路12と、出力制御端子２
の信号を反転するNOT回路３と、AND回路12とNOT回路３
の信号を入力とするNAND回路４と、AND回路12と出力制
御端子２の信号を入力とするNOR回路５と、ソースが電
源端子６にゲートがNAND回路４にドレインがLSI出力端
子９にそれぞれ接続されたＰチャネルトランジスタ７
と、ソースがグランドにゲートがNOR回路５にドレイン
がLSI出力端子９にそれぞれ接続されたＮチャネルトラ
ンジスタ８とを有するものである。FIG. 1 is a circuit diagram showing one embodiment of the output buffer of the present invention. In the drawing, the present invention provides a delay circuit 11 for delaying an input signal from an input terminal 1, an AND circuit 12 which receives the delay circuit 11 and a signal from the input terminal 1, and an output control terminal 2
NOT circuit 3 which inverts the signal of AND circuit 12, AND circuit 12 and NOT circuit 3
Circuit, an AND circuit 12 that receives the signals of the AND circuit 12 and the output control terminal 2, a source connected to the power supply terminal 6, a gate connected to the NAND circuit 4, and a drain connected to the LSI output terminal 9. Connected P-channel transistor 7
And an N-channel transistor 8 having a source connected to the ground, a gate connected to the NOR circuit 5, and a drain connected to the LSI output terminal 9.
第１図において１〜９については第２図に示す従来の
出力バッファと同一であるため、ここでは説明を省略す
る。1, steps 1 to 9 are the same as those of the conventional output buffer shown in FIG. 2, and a description thereof will be omitted.
第１図において、本発明によれば、AND回路12の入力
には入力端子１と遅延回路11の出力とが入力されている
ため、遅延回路11とAND回路12により微分回路を構成す
る。これによりLSI出力端子９には“1"の幅は狭くなっ
た信号が出力される。In FIG. 1, according to the present invention, since the input terminal 1 and the output of the delay circuit 11 are input to the input of the AND circuit 12, the differential circuit is constituted by the delay circuit 11 and the AND circuit 12. As a result, a signal having a reduced width of “1” is output to the LSI output terminal 9.
第４図は、第１図に示す本発明に係る２つの出力バッ
ファにおけるLSI出力端子をバス構造とした場合のタイ
ムチャートを示す。第４図に示すように各出力バッファ
の出力は“1"の幅が狭くなった信号が出力される。ここ
で第４図で示された期間Ｔに各出力バッファの出力制御
を行うようにすれば、２つのLSIの出力バッファからの
出力はともに“0"を出力することになり、大電流は流れ
ない。FIG. 4 is a time chart when the LSI output terminals of the two output buffers according to the present invention shown in FIG. 1 have a bus structure. As shown in FIG. 4, the output of each output buffer is a signal having a reduced width of "1". If the output control of each output buffer is performed during the period T shown in FIG. 4, both outputs from the output buffers of the two LSIs output "0", and a large current flows. Absent.
以上説明したように本発明は出力バッファの入力端子
に遅延回路とAND回路を用いた微分回路を設けることに
より、LSIの出力をバスに接続した場合のバス上のデー
タの衝突を回避できるという効果がある。As described above, according to the present invention, by providing a differential circuit using a delay circuit and an AND circuit at the input terminal of the output buffer, it is possible to avoid collision of data on the bus when the output of the LSI is connected to the bus. There is.
第１図は本発明の出力バッファの一実施例の回路図、第
２図は従来技術による出力バッファの一実施例の回路
図、第３図は３つのLSIの出力端子をバス接続した場合
の回路例、第４図は２つのLSIの出力端子をバス接続し
た場合のタイムチャートである。 １……入力端子、２……出力制御端子 ３……NOT回路、４……NAND回路 ５……NOR回路、６……電源端子 ７……Ｐチャネルトランジスタ ８……Ｎチャネルトランジスタ ９……LSI出力端子、11……遅延回路 12……AND回路FIG. 1 is a circuit diagram of an embodiment of an output buffer according to the present invention, FIG. 2 is a circuit diagram of an embodiment of an output buffer according to the prior art, and FIG. FIG. 4 is a time chart when the output terminals of two LSIs are connected to a bus. DESCRIPTION OF SYMBOLS 1 ... Input terminal 2 ... Output control terminal 3 ... NOT circuit 4 ... NAND circuit 5 ... NOR circuit 6 ... Power supply terminal 7 ... P-channel transistor 8 ... N-channel transistor 9 ... LSI Output terminal, 11 delay circuit 12 AND circuit
Claims (1)
回路と入力端子の信号を入力とするとAND回路と、出力
制御端子の信号を反転するNOT回路と、前記AND回路とNO
T回路の信号を入力とするNAND回路と、前記AND回路と出
力制御端子の信号を入力とするNOR回路と、ソースが電
源にゲートが前記NAND回路にドレインがLSI出力端子に
それぞれ接続されたＰチャネルトランジスタと、ソース
がグランドにゲートが前記NOR回路にドレインがLSI出力
端子にそれぞれ接続されたＮチャネルトランジスタとを
有することを特徴とするLSIの出力バッファ。A delay circuit for delaying an input signal; an AND circuit for receiving a signal from the delay circuit and an input terminal; a NOT circuit for inverting a signal at an output control terminal;
A NAND circuit that receives a signal of a T circuit; a NOR circuit that receives signals of the AND circuit and an output control terminal; An LSI output buffer comprising: a channel transistor; an N-channel transistor having a source connected to the ground, a gate connected to the NOR circuit, and a drain connected to the LSI output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042656A JP2735268B2 (en) | 1989-02-22 | 1989-02-22 | LSI output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042656A JP2735268B2 (en) | 1989-02-22 | 1989-02-22 | LSI output buffer |
Publications (2)
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|---|---|
| JPH02222215A JPH02222215A (en) | 1990-09-05 |
| JP2735268B2 true JP2735268B2 (en) | 1998-04-02 |
Family
ID=12642051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042656A Expired - Fee Related JP2735268B2 (en) | 1989-02-22 | 1989-02-22 | LSI output buffer |
Country Status (1)
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|---|---|
| JP (1) | JP2735268B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500818A (en) * | 1993-10-29 | 1996-03-19 | Sun Microsystems, Inc. | Method and apparatus for providing accurate T(on) and T(off) times for the output of a memory array |
-
1989
- 1989-02-22 JP JP1042656A patent/JP2735268B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02222215A (en) | 1990-09-05 |
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