JP2720567B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2720567B2 JP2720567B2 JP2080306A JP8030690A JP2720567B2 JP 2720567 B2 JP2720567 B2 JP 2720567B2 JP 2080306 A JP2080306 A JP 2080306A JP 8030690 A JP8030690 A JP 8030690A JP 2720567 B2 JP2720567 B2 JP 2720567B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- barrier metal
- forming
- metal layer
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000000034 method Methods 0.000 title description 32
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000010410 layer Substances 0.000 claims description 113
- 230000004888 barrier function Effects 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 27
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 11
- 238000005121 nitriding Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 239000010408 film Substances 0.000 description 46
- 229910052721 tungsten Inorganic materials 0.000 description 28
- 239000010937 tungsten Substances 0.000 description 28
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 26
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 14
- 229910021341 titanium silicide Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高い耐熱性が得られる半導体装置の製造方
法に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device having high heat resistance.
本発明は、半導体基板上に素子分離領域を形成した後
不純物領域を形成する行程と、不純物領域上に下地層を
形成する行程と、下地層上に層間絶縁膜を形成した後開
口部を形成する行程と、開口部より露出した下地層を窒
化させ第１のバリアメタル層を形成する行程と、第１の
バリアメタル層上に第２のバリアメタル層をスパッタ法
により形成する行程と、開口部内に高融点材料を非選択
成長により埋め込む行程とを有することにより、プロセ
ス安定性が高く、良好な耐熱性を有する半導体装置の製
造方法を提供するものである。The present invention provides a process for forming an impurity region after forming an element isolation region on a semiconductor substrate, a process for forming a base layer on the impurity region, and forming an opening after forming an interlayer insulating film on the base layer. Forming a first barrier metal layer by nitriding a base layer exposed from the opening; forming a second barrier metal layer on the first barrier metal layer by sputtering; By providing a step of embedding a high melting point material in a portion by non-selective growth, a process for manufacturing a semiconductor device having high process stability and good heat resistance is provided.
半導体装置の高集積化に伴い、コンタクトホールにお
いても微細化が進められている。このような微細なコン
タクトホール内に電極配線を形成する方法として、従来
よりスパッタ法やCVD法によるアルミニウム層を用いる
方法が行われているが、最近では、CVD法によりタング
ステン（Ｗ）等の高融点金属材料を被着される技術が研
究されている。この技術によれば、微細なコンタクトホ
ールに配線材料を埋め込むことが可能となる。このた
め、このような高融点金属材料を用いた方法は半導体装
置の高集積化に対応可能な配線形成技術として注目され
ている。With the high integration of semiconductor devices, miniaturization of contact holes has been promoted. As a method of forming an electrode wiring in such a fine contact hole, a method of using an aluminum layer by a sputtering method or a CVD method has been conventionally performed. Techniques for depositing melting point metal materials have been studied. According to this technique, it is possible to embed a wiring material in a fine contact hole. For this reason, such a method using a high melting point metal material has attracted attention as a wiring forming technique capable of coping with high integration of a semiconductor device.
CVD法による高融点金属材料を用いた配線形成技術に
おいて、シリコン層等からなる下地層のコンタクト部分
上にタングステン層を形成する場合、シリコン層とタン
グステン層の反応は、600℃以下では起こらないので比
較的高い耐熱性が得られる。When a tungsten layer is formed on a contact part of an underlying layer made of a silicon layer, etc. in a wiring forming technology using a high melting point metal material by a CVD method, a reaction between the silicon layer and the tungsten layer does not occur at a temperature of 600 ° C. or less. Relatively high heat resistance can be obtained.
ところが、層間絶縁膜の平坦化に用いられるBPSG膜等
のグラスリフローは、900℃程度で行われる。また、SRA
Mや３次元集積回路等の抵抗素子として用いられるポリ
シリコン層のアニールや薄膜のポリシリコン層に形成さ
れる薄膜トランジスタ（TFT）の不純物領域の活性化等
は1000℃程度で行われる。したがって、これらの処理温
度では、シリコン層とタングステン層の反応が起こるた
め、PN接合が破壊される等の問題が生じてしまう。However, glass reflow of a BPSG film or the like used for flattening an interlayer insulating film is performed at about 900 ° C. Also, SRA
Annealing of a polysilicon layer used as a resistance element of an M or three-dimensional integrated circuit or activation of an impurity region of a thin film transistor (TFT) formed on a thin polysilicon layer is performed at about 1000 ° C. Therefore, at these processing temperatures, a reaction between the silicon layer and the tungsten layer occurs, and thus a problem such as breakage of the PN junction occurs.
この問題の解決策として、コンタクトホール内に耐熱
層として機能するバリアメタル層を形成する技術が知ら
れている。例えば、第２図に示すように、素子分離領域
12に囲まれたｐ型のシリコン基板11の表面のn+型の不純
物領域13上に絶縁膜14が形成される。この絶縁膜14は、
不純物領域13上で開口15を有する。この開口部15の底部
にタングステン窒化膜からなるバリアメタル層16が設け
られる。このバリアメタル層16は、例えば開口部15の底
部に形成されたタングステン層をNH3雰囲気中で窒化す
ることにより得られる。このバリアメタル層16上に更に
タングステン層17が選択的に成長される。As a solution to this problem, a technique for forming a barrier metal layer functioning as a heat-resistant layer in a contact hole is known. For example, as shown in FIG.
An insulating film 14 is formed on the n + -type impurity region 13 on the surface of the p-type silicon substrate 11 surrounded by 12. This insulating film 14
An opening 15 is provided on impurity region 13. At the bottom of the opening 15, a barrier metal layer 16 made of a tungsten nitride film is provided. The barrier metal layer 16 is obtained by, for example, nitriding a tungsten layer formed at the bottom of the opening 15 in an NH 3 atmosphere. On this barrier metal layer 16, a tungsten layer 17 is further selectively grown.
また、シリコン層とタングステン層の反応を防止する
方法としては、シリコン層等からなる拡散層をチタンシ
リサイド化させる方法や、このようなチタンシリサイド
化された拡散層のコンタクト部分のみを窒化させてチタ
ン窒化膜を形成する方法も提案されている。Further, as a method for preventing the reaction between the silicon layer and the tungsten layer, a method of forming a titanium silicide in a diffusion layer made of a silicon layer or the like, or a method of forming a titanium layer by nitriding only a contact portion of such a titanium silicide diffusion layer. A method of forming a nitride film has also been proposed.
しかしながら、第２図に示すような方法では、タング
ステン層が窒化しにくいため、十分な耐熱性を有するバ
リアメタル層16を形成することは難しい。However, in the method shown in FIG. 2, it is difficult to form the barrier metal layer 16 having sufficient heat resistance because the tungsten layer is hardly nitrided.
また、拡散層をチタンシリサイド化させる方法では、
チタンシリサイド層とチタンシリサイド層上に形成され
るタングステン層の反応が約900℃で起きてしまうた
め、上述の不純物領域の活性化処理等のような900℃を
越える熱処理に対しては耐熱性を確保することができな
い。Also, in the method of forming the diffusion layer into titanium silicide,
Since the reaction between the titanium silicide layer and the tungsten layer formed on the titanium silicide layer occurs at about 900 ° C., heat resistance to heat treatment exceeding 900 ° C., such as the above-described activation treatment of the impurity region, is not achieved. Can not secure.
さらに、チタンシリサイド化された拡散層のコンタク
ト部分のみを窒化する方法では、チタン窒化膜に対する
タングステン層の選択性が低いので、タングステン層を
選択成長させる場合には、不適当である。Further, the method of nitriding only the contact portion of the titanium silicide diffusion layer is not suitable for selectively growing the tungsten layer because the selectivity of the tungsten layer to the titanium nitride film is low.
この方法に対して、特開昭64-41241号公報に記載され
るように、上述のチタン窒化膜の表面にイオン注入を行
って微量のシリコンを含んだチタン窒化膜を形成するこ
とにより、チタン窒化膜上へタングステン層の選択成長
を可能にした技術が試みられているが、良好な耐熱性を
維持しながらプロセス安定性の高い電極配線を形成する
ことは非常に困難であるのが実情である。In contrast to this method, as described in JP-A-64-41241, by performing ion implantation on the surface of the above-described titanium nitride film to form a titanium nitride film containing a small amount of silicon, titanium Techniques that enable selective growth of a tungsten layer on a nitride film have been tried, but it is very difficult to form electrode wiring with high process stability while maintaining good heat resistance. is there.
そこで、本発明は、このような従来の実情に鑑みて提
案されたものであって、プロセス安定度が高く、良好な
耐熱性を有する半導体装置の製造方法を提供することを
目的とする。Accordingly, the present invention has been proposed in view of such conventional circumstances, and has as its object to provide a method for manufacturing a semiconductor device having high process stability and good heat resistance.
本発明に係る半導体装置の製造方法は、上述のような
課題を解決すべく、半導体基板上に素子分離領域を形成
した後不純物領域を形成する行程と、不純物領域上に下
地層を形成する行程と、下地層上に層間絶縁膜を形成し
た後開口部を形成する行程と、開口部より露出した下地
層を窒化させ第１のバリアメタル層を形成する行程と、
第１のバリアメタル層上に第２のバリアメタル層をスパ
ッタ法により形成する行程と、開口部内に高融点材料を
非選択成長により埋め込む行程とを有する。In order to solve the above-described problems, a method of manufacturing a semiconductor device according to the present invention includes a step of forming an element isolation region on a semiconductor substrate and then forming an impurity region, and a step of forming a base layer on the impurity region. Forming an opening after forming an interlayer insulating film on the base layer, forming a first barrier metal layer by nitriding the base layer exposed from the opening,
There is a step of forming a second barrier metal layer on the first barrier metal layer by a sputtering method, and a step of burying a high-melting-point material in an opening by non-selective growth.
上記第１及び第２のバリアメタル層としては、1000℃
程度で半導体基板と反応しない材料とされ、例えばタン
グステン窒化膜、チタン窒化膜、ジルコニウム窒化膜等
が使用可能である。1000 ° C. for the first and second barrier metal layers
For example, a tungsten nitride film, a titanium nitride film, a zirconium nitride film, or the like can be used.
以上のように、本発明では、不純物領域上に例えばチ
タンシリサイド膜等からなる下地層を窒化させ第１のバ
リアメタル層を形成し、その後、第１のバリアメタル層
上に第２のバリアメタル層をスパッタ法により形成す
る。この時、不純物領域上には、予め第１のバリアメタ
ル層が形成されているので、開口部の底部には、第１及
び第２のバリアメタル層からなる十分な膜厚のバリアメ
タル層が形成される。これにより、開口部のアスペクト
比が高い場合でも、不純物領域上に良好なバリアメタル
層が形成されるので、十分な耐熱性を確保することがで
きる。As described above, in the present invention, the first barrier metal layer is formed by nitriding the base layer made of, for example, a titanium silicide film on the impurity region, and then the second barrier metal layer is formed on the first barrier metal layer. The layer is formed by a sputtering method. At this time, since the first barrier metal layer is previously formed on the impurity region, a sufficiently thick barrier metal layer composed of the first and second barrier metal layers is formed at the bottom of the opening. It is formed. Thereby, even when the aspect ratio of the opening is high, a good barrier metal layer is formed on the impurity region, and thus sufficient heat resistance can be secured.
また、開口部内に埋め込まれる高融点材料と半導体基
板との反応が防止される。すなわち、高温で熱処理を行
っても半導体基板と高融点材料が反応するおそれがない
ので、耐熱性に優れた電極配線が形成される。In addition, a reaction between the high melting point material embedded in the opening and the semiconductor substrate is prevented. That is, even if the heat treatment is performed at a high temperature, the semiconductor substrate and the high-melting-point material do not react with each other, so that an electrode wiring excellent in heat resistance is formed.
さらには、高融点材料は、開口部内に非選択成長によ
り埋め込まれることから、バリアメタル層に対する高融
点材料の選択性は問題とならない。したがって、高いプ
ロセス安定性を確保することができる。Furthermore, since the high melting point material is embedded in the opening by non-selective growth, the selectivity of the high melting point material to the barrier metal layer does not matter. Therefore, high process stability can be ensured.
さらにまた、第１のバリアメタル層は、例えばランプ
アニール等により形成され、第２のバリアメタル層は、
スパッタ法により形成される。すなわち、バリアメタル
層を形成するに際して、高温での熱処理は、第１のバリ
アメタル層を形成する時のみであり、PN接合に及ぼす悪
影響を最小限に止めることができる。Furthermore, the first barrier metal layer is formed by, for example, lamp annealing or the like, and the second barrier metal layer is formed by:
It is formed by a sputtering method. That is, when forming the barrier metal layer, the heat treatment at a high temperature is performed only when forming the first barrier metal layer, and the adverse effect on the PN junction can be minimized.
本発明の好適な実施例について、図面を用いて詳細に
説明する。本実施例は、所謂ブランケットタングステン
膜を用いて電極配線を形成する例である。Preferred embodiments of the present invention will be described in detail with reference to the drawings. In the present embodiment, an electrode wiring is formed using a so-called blanket tungsten film.
先ず、第１図（ａ）に示すように、ｐ型のシリコン基
板１上にLOCOS法等により素子分離領域２を形成する。
この素子分離領域２に囲まれたシリコン基板１上にイオ
ン注入を行ってn+型の不純物領域３を形成する。この不
純物領域３上を含む全面に膜厚が1000Å程度のチタン膜
を堆積した後、ランプアニールにより約650℃の比較的
低温でこのチタン膜をシリサイド化させる。そして、ア
ンモニア過水を用いて未反応の上記チタン膜を除去し、
約850℃の比較的高温で完全にシリサイド化させる。こ
の結果、不純物領域３上に下地層となるチタンシリサイ
ド膜４が形成される。First, as shown in FIG. 1A, an element isolation region 2 is formed on a p-type silicon substrate 1 by a LOCOS method or the like.
Ion implantation is performed on the silicon substrate 1 surrounded by the element isolation region 2 to form an n + -type impurity region 3. After a titanium film having a thickness of about 1000 ° is deposited on the entire surface including the impurity region 3, the titanium film is silicided at a relatively low temperature of about 650 ° C. by lamp annealing. Then, the unreacted titanium film is removed using ammonia peroxide,
Complete silicidation at a relatively high temperature of about 850 ° C. As a result, a titanium silicide film 4 serving as a base layer is formed on impurity region 3.
次に、第１図（ｂ）に示すように、CVD法等によりシ
リコン酸化膜からなる層間絶縁膜５を形成する。この層
間絶縁膜５の膜厚は、5000Å程度とする。このような層
間絶縁膜５上にフォトレジスト層を塗布し、コンタクト
ホールの開口パターンに応じてフォトレジスト層を露
光、現像した後、このフォトレジスト層を用いてエッチ
ングを用いて層間絶縁膜５に開口部６を形成する。Next, as shown in FIG. 1B, an interlayer insulating film 5 made of a silicon oxide film is formed by a CVD method or the like. The thickness of the interlayer insulating film 5 is about 5000 °. A photoresist layer is applied on such an interlayer insulating film 5, the photoresist layer is exposed and developed according to the opening pattern of the contact hole, and then the interlayer insulating film 5 is formed by etching using the photoresist layer. An opening 6 is formed.
続いて、第１図（ｃ）に示すように、アンモニア雰囲
気中でランプアニールにより窒化を行う。この結果、開
口部６で露出したチタンシリサイド膜４が窒化され、開
口部６における不純物領域３上に第１のバリアメタル層
であるチタン窒化膜７が形成される。これにより、不純
物領域３上に耐熱層として機能する第１のバリアメタル
層が設けられる。なお、この窒化反応の条件は、適宜選
択すれば良く、本実施例では、温度を900℃程度、処理
時間を約10秒とした。Subsequently, as shown in FIG. 1C, nitriding is performed by lamp annealing in an ammonia atmosphere. As a result, the titanium silicide film 4 exposed in the opening 6 is nitrided, and a titanium nitride film 7 as a first barrier metal layer is formed on the impurity region 3 in the opening 6. Thus, a first barrier metal layer functioning as a heat-resistant layer is provided on impurity region 3. The conditions of the nitriding reaction may be appropriately selected. In the present embodiment, the temperature was set to about 900 ° C., and the processing time was set to about 10 seconds.
そして、第１図（ｄ）に示すように、チタン窒化膜７
上を含む全面に反応性スパッタ法等により膜厚が1000Å
程度の第２のバリアメタル層となるチタン窒化膜８を堆
積する。この時、予め不純物領域３上にチタン窒化膜７
が形成されているので、開口部６の底部には、チタン窒
化膜7,8からなる膜厚が十分なバリアメタル層が形成さ
れることになる。これにより、開口部６のアスペクト比
が高い場合でも、不純物領域３上に良好なバリアメタル
層が形成されるので、十分な耐熱性を確保することがで
きる。また、第２のバリアメタル層を形成するに際して
スパッタ法が用いられることから、バリアメタル層を形
成するための高温での熱処理は、第１のバリアメタル層
を形成する時のみであり、したがって、PN接合に及ぼす
悪影響を最小限に止めることができる。Then, as shown in FIG. 1D, the titanium nitride film 7 is formed.
Thickness of 1000Å on the entire surface including the top by reactive sputtering
A titanium nitride film 8 serving as a second barrier metal layer is deposited. At this time, the titanium nitride film 7 is formed on the impurity region 3 in advance.
Is formed, a barrier metal layer composed of titanium nitride films 7 and 8 having a sufficient thickness is formed at the bottom of the opening 6. Thereby, even when the aspect ratio of the opening 6 is high, a good barrier metal layer is formed on the impurity region 3, so that sufficient heat resistance can be secured. Further, since the sputtering method is used when forming the second barrier metal layer, the heat treatment at a high temperature for forming the barrier metal layer is performed only when forming the first barrier metal layer. The adverse effect on the PN junction can be minimized.
そして、開口部６内にCVD法により所謂ブランケット
タングステン層９を形成する。この高融点材料であるタ
ングステン層９は、開口部６内を十分に埋め込んで、更
に層間絶縁膜５の主面上に約5000Å程度の膜厚を有して
堆積される。この時、開口部６の内壁にチタン窒化膜８
が形成されているので、タングステン層９の密着性が向
上する。したがって、良好な電極配線を形成することが
できる。また、タングステン層９は、非選択成長により
開口部６内に埋め込まれるので、下層のチタン窒化膜８
に対する選択性は問題にされない。したがって、高いプ
ロセス安定性を確保することができる。Then, a so-called blanket tungsten layer 9 is formed in the opening 6 by a CVD method. The tungsten layer 9 as a high melting point material is sufficiently buried in the opening 6 and further deposited on the main surface of the interlayer insulating film 5 to have a thickness of about 5000 °. At this time, the titanium nitride film 8 is formed on the inner wall of the opening 6.
Is formed, the adhesion of the tungsten layer 9 is improved. Therefore, good electrode wiring can be formed. Since the tungsten layer 9 is embedded in the opening 6 by non-selective growth, the lower titanium nitride film 8 is formed.
The selectivity for is not a concern. Therefore, high process stability can be ensured.
続いて、RIE法により全面エッチバックを行って層間
絶縁膜５上のタングステン層９とチタン窒化膜８を除去
し、ウェハ表面の平坦化を行う。この結果、第１図
（ｅ）に示すように、層間絶縁膜５の主面が露出し、開
口部６内にタングステン層９が残存される。そして、再
び全面にスパッタ法により膜厚が約3000Åのタングステ
ン層10を形成した後、リソグラフィ技術を用いてRIE法
等によりエッチングを行ってタングステン層10をパター
ニングする。Subsequently, the entire surface is etched back by the RIE method to remove the tungsten layer 9 and the titanium nitride film 8 on the interlayer insulating film 5, and to planarize the wafer surface. As a result, as shown in FIG. 1E, the main surface of the interlayer insulating film 5 is exposed, and the tungsten layer 9 remains in the opening 6. Then, a tungsten layer 10 having a thickness of about 3000 形成 is formed again on the entire surface by sputtering, and then the tungsten layer 10 is patterned by etching by RIE using lithography.
そして、タングステン層10上を含む全面にBPSG膜を形
成し、約900℃で約20分程度の熱処理を施してリフロー
させる。更に上記BPSG膜上にSi3N4膜及びポリシリコン
層を順次約300Å程度堆積させ、この薄膜のポリシリコ
ン層をパターニングした後、このポリシリコン層中に選
択的にリン等のイオンを注入する。そして、イオンが注
入された上記ポリシリコン層の活性化を行うために、10
00℃程度で約20秒間の熱処理を施す。このように、約90
0℃から1000℃の熱処理を行っても、不純物領域３上に
チタン窒化膜7,8が形成されているので、タングステン
層9,10と不純物領域３とが反応を起こすことが防止でき
る。したがって、良好な耐熱性を有する電極配線が得ら
れる。また、タングステン層9,10と不純物領域３との反
応が防止されるので、PN接合の破壊が防止される。これ
により、リーク電流の低減が図られる。Then, a BPSG film is formed on the entire surface including the surface of the tungsten layer 10, and a heat treatment is performed at about 900 ° C. for about 20 minutes to reflow. Further, a Si 3 N 4 film and a polysilicon layer are sequentially deposited on the BPSG film by about 300 °, and after patterning the polysilicon layer of the thin film, ions such as phosphorus are selectively implanted into the polysilicon layer. . Then, in order to activate the polysilicon layer into which the ions have been implanted, 10
Heat treatment is performed at about 00 ° C. for about 20 seconds. Thus, about 90
Even if the heat treatment is performed at 0 ° C. to 1000 ° C., since the titanium nitride films 7 and 8 are formed on the impurity regions 3, it is possible to prevent the tungsten layers 9 and 10 from reacting with the impurity regions 3. Therefore, an electrode wiring having good heat resistance can be obtained. Further, since the reaction between the tungsten layers 9 and 10 and the impurity region 3 is prevented, breakage of the PN junction is prevented. Thereby, the leakage current can be reduced.
なお、本実施例では、タングステン層９を開口部６内
に過剰に埋め込んだ後、エッチバックを行って表面の平
坦化を行ったが、上述のようなエッチバックを行わず、
タングステン層９を形成したままの状態を電極配線層と
しても良い。In the present embodiment, after the tungsten layer 9 is excessively buried in the opening 6, the surface is flattened by performing etch-back, but the above-described etch-back is not performed.
The state in which the tungsten layer 9 is formed may be used as an electrode wiring layer.
以上のように、本発明では、不純物領域上に例えばチ
タンシリサイド膜等からなる下地層を窒化させ第１のバ
リアメタル層を形成し、その後、第１のバリアメタル層
上に第２のバリアメタル層が形成される。この時、不純
物領域上には、予め第１のバリアメタル層が形成されて
いるので、開口部の底部には、第１及び第２のバリアメ
タル層からなる十分な膜厚のバリアメタル層が形成され
る。これにより、開口部のアスペクト比が高い場合で
も、不純物領域上に良好なバリアメタル層が形成される
ので、十分な耐熱性を確保することができる。このよう
に形成されるバリアメタル層は、上記開口部に埋め込ま
れる高融点材料と半導体基板との反応が防止される。こ
のため、高温で熱処理を行ってもPN接合が破壊されるお
それがないのでリーク電流が低減される。また、第１の
バリアメタル層は、例えばランプアニール等により形成
され、第２のバリアメタル層は、スハッタ法により形成
される。すなわち、バリアメタル層を形成するに際し
て、高温での熱処理は、第１のバリアメタル層を形成す
る時のみであり、PN接合に及ぼす悪影響を最小限に止め
ることができる。As described above, in the present invention, the first barrier metal layer is formed by nitriding the base layer made of, for example, a titanium silicide film on the impurity region, and then the second barrier metal layer is formed on the first barrier metal layer. A layer is formed. At this time, since the first barrier metal layer is previously formed on the impurity region, a sufficiently thick barrier metal layer composed of the first and second barrier metal layers is formed at the bottom of the opening. It is formed. Thereby, even when the aspect ratio of the opening is high, a good barrier metal layer is formed on the impurity region, and thus sufficient heat resistance can be secured. The barrier metal layer thus formed prevents a reaction between the high melting point material embedded in the opening and the semiconductor substrate. For this reason, even if heat treatment is performed at a high temperature, there is no possibility that the PN junction is broken, so that the leak current is reduced. The first barrier metal layer is formed by, for example, lamp annealing, and the second barrier metal layer is formed by a shatter method. That is, when forming the barrier metal layer, the heat treatment at a high temperature is performed only when forming the first barrier metal layer, and the adverse effect on the PN junction can be minimized.
更に、本発明では、高融点材料の埋め込みにおいて下
地層に対する選択性が問題とされないので、高いプロセ
ス安定性を確保することができる。また、本発明は、深
さの異なるコンタクトホールにおいても適用することが
できる。Furthermore, according to the present invention, since the selectivity to the underlying layer is not a problem in embedding the high melting point material, high process stability can be ensured. In addition, the present invention can be applied to contact holes having different depths.
第１図（ａ）乃至第１図（ｅ）は、本発明に係る半導体
装置の製造方法の一例をその製造方法に従って説明する
ためのそれぞれの断面図であり、第２図は、従来の半導
体装置の製造方法による電極配線の構造を示す断面図で
ある。 １……シリコン基板、２……素子分離領域、３……不純
物領域、４……チタンシリサイド膜、５……層間絶縁
膜、６……開口部、7,8……チタン窒化膜、9,10……タ
ングステン層1 (a) to 1 (e) are cross-sectional views for explaining an example of a method for manufacturing a semiconductor device according to the present invention according to the manufacturing method, and FIG. 2 is a conventional semiconductor device. It is sectional drawing which shows the structure of the electrode wiring by the manufacturing method of an apparatus. DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Element isolation region, 3 ... Impurity region, 4 ... Titanium silicide film, 5 ... Interlayer insulating film, 6 ... Opening, 7, 8 ... Titanium nitride film, 9, 10 ... Tungsten layer
Claims (1)
不純物領域を形成する行程と、 上記不純物領域上に下地層を形成する行程と、 上記下地層上に層間絶縁膜を形成した後開口部を形成す
る行程と、 上記開口部より露出した下地層を窒化させ第１のバリア
メタル層を形成する行程と、 上記第１のバリアメタル層上に第２のバリアメタル層を
スパッタ法により形成する行程と、 上記開口部内に高融点材料を非選択成長により埋め込む
行程と、 を有する半導体装置の製造方法。A step of forming an impurity region after forming an element isolation region on a semiconductor substrate; a step of forming a base layer on the impurity region; and an opening after forming an interlayer insulating film on the base layer. Forming a first barrier metal layer by nitriding a base layer exposed from the opening; forming a second barrier metal layer on the first barrier metal layer by a sputtering method And a step of burying a high melting point material in the opening by non-selective growth.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080306A JP2720567B2 (en) | 1990-03-28 | 1990-03-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080306A JP2720567B2 (en) | 1990-03-28 | 1990-03-28 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280424A JPH03280424A (en) | 1991-12-11 |
| JP2720567B2 true JP2720567B2 (en) | 1998-03-04 |
Family
ID=13714591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2080306A Expired - Fee Related JP2720567B2 (en) | 1990-03-28 | 1990-03-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720567B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206852A (en) * | 1986-03-07 | 1987-09-11 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
| JPS63160328A (en) * | 1986-12-24 | 1988-07-04 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| FR2624304B1 (en) * | 1987-12-04 | 1990-05-04 | Philips Nv | METHOD FOR ESTABLISHING AN ELECTRICAL INTERCONNECTION STRUCTURE ON A SILICON SEMICONDUCTOR DEVICE |
| JPH01160009A (en) * | 1987-12-16 | 1989-06-22 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPH02181920A (en) * | 1989-01-09 | 1990-07-16 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1990
- 1990-03-28 JP JP2080306A patent/JP2720567B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03280424A (en) | 1991-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4558507A (en) | Method of manufacturing semiconductor device | |
| KR920004089B1 (en) | Smiconductor device and manufacture thereof | |
| KR950013738B1 (en) | Manufacturing Method of Semiconductor Device | |
| US5552340A (en) | Nitridation of titanium, for use with tungsten filled contact holes | |
| US6245603B1 (en) | Manufacturing method for semiconductor device | |
| JPH0215620A (en) | Manufacture of semiconductor device | |
| JPH06163578A (en) | Connection hole formation method | |
| KR100268965B1 (en) | Semiconductor device and method of forming the same | |
| JPH0845878A (en) | Method for manufacturing semiconductor device | |
| US6225222B1 (en) | Diffusion barrier enhancement for sub-micron aluminum-silicon contacts | |
| JP2720567B2 (en) | Method for manufacturing semiconductor device | |
| JP3420104B2 (en) | Manufacturing method of resistance element | |
| JP3361971B2 (en) | Metal nitride conversion method and semiconductor device manufacturing method | |
| JP2794594B2 (en) | Semiconductor device manufacturing method | |
| JPH06204173A (en) | Manufacture of semiconductor device | |
| JP3855638B2 (en) | Manufacturing method of semiconductor device | |
| US20070145492A1 (en) | Semiconductor device and method of manufacture | |
| JPH05175206A (en) | Semiconductor device and manufacturing method thereof | |
| JP2983611B2 (en) | Method for manufacturing semiconductor device | |
| JPH0786586A (en) | Semiconductor device and manufacture thereof | |
| JP2699421B2 (en) | Method for manufacturing semiconductor device | |
| JP3031343B2 (en) | Method for manufacturing semiconductor device | |
| JP3316411B2 (en) | Semiconductor integrated circuit device | |
| JPH11284184A (en) | Semiconductor device and manufacturing method thereof | |
| JP2792094B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |