JP2718376B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JP2718376B2 JP2718376B2 JP6236559A JP23655994A JP2718376B2 JP 2718376 B2 JP2718376 B2 JP 2718376B2 JP 6236559 A JP6236559 A JP 6236559A JP 23655994 A JP23655994 A JP 23655994A JP 2718376 B2 JP2718376 B2 JP 2718376B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびそ
の製造方法に関し、特にＩＩＬゲートをディジタル回路
に含むアナログ・ディジタル混載半導体集積回路および
その製造方法に関する。
の製造方法に関し、特にＩＩＬゲートをディジタル回路
に含むアナログ・ディジタル混載半導体集積回路および
その製造方法に関する。
【０００２】
【従来の技術】図４にＩＩＬゲートの回路図、図５に従
来例を概略的に示す平面図、図６（ａ），（ｂ）に図５
のＸ−Ｘ線断面図、Ｙ−Ｙ線断面図を示す。
来例を概略的に示す平面図、図６（ａ），（ｂ）に図５
のＸ−Ｘ線断面図、Ｙ−Ｙ線断面図を示す。
【０００３】ＩＩＬゲートのスイッチング・トランジス
タＱN はＰ型シリコン基体１にＮ型エピタキシャル層
（２−１，２−２）を堆積した半導体基板のＮ型エピタ
キシャル層２−１をエミッタ領域、Ｐ型拡散層６−１を
ベース領域、Ｎ+ 型拡散層７−１１，７−１２をコレク
タ領域とする逆方向ＮＰＮトランジスタである。つま
り、アナログ回路を構成する縦型ＮＰＮトランジスタ
（Ｎ+ 型拡散層７−２をエミッタ領域、Ｐ型拡散層６−
２をベース領域、Ｎ型エピタキシャル層２−２をコレク
タ領域としてそれぞれ有している。）のエミッタとコレ
クタを逆にした構造になっている。
タＱN はＰ型シリコン基体１にＮ型エピタキシャル層
（２−１，２−２）を堆積した半導体基板のＮ型エピタ
キシャル層２−１をエミッタ領域、Ｐ型拡散層６−１を
ベース領域、Ｎ+ 型拡散層７−１１，７−１２をコレク
タ領域とする逆方向ＮＰＮトランジスタである。つま
り、アナログ回路を構成する縦型ＮＰＮトランジスタ
（Ｎ+ 型拡散層７−２をエミッタ領域、Ｐ型拡散層６−
２をベース領域、Ｎ型エピタキシャル層２−２をコレク
タ領域としてそれぞれ有している。）のエミッタとコレ
クタを逆にした構造になっている。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来のＩＩＬゲートのスイッチング・トランジスタＱN
は縦型ＮＰＮトランジスタを逆方向に動作させる構造に
なっているのでエミッタ領域が低濃度のＮ型エピタキシ
ャル層となり、ベース領域への電子注入効率が悪く、電
流増幅率βが大きくならないと言う問題があった。
従来のＩＩＬゲートのスイッチング・トランジスタＱN
は縦型ＮＰＮトランジスタを逆方向に動作させる構造に
なっているのでエミッタ領域が低濃度のＮ型エピタキシ
ャル層となり、ベース領域への電子注入効率が悪く、電
流増幅率βが大きくならないと言う問題があった。
【０００５】縦型ＮＰＮトランジスタのベース領域（Ｐ
型拡散層６−２）とは別工程でスイッチングトランジス
タＱN のベース領域（Ｐ型拡散層６−１）をより低濃度
に形成して、電流増幅率βを少しでも大きくするように
している。
型拡散層６−２）とは別工程でスイッチングトランジス
タＱN のベース領域（Ｐ型拡散層６−１）をより低濃度
に形成して、電流増幅率βを少しでも大きくするように
している。
【０００６】特に、混載するアナログ回路の縦型ＮＰＮ
トランジスタの耐圧を高くする必要がある場合、エピタ
キシャル層２−２の濃度を低く設定し、ベース−コレク
タ接合耐圧を向上することによりトランジスタ耐圧を高
くするが、そうするとＩＩＬゲートにとってはエミッタ
領域（エピタキシャル層２−１，２−２は同一工程で形
成する場合）の濃度がますます低下するのでＱN の電流
増幅率βを大きくすることが難しいという問題を抱えて
いた。また、ＩＩＬゲートのＱN のベース濃度を低くす
るとエミッタ−コレクタ間のパンチスルーによる耐圧低
下や表面反転による漏れ電流不良が発生しやすくなるた
め、表面反転防止用にガードリング（Ｐ+ 型拡散層１
１）をエミッタ−コレクタ間に挿入する必要が生じ、Ｉ
ＩＬゲートの占有面積が大きくなり高集積化が困難と言
う問題もある。
トランジスタの耐圧を高くする必要がある場合、エピタ
キシャル層２−２の濃度を低く設定し、ベース−コレク
タ接合耐圧を向上することによりトランジスタ耐圧を高
くするが、そうするとＩＩＬゲートにとってはエミッタ
領域（エピタキシャル層２−１，２−２は同一工程で形
成する場合）の濃度がますます低下するのでＱN の電流
増幅率βを大きくすることが難しいという問題を抱えて
いた。また、ＩＩＬゲートのＱN のベース濃度を低くす
るとエミッタ−コレクタ間のパンチスルーによる耐圧低
下や表面反転による漏れ電流不良が発生しやすくなるた
め、表面反転防止用にガードリング（Ｐ+ 型拡散層１
１）をエミッタ−コレクタ間に挿入する必要が生じ、Ｉ
ＩＬゲートの占有面積が大きくなり高集積化が困難と言
う問題もある。
【０００７】本発明の目的はＩＩＬゲートのスイッチン
グ・トランジスタの電流増幅率を大きくでき、しかもそ
れによって占有面積を一層小さくできかつアナログ回路
の高耐圧化に影響されないアナログ・ディジタル混載の
半導体集積回路を提供することにある。
グ・トランジスタの電流増幅率を大きくでき、しかもそ
れによって占有面積を一層小さくできかつアナログ回路
の高耐圧化に影響されないアナログ・ディジタル混載の
半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の表面部の第１のＮ型半導体層に形成さ
れた第１のＰ型ベース領域、前記第１のＰ型ベース領域
の表面部に形成された複数の第１のＮ型コレクタ領域お
よび前記第１のＰ型ベース領域に接して各前記第１のＮ
型コレクタ領域と一定距離をもって前記第１のＮ型半導
体層の表面部に形成された第１のＮ+ 型エミッタ領域を
有し、各前記第１のＮ型コレクタ領域と前記第１のＮ+
エミッタ領域との距離が前記第１のＮ型コレクタ領域直
下の第１のＰ型ベース領域の厚さより小さく設定されて
電流増幅率が前記第１のＮ+ 型エミッタ領域、第１のＰ
型ベース領域及び第１のＮ型コレクタ領域で支配される
ようにしたマルチコレクタ型の第１のＮＰＮトランジス
タをスイッチングトランジスタとして有するＩＩＬゲー
トと、前記半導体基板の表面部の前記第１のＮ型半導体
層と同時に形成されこれと電気的に絶縁された第２のＮ
型半導体層を含む第２のＮ型コレクタ領域、前記第２の
Ｎ型半導体層の表面部に前記第１のベース領域と同時に
形成された第２のＰ型ベース領域および前記第２のＰ型
ベース領域の表面部に前記第１のＮ型コレクタ領域と同
時に形成された第２のＮ+ 型エミッタ領域を有してなる
第２のＮＰＮトランジスタとを含むというものである。
は、半導体基板の表面部の第１のＮ型半導体層に形成さ
れた第１のＰ型ベース領域、前記第１のＰ型ベース領域
の表面部に形成された複数の第１のＮ型コレクタ領域お
よび前記第１のＰ型ベース領域に接して各前記第１のＮ
型コレクタ領域と一定距離をもって前記第１のＮ型半導
体層の表面部に形成された第１のＮ+ 型エミッタ領域を
有し、各前記第１のＮ型コレクタ領域と前記第１のＮ+
エミッタ領域との距離が前記第１のＮ型コレクタ領域直
下の第１のＰ型ベース領域の厚さより小さく設定されて
電流増幅率が前記第１のＮ+ 型エミッタ領域、第１のＰ
型ベース領域及び第１のＮ型コレクタ領域で支配される
ようにしたマルチコレクタ型の第１のＮＰＮトランジス
タをスイッチングトランジスタとして有するＩＩＬゲー
トと、前記半導体基板の表面部の前記第１のＮ型半導体
層と同時に形成されこれと電気的に絶縁された第２のＮ
型半導体層を含む第２のＮ型コレクタ領域、前記第２の
Ｎ型半導体層の表面部に前記第１のベース領域と同時に
形成された第２のＰ型ベース領域および前記第２のＰ型
ベース領域の表面部に前記第１のＮ型コレクタ領域と同
時に形成された第２のＮ+ 型エミッタ領域を有してなる
第２のＮＰＮトランジスタとを含むというものである。
【０００９】更に、第１のＰ型ベース領域直下の第１の
Ｎ型半導体層に第１のＮ+ 型埋込層を設けて第１のＮ+
型エミッタ領域と連結し、第２のＰ型ベース領域直下の
第２のＮ型半導体層に第２のＮ+ 型埋込層を設け第２の
Ｎ型半導体層の表面から前記第２のＮ型埋込層に達する
高濃度のコレクタ引出領域を設けることができる。
Ｎ型半導体層に第１のＮ+ 型埋込層を設けて第１のＮ+
型エミッタ領域と連結し、第２のＰ型ベース領域直下の
第２のＮ型半導体層に第２のＮ+ 型埋込層を設け第２の
Ｎ型半導体層の表面から前記第２のＮ型埋込層に達する
高濃度のコレクタ引出領域を設けることができる。
【００１０】また、本発明の半導体集積回路の製造方法
は、Ｐ型半導体基体とその表面に形成されたＮ型エピタ
キシャル層、前記Ｐ型半導体基体と前記Ｎ型エピタキシ
ャル層との界面とその近傍にそれぞれ選択的に形成され
た第１のＮ+ 型埋込層および第２のＮ+ 型埋込層を有す
る半導体基板を準備する工程と、前記第１のＮ+ 型埋込
層および第２のＮ+ 型埋込層の周囲をそれぞれ囲んで素
子分離領域を形成してディジタル回路形成領域およびア
ナログ回路用のバイポーラ・トランジスタ形成領域を区
画する工程と、前記ディジタル回路形成領域の前記Ｎ型
エピタキシャル層である第１のＮ型半導体層および前記
バイポーラ・トランジスタ形成領域の前記Ｎ型エピタキ
シャル層である第２のＮ型半導体層に、それぞれの表面
から前記第１のＮ+ 型埋込層および第２のＮ+ 型埋込層
に達する第１のＮ+ 型拡散層および第２のＮ+ 型拡散層
を、それぞれ前記第１のＮ型半導体層を少なくとも１つ
のＩＩＬゲート形成領域に区画する、ＩＬＬゲートのマ
ルチコレクタ型のスイッチング・トランジスタの第１の
Ｎ+ 型エミッタ領域およびバイポーラ・トランジスタの
コレクタ引出領域として形成する工程と、前記第１のＮ
型半導体層および第２のＮ型半導体層にそれぞれＰ型拡
散層を前記スイッチング・トランジスタの第１のＰ型ベ
ース領域およびバイポーラ・トランジスタの第２のＰ型
ベース領域として形成する工程と、前記第１のＰ型ベー
ス領域および第２のＰ型ベース領域にそれぞれＰ+ 型の
第１のベース・コンタクト領域および第２のベース・コ
ンタクト領域ならびに前記第１のベース・コンタクト領
域と所定距離おいて前記ＩＩＬゲートのインジェクタ・
トランジスタのＰ+ 型のエミッタ領域を形成する工程
と、前記第１のＰ型ベース領域および第２のＰ型ベース
領域にそれぞれＮ型拡散層を前記マルチコレクタ型のス
イッチング・トランジスタの複数の第１のＮ型コレクタ
領域および前記バイポーラ・トランジスタの第２のＮ型
エミッタ領域として形成する工程とを有するというもの
である。
は、Ｐ型半導体基体とその表面に形成されたＮ型エピタ
キシャル層、前記Ｐ型半導体基体と前記Ｎ型エピタキシ
ャル層との界面とその近傍にそれぞれ選択的に形成され
た第１のＮ+ 型埋込層および第２のＮ+ 型埋込層を有す
る半導体基板を準備する工程と、前記第１のＮ+ 型埋込
層および第２のＮ+ 型埋込層の周囲をそれぞれ囲んで素
子分離領域を形成してディジタル回路形成領域およびア
ナログ回路用のバイポーラ・トランジスタ形成領域を区
画する工程と、前記ディジタル回路形成領域の前記Ｎ型
エピタキシャル層である第１のＮ型半導体層および前記
バイポーラ・トランジスタ形成領域の前記Ｎ型エピタキ
シャル層である第２のＮ型半導体層に、それぞれの表面
から前記第１のＮ+ 型埋込層および第２のＮ+ 型埋込層
に達する第１のＮ+ 型拡散層および第２のＮ+ 型拡散層
を、それぞれ前記第１のＮ型半導体層を少なくとも１つ
のＩＩＬゲート形成領域に区画する、ＩＬＬゲートのマ
ルチコレクタ型のスイッチング・トランジスタの第１の
Ｎ+ 型エミッタ領域およびバイポーラ・トランジスタの
コレクタ引出領域として形成する工程と、前記第１のＮ
型半導体層および第２のＮ型半導体層にそれぞれＰ型拡
散層を前記スイッチング・トランジスタの第１のＰ型ベ
ース領域およびバイポーラ・トランジスタの第２のＰ型
ベース領域として形成する工程と、前記第１のＰ型ベー
ス領域および第２のＰ型ベース領域にそれぞれＰ+ 型の
第１のベース・コンタクト領域および第２のベース・コ
ンタクト領域ならびに前記第１のベース・コンタクト領
域と所定距離おいて前記ＩＩＬゲートのインジェクタ・
トランジスタのＰ+ 型のエミッタ領域を形成する工程
と、前記第１のＰ型ベース領域および第２のＰ型ベース
領域にそれぞれＮ型拡散層を前記マルチコレクタ型のス
イッチング・トランジスタの複数の第１のＮ型コレクタ
領域および前記バイポーラ・トランジスタの第２のＮ型
エミッタ領域として形成する工程とを有するというもの
である。
【００１１】また、第１のＮ型エミッタ領域の表面部の
うち第１のＮ型コレクタ領域の近傍部に前記第１のＮ型
コレクタ領域と同時に高濃度のＮ型拡散層を形成するこ
ともできる。
うち第１のＮ型コレクタ領域の近傍部に前記第１のＮ型
コレクタ領域と同時に高濃度のＮ型拡散層を形成するこ
ともできる。
【００１２】
【作用】ＩＩＬゲートのスイッチング・トランジスタは
高濃度の第１のＮ型エミッタ領域を有し、この第１のＮ
型エミッタ領域と第１のＮ型コレクタ領域とで挟まれた
第１のＰ型ベース領域が活性ベース領域として働き、ベ
ース幅もリソグラフィー上可能な範囲で自由に設定でき
る。従って第１のＮ型半導体層の濃度と無関係に電流増
幅率βを大きくできる。また第１，第２のＰ型ベース領
域は同一工程で形成できガードリングを設けなくてよ
い。
高濃度の第１のＮ型エミッタ領域を有し、この第１のＮ
型エミッタ領域と第１のＮ型コレクタ領域とで挟まれた
第１のＰ型ベース領域が活性ベース領域として働き、ベ
ース幅もリソグラフィー上可能な範囲で自由に設定でき
る。従って第１のＮ型半導体層の濃度と無関係に電流増
幅率βを大きくできる。また第１，第２のＰ型ベース領
域は同一工程で形成できガードリングを設けなくてよ
い。
【００１３】
【実施例】図１は本発明の第１の実施例を示す半導体チ
ップの平面図、図２（ａ）および（ｂ）はそれぞれ図１
のＸ−Ｘ線断面図およびＹ−Ｙ線断面図である。
ップの平面図、図２（ａ）および（ｂ）はそれぞれ図１
のＸ−Ｘ線断面図およびＹ−Ｙ線断面図である。
【００１４】この実施例は、Ｐ型シリコン基体１の表面
に厚さ３〜５μｍのＮ型エピタキシャル層（２−１，２
−２）を形成した半導体基板の表面部の第１のＮ型半導
体層（Ｎ型エピタキシャル層２−１）に形成された第１
のＰ型ベース領域（Ｐ型拡散層６−１）、第１のＰ型ベ
ース領域（６−１）の表面部に形成された２つの第１の
Ｎ型コレクタ領域（Ｎ+ 型拡散層７−１１，７−１２）
および第１のＰ型ベース領域（６−１）に接して第１の
Ｎ型半導体層（２−１）の表面部に形成された第１のＮ
+ 型エミッタ領域（Ｎ+ 型拡散層８−１）を有し、第１
のＮ型コレクタ領域（７−１１，１２）と第１のＮ+ 型
エミッタ領域（８−１）との距離Ｌ2 （例えば０．５μ
ｍ）が第１のＮ型コレクタ領域（７−１１，１２）直下
の第１のＰ型ベース領域（６−１）の厚さＢ2 （例えば
０．８μｍ）より小さく設定されてなる第１のＮＰＮト
ランジスタをスイッチング・トランジスタＱN とし、第
１のベースコンタクト領域（Ｐ+ 型拡散層１０）をコレ
クタ領域、Ｎ型エピタキシャル層２−１の表面部に第１
のベースコンタクト領域（１０）と所定寸法（例えば
１．５μｍ）隔てて設けられたＰ+ 型拡散層９をエミッ
タ領域およびＮ型エピタキシャル層２−１の９，１０で
挟まれた部分をベース領域とする横型のインジェクタ・
トランジスタＱP とをして有するＩＩＬゲートと、前述
の半導体基板の表面部の第１のＮ型半導体層（２−１）
と電気的に絶縁された第２のＮ型半導体層（Ｎ型エピタ
キシャル層２−２）を含む第２のＮ型コレクタ領域、第
２のＮ型半導体層（２−２）の表面部に形成された第２
のＰ型ベース領域（Ｐ型拡散層６−２）および第２のＰ
型ベース領域（６−２）の表面部に形成された高濃度の
第２のＮ+ 型エミッタ領域（Ｎ+ 型拡散層７−２）を有
してなる第２のＮＰＮトランジスタとを含むアナログ回
路とを有している。
に厚さ３〜５μｍのＮ型エピタキシャル層（２−１，２
−２）を形成した半導体基板の表面部の第１のＮ型半導
体層（Ｎ型エピタキシャル層２−１）に形成された第１
のＰ型ベース領域（Ｐ型拡散層６−１）、第１のＰ型ベ
ース領域（６−１）の表面部に形成された２つの第１の
Ｎ型コレクタ領域（Ｎ+ 型拡散層７−１１，７−１２）
および第１のＰ型ベース領域（６−１）に接して第１の
Ｎ型半導体層（２−１）の表面部に形成された第１のＮ
+ 型エミッタ領域（Ｎ+ 型拡散層８−１）を有し、第１
のＮ型コレクタ領域（７−１１，１２）と第１のＮ+ 型
エミッタ領域（８−１）との距離Ｌ2 （例えば０．５μ
ｍ）が第１のＮ型コレクタ領域（７−１１，１２）直下
の第１のＰ型ベース領域（６−１）の厚さＢ2 （例えば
０．８μｍ）より小さく設定されてなる第１のＮＰＮト
ランジスタをスイッチング・トランジスタＱN とし、第
１のベースコンタクト領域（Ｐ+ 型拡散層１０）をコレ
クタ領域、Ｎ型エピタキシャル層２−１の表面部に第１
のベースコンタクト領域（１０）と所定寸法（例えば
１．５μｍ）隔てて設けられたＰ+ 型拡散層９をエミッ
タ領域およびＮ型エピタキシャル層２−１の９，１０で
挟まれた部分をベース領域とする横型のインジェクタ・
トランジスタＱP とをして有するＩＩＬゲートと、前述
の半導体基板の表面部の第１のＮ型半導体層（２−１）
と電気的に絶縁された第２のＮ型半導体層（Ｎ型エピタ
キシャル層２−２）を含む第２のＮ型コレクタ領域、第
２のＮ型半導体層（２−２）の表面部に形成された第２
のＰ型ベース領域（Ｐ型拡散層６−２）および第２のＰ
型ベース領域（６−２）の表面部に形成された高濃度の
第２のＮ+ 型エミッタ領域（Ｎ+ 型拡散層７−２）を有
してなる第２のＮＰＮトランジスタとを含むアナログ回
路とを有している。
【００１５】次に、本実施例の製造方法について説明す
る。Ｐ型シリコン基体１とその表面に形成されたＮ型エ
ピタキシャル層（濃度１×１０15〜５×１０15ｃ
ｍ-3）、Ｐ型シリコン基体１と前述のＮ型エピタキシャ
ル層との界面とその近傍にそれぞれ選択的に形成された
第１のＮ+ 型埋込層３−１および第２のＮ型埋込層３−
２を有する半導体基板を準備する。次に、第１のＮ+ 型
埋込層３−１および第２のＮ+ 型埋込層３−２の周囲を
それぞれ囲んで素子分離領域（フィールド酸化膜４およ
びＰ+ 型拡散層５）を形成してディジタル回路形成領域
Ａおよびアナログ回路用のバイポーラ・トランジスタ形
成領域Ｂを区画する。次に、ディジタル回路形成領域Ａ
の前述のＮ型エピタキシャル層である第１のＮ型半導体
層２−１およびバイポーラ・トランジスタ形成領域Ｂの
前述のＮ型エピタキシャル層である第２のＮ型半導体層
２−１に、それぞれの表面から第１のＮ+ 型埋込層３−
１および第２のＮ+ 型埋込層３−２に達する第１のＮ+
型拡散層および第２のＮ+ 型拡散層を、それぞれ第１の
Ｎ型半導体層３−１を２つのＩＩＬゲート形成領域Ａ
ａ，Ａｂに区画するＩＬＬゲートのスイッチング・トラ
ンジスタＱN の第１のＮ+ 型エミッタ領域８−１および
バイポーラ・トランジスタのコレクタ引出領域８−２と
して形成する。次に、ボロン・イオンの注入を３０〜５
０ｋｅＶ、１×１０13〜５×１０14ｃｍ-2の条件で行な
い、第１のＮ型半導体層２−１および第２のＮ型半導体
層２−２にそれぞれＰ型拡散層をそれぞれスイッチング
・トランジスタＱN の第１のＰ型ベース領域６−１およ
び前述のバイポーラ・トランジスタの第２のＰ型ベース
領域６−２として形成する。次に、第１のＰ型ベース領
域６−１および第２のＰ型ベース領域６−２にそれぞれ
Ｐ+ 型の第１のベース・コンタクト領域１０および第２
のベース・コンタクト領域１２ならびに第１のベース・
コンタクト領域１０と所定距離（１．５μｍ）おいてＩ
ＩＬゲートのインジェクタ・トランジスタＱP ののＰ+
型のエミッタ領域９を形成する。次に、ヒ素イオンの注
入を５０〜７０ｋｅＶ，５×１０15〜１×１０16ｃｍ-2
の条件で行ない第１のＰ型ベース領域１０および第２の
Ｐ型ベース領域１２にそれぞれＮ型拡散層をスイッチン
グ・トランジスタＱN の第１のＮ型コレクタ領域７−１
１，７−１２および前述のバイポーラ・トランジスタの
第２のＮ型エミッタ領域７−２として形成する。層間絶
縁膜１３を形成し、コンタクト孔Ｈ１〜Ｈ８を形成し、
アルミニウム系合金膜を堆積し、パターニングして電極
１４Ｉ，１４ＢＩ，１４Ｃ１１，１４Ｃ１２，１４Ｃ
２，１４Ｅ２，１４Ｂ２を形成する。なお、４はフィー
ルド酸化膜である。
る。Ｐ型シリコン基体１とその表面に形成されたＮ型エ
ピタキシャル層（濃度１×１０15〜５×１０15ｃ
ｍ-3）、Ｐ型シリコン基体１と前述のＮ型エピタキシャ
ル層との界面とその近傍にそれぞれ選択的に形成された
第１のＮ+ 型埋込層３−１および第２のＮ型埋込層３−
２を有する半導体基板を準備する。次に、第１のＮ+ 型
埋込層３−１および第２のＮ+ 型埋込層３−２の周囲を
それぞれ囲んで素子分離領域（フィールド酸化膜４およ
びＰ+ 型拡散層５）を形成してディジタル回路形成領域
Ａおよびアナログ回路用のバイポーラ・トランジスタ形
成領域Ｂを区画する。次に、ディジタル回路形成領域Ａ
の前述のＮ型エピタキシャル層である第１のＮ型半導体
層２−１およびバイポーラ・トランジスタ形成領域Ｂの
前述のＮ型エピタキシャル層である第２のＮ型半導体層
２−１に、それぞれの表面から第１のＮ+ 型埋込層３−
１および第２のＮ+ 型埋込層３−２に達する第１のＮ+
型拡散層および第２のＮ+ 型拡散層を、それぞれ第１の
Ｎ型半導体層３−１を２つのＩＩＬゲート形成領域Ａ
ａ，Ａｂに区画するＩＬＬゲートのスイッチング・トラ
ンジスタＱN の第１のＮ+ 型エミッタ領域８−１および
バイポーラ・トランジスタのコレクタ引出領域８−２と
して形成する。次に、ボロン・イオンの注入を３０〜５
０ｋｅＶ、１×１０13〜５×１０14ｃｍ-2の条件で行な
い、第１のＮ型半導体層２−１および第２のＮ型半導体
層２−２にそれぞれＰ型拡散層をそれぞれスイッチング
・トランジスタＱN の第１のＰ型ベース領域６−１およ
び前述のバイポーラ・トランジスタの第２のＰ型ベース
領域６−２として形成する。次に、第１のＰ型ベース領
域６−１および第２のＰ型ベース領域６−２にそれぞれ
Ｐ+ 型の第１のベース・コンタクト領域１０および第２
のベース・コンタクト領域１２ならびに第１のベース・
コンタクト領域１０と所定距離（１．５μｍ）おいてＩ
ＩＬゲートのインジェクタ・トランジスタＱP ののＰ+
型のエミッタ領域９を形成する。次に、ヒ素イオンの注
入を５０〜７０ｋｅＶ，５×１０15〜１×１０16ｃｍ-2
の条件で行ない第１のＰ型ベース領域１０および第２の
Ｐ型ベース領域１２にそれぞれＮ型拡散層をスイッチン
グ・トランジスタＱN の第１のＮ型コレクタ領域７−１
１，７−１２および前述のバイポーラ・トランジスタの
第２のＮ型エミッタ領域７−２として形成する。層間絶
縁膜１３を形成し、コンタクト孔Ｈ１〜Ｈ８を形成し、
アルミニウム系合金膜を堆積し、パターニングして電極
１４Ｉ，１４ＢＩ，１４Ｃ１１，１４Ｃ１２，１４Ｃ
２，１４Ｅ２，１４Ｂ２を形成する。なお、４はフィー
ルド酸化膜である。
【００１６】Ｎ+ 型拡散層８−１，８−２は同一工程で
形成されその不純物濃度は少なくとも１×１０19ｃｍ-3
程度にすることが可能である。従って、ＩＩＬゲートの
スイッチング・トランジスタＱN のエミッタ領域（８−
１）を高濃度（図５，図６の従来例ではＱN のエミッタ
領域の不純物濃度は１×１０15〜５×１０15ｃｍ-3）に
でき、ベース幅Ｌ2 はイオン注入時のマスク形成の精度
および熱処理による制限下で約０．５μｍまでは小さく
設定できる。従って、従来より電流増幅率を大きくでき
るのでＩＩＬゲートのスピードが改善できる。なお、Ｑ
N にはＮ型エピタキシャル層２−１をエミッタとする逆
方向ＮＰＮトランジスタが寄生しているがそのベース幅
Ｂ2 （約０．８μｍ）をＬ2 より大きくなるようにして
ＱN の電流増幅への寄与を無視できるようにすることが
できる。
形成されその不純物濃度は少なくとも１×１０19ｃｍ-3
程度にすることが可能である。従って、ＩＩＬゲートの
スイッチング・トランジスタＱN のエミッタ領域（８−
１）を高濃度（図５，図６の従来例ではＱN のエミッタ
領域の不純物濃度は１×１０15〜５×１０15ｃｍ-3）に
でき、ベース幅Ｌ2 はイオン注入時のマスク形成の精度
および熱処理による制限下で約０．５μｍまでは小さく
設定できる。従って、従来より電流増幅率を大きくでき
るのでＩＩＬゲートのスピードが改善できる。なお、Ｑ
N にはＮ型エピタキシャル層２−１をエミッタとする逆
方向ＮＰＮトランジスタが寄生しているがそのベース幅
Ｂ2 （約０．８μｍ）をＬ2 より大きくなるようにして
ＱN の電流増幅への寄与を無視できるようにすることが
できる。
【００１７】Ｎ型エピタキシャル層２−１と２−２とは
単一のエピタキシャル成長工程で形成でき、表面反転の
恐れがない程度に高濃度にすることができるのでカード
リングを設ける必要がなくＩＩＬゲートの占有面積を小
さくできる。また、スイッチング・トランジスタＱN の
電流増幅率ＱをＮ型エピタキシャル層の濃度にかかわら
ず大きくできるので高耐圧の縦型ＮＰＮと共存させるこ
とが可能である。
単一のエピタキシャル成長工程で形成でき、表面反転の
恐れがない程度に高濃度にすることができるのでカード
リングを設ける必要がなくＩＩＬゲートの占有面積を小
さくできる。また、スイッチング・トランジスタＱN の
電流増幅率ＱをＮ型エピタキシャル層の濃度にかかわら
ず大きくできるので高耐圧の縦型ＮＰＮと共存させるこ
とが可能である。
【００１８】図３（ａ）は本発明の第２の実施例におけ
るＩＩＬゲート部を示す半導体チップの平面図、図３
（ｂ）は図３（ａ）のＸ−Ｘ線断面図である。
るＩＩＬゲート部を示す半導体チップの平面図、図３
（ｂ）は図３（ａ）のＸ−Ｘ線断面図である。
【００１９】本実施例は第１のＮ型コレクタ領域（７−
１１）と同時に形成されるＮ+ 型拡散層７−３をＮ+ 型
拡散層８−１の表面部に形成したものである。
１１）と同時に形成されるＮ+ 型拡散層７−３をＮ+ 型
拡散層８−１の表面部に形成したものである。
【００２０】このＮ+ 型拡散層７−３等はイオン注入と
活性化熱処理で形成できるので、押し込み拡散を必要と
するＮ+ 型拡散層８−１等に比べて容易に高濃度にで
き、またベース幅Ｌ2 の精度を高くできる利点がある。
活性化熱処理で形成できるので、押し込み拡散を必要と
するＮ+ 型拡散層８−１等に比べて容易に高濃度にで
き、またベース幅Ｌ2 の精度を高くできる利点がある。
【００２１】
【発明の効果】以上説明したように本発明によれば、Ｉ
ＩＬゲートのスイッチング・トランジスタのエミッタ領
域を高濃度にでき、ベース幅もリソグラフィーにより設
定できるため、電流増幅率βを高くできる。しかもベー
ス領域をアナログ回路の縦型ＮＰＮトランジスタのベー
ス領域と同一工程で形成出来るため、工程が簡略化され
表面濃度も高くでき、表面反転の心配がなくガードリン
グが不要となってＩＩＬゲートを微細化できるという利
点がある。またＩＩＬゲートのスイッチング・トランジ
スタの電流増幅率βがエピタキシャル層濃度にかかわら
ず大きくできるので高耐圧の縦型ＮＰＮトランジスタと
共存可能である。
ＩＬゲートのスイッチング・トランジスタのエミッタ領
域を高濃度にでき、ベース幅もリソグラフィーにより設
定できるため、電流増幅率βを高くできる。しかもベー
ス領域をアナログ回路の縦型ＮＰＮトランジスタのベー
ス領域と同一工程で形成出来るため、工程が簡略化され
表面濃度も高くでき、表面反転の心配がなくガードリン
グが不要となってＩＩＬゲートを微細化できるという利
点がある。またＩＩＬゲートのスイッチング・トランジ
スタの電流増幅率βがエピタキシャル層濃度にかかわら
ず大きくできるので高耐圧の縦型ＮＰＮトランジスタと
共存可能である。
【図１】本発明の第１の実施例を示す平面図である。
【図２】図１のＸ−Ｘ線断面図（図２（ａ））およびＹ
−Ｙ線断面図（図２（ｂ））である。
−Ｙ線断面図（図２（ｂ））である。
【図３】本発明の第２の実施例を示す平面図（図３
（ａ））および図３（ａ）のＹ−Ｙ線断面図（図３
（ｂ））である。
（ａ））および図３（ａ）のＹ−Ｙ線断面図（図３
（ｂ））である。
【図４】ＩＩＬゲートの回路図である。
【図５】従来例を示す平面図である。
【図６】図５のＸ−Ｘ線断面図（図６（ａ））およびＹ
−Ｙ線断面図（図６（ｂ））である。
−Ｙ線断面図（図６（ｂ））である。
１ Ｐ型シリコン基体 ２−１，２−２ Ｎ型エピタキシャル層 ３−１，３−２ Ｎ+ 型埋込層 ４ フィールド酸化膜 ５ Ｐ+ 型拡散層 ６−１，６−２ Ｐ型拡散層 ７−１１，７−１２，７−２，７−３ Ｎ+ 型拡散層 ８−１，８−２ Ｎ+ 型拡散層 ９，１０，１１，１２ Ｐ+ 型拡散層 １３ 層間絶縁膜 Ｈ１，Ｈ２，…，Ｈ８ コンタクト孔 １４Ｂ１，１４Ｂ２，１４Ｃ１１，１４Ｃ１２，１４Ｅ
１，１４Ｅ２，１４Ｉ電極
１，１４Ｅ２，１４Ｉ電極
Claims (4)
- 【請求項１】 半導体基板の表面部の第１のＮ型半導体
層に形成された第１のＰ型ベース領域、前記第１のＰ型
ベース領域の表面部に形成された複数の第１のＮ型コレ
クタ領域および前記第１のＰ型ベース領域に接して各前
記第１のＮ型コレクタ領域と一定距離をもって前記第１
のＮ型半導体層の表面部に形成された第１のＮ+ 型エミ
ッタ領域を有し、各前記第１のＮ型コレクタ領域と前記
第１のＮ+ エミッタ領域との距離が前記第１のＮ型コレ
クタ領域直下の第１のＰ型ベース領域の厚さより小さく
設定されて電流増幅率が前記第１のＮ+ 型エミッタ領
域、第１のＰ型ベース領域及び第１のＮ型コレクタ領域
で支配されるようにしたマルチコレクタ型の第１のＮＰ
Ｎトランジスタをスイッチングトランジスタとして有す
るＩＩＬゲートと、前記半導体基板の表面部の前記第１
のＮ型半導体層と同時に形成されこれと電気的に絶縁さ
れた第２のＮ型半導体層を含む第２のＮ型コレクタ領
域、前記第２のＮ型半導体層の表面部に前記第１のベー
ス領域と同時に形成された第２のＰ型ベース領域および
前記第２のＰ型ベース領域の表面部に前記第１のＮ型コ
レクタ領域と同時に形成された第２のＮ+ 型エミッタ領
域を有してなる第２のＮＰＮトランジスタとを含むこと
を特徴とする半導体集積回路。 - 【請求項２】 第１のＰ型ベース領域直下の第１のＮ型
半導体層に第１のＮ+ 型埋込層が設けられ第１のＮ+ 型
エミッタ領域と連結され、第２のＰ型ベース領域直下の
第２のＮ型半導体層に第２のＮ+ 型埋込層が設けられ第
２のＮ型半導体層の表面から前記第２のＮ+ 型埋込層に
達する高濃度のコレクタ引出領域を有している請求項１
記載の半導体集積回路。 - 【請求項３】 Ｐ型半導体基体とその表面に形成された
Ｎ型エピタキシャル層、前記Ｐ型半導体基体と前記Ｎ型
エピタキシャル層との界面とその近傍にそれぞれ選択的
に形成された第１のＮ+ 型埋込層および第２のＮ+ 型埋
込層を有する半導体基板を準備する工程と、前記第１の
Ｎ+ 型埋込層および第２のＮ+ 型埋込層の周囲をそれぞ
れ囲んで素子分離領域を形成してディジタル回路形成領
域およびアナログ回路用のバイポーラ・トランジスタ形
成領域を区画する工程と、前記ディジタル回路形成領域
の前記Ｎ型エピタキシャル層である第１のＮ型半導体層
および前記バイポーラ・トランジスタ形成領域の前記Ｎ
型エピタキシャル層である第２のＮ型半導体層に、それ
ぞれの表面から前記第１のＮ+ 型埋込層および第２のＮ
+ 型埋込層に達する第１のＮ+ 型拡散層および第２のＮ
+ 型拡散層を、それぞれ前記第１のＮ型半導体層を少な
くとも１つのＩＩＬゲート形成領域に区画する、ＩＬＬ
ゲートのマルチコレクタ型のスイッチング・トランジス
タの第１のＮ+ 型エミッタ領域およびバイポーラ・トラ
ンジスタのコレクタ引出領域として形成する工程と、前
記第１のＮ型半導体層および第２のＮ型半導体層にそれ
ぞれＰ型拡散層を前記スイッチング・トランジスタの第
１のＰ型ベース領域およびバイポーラ・トランジスタの
第２のＰ型ベース領域として形成する工程と、前記第１
のＰ型ベース領域および第２のＰ型ベース領域にそれぞ
れＰ+ 型の第１のベース・コンタクト領域および第２の
ベース・コンタクト領域ならびに前記第１のベース・コ
ンタクト領域と所定距離おいて前記ＩＩＬゲートのイン
ジェクタ・トランジスタのＰ+ 型のエミッタ領域を形成
する工程と、前記第１のＰ型ベース領域および第２のＰ
型ベース領域にそれぞれＮ型拡散層を前記マルチコレク
タ型のスイッチング・トランジスタの複数の第１のＮ型
コレクタ領域および前記バイポーラ・トランジスタの第
２のＮ型エミッタ領域として形成する工程とを有するこ
とを特徴とする半導体集積回路の製造方法。 - 【請求項４】 第１のＮ型エミッタ領域の表面部のうち
第１のＮ型コレクタ領域の近傍部に前記第１のＮ型コレ
クタ領域と同時に高濃度のＮ型拡散層を形成する請求項
３記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236559A JP2718376B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236559A JP2718376B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102494A JPH08102494A (ja) | 1996-04-16 |
| JP2718376B2 true JP2718376B2 (ja) | 1998-02-25 |
Family
ID=17002441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236559A Expired - Lifetime JP2718376B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4815754B2 (ja) * | 2004-04-27 | 2011-11-16 | 株式会社デンソー | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142165A (ja) * | 1984-08-01 | 1986-02-28 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS6481351A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Manufacture of semiconductor device |
| JP2524035B2 (ja) * | 1991-07-01 | 1996-08-14 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-09-30 JP JP6236559A patent/JP2718376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102494A (ja) | 1996-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971014 |