【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高耐圧でプレーナ型の半導体装置に関する。
【０００２】
【従来の技術】一般にプレーナ型の半導体装置は逆バイ
アス印加時に接合の湾曲部に電界集中が生じ、平面接合
に比べて耐圧が低くなることが知られている。このため
高耐圧プレーナ型半導体装置では電界集中を緩和する種
々の工夫がなされている。
【０００３】図３に従来のプレーナ型半導体装置の断面
図を示す。図３の半導体装置ではｎ-型Ｓｉ基板３１に
選択的にｐ型拡散層３２が形成され、このｐ型拡散層３
２と基板３１との間に逆バイアスが印加されるようにな
っている。
【０００４】拡散層３２と基板３１とのなす接合の基板
表面に露出する部分およびその外側に絶縁膜３４が形成
され、この絶縁膜３４の上に、所定幅の高抵抗体膜から
なる、いわゆるフィールド・プレート３５が形成されて
いる。
【０００５】フィールド・プレート３５の一端は拡散層
３２の金属電極３６により拡散層３２と同電位に設定さ
れ、他端は基板３１に形成されたｎ+型拡散層３３上に
設けられている金属電極３７により基板３１の電位に設
定されている。
【０００６】また拡散層３２が形成されているのと反対
側の基板３１の表面には金属電極３８が形成されてい
る。このような構造では、ｐｎ接合に逆バイアスを印加
したとき高抵抗のフィールド・プレート３５に微少電流
が流れてその内部に電位勾配が形成される。この結果、
基板３１に伸びる空乏層は図３の破線で示すようにな
り、基板３１表面での電界強度が緩和される。
【０００７】しかしこのような構造の場合、図３に示す
ようにｐｎ接合に沿って基板３１内部に伸びる空乏層の
先端に湾曲部３９が形成され、この湾曲部３９に大きい
電界集中が見られる。この電界集中のため、図３のよう
なプレーナ型半導体装置の耐圧は平面接合の半導体装置
の約７０％までが限界となっていた。
【０００８】
【発明が解決しようとする課題】上述したように従来の
プレーナ型半導体装置では、平面接合の半導体装置に比
べて耐圧が低いという問題があった。本発明は上記の問
題を解決し、従来のプレーナ型半導体装置に比べて高い
耐圧を持つ半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の問題を解決するた
めに本発明は、第１導電型の第１半導体層表面に選択的
に第２導電型の第２半導体層が形成され、これらの第１
半導体層および第２半導体層間の接合の表面に露出する
部分およびその外側が絶縁膜により覆われ、この絶縁膜
上に高抵抗体膜が設けられた半導体装置において、前記
高抵抗体膜のうち前記接合の表面に露出する部分の側の
端部近傍に不純物がドーピングされて、このドーピング
された部分が低抵抗となっていることを特徴とする半導
体装置を提供する。
【００１０】
【作用】本発明によれば、第１半導体層と第２半導体層
との接合の表面に露出する部分の側の高抵抗体膜端部に
不純物がドーピングされ、ドーピングされた部分が低抵
抗となるので、接合からの空乏層の伸びがなだらかにな
って電界の集中が緩和され、プレーナ型の半導体装置が
従来と比べて高耐圧となる。
【００１１】
【実施例】以下、本発明の実施例を説明する。図１に本
発明の実施例に係る半導体装置の断面図を示す。この実
施例は半導体装置として縦型ＭＯＳＦＥＴを形成してい
る。
【００１２】図１では、第１半導体層として比抵抗５０
Ω・ｃｍ程度のｎ-型Ｓｉ基板１１が用いられ、この一
方の表面にＢをイオン注入し５μｍ程度拡散して、第２
半導体層のｐ+型ベース層１２が形成されている。そし
てこのｐ+型ベース層１２内の表面にＡｓのイオン注入
と熱処理を行ってｎ+ソース層１３が形成されている。
【００１３】２つのｐ+型ベース層１２に挟まれた基板
１１の表面にはゲート酸化膜１４が形成され、ゲート酸
化膜１４上に５００ｎｍ程度の厚さの多結晶シリコン膜
より構成されるゲート電極１５が設けられ、ｎ-型基板
１１とｎ+型ソース層１３とに挟まれたｐ+型ベース層１
２がゲート領域となっている。
【００１４】またｐ+型ベース層１２の、ゲート領域と
なる反対側の表面端部付近から、フィールド領域を覆う
ように絶縁膜１６としてＣＶＤ酸化膜が形成されてい
る。絶縁膜１６上には高抵抗体膜２１として半絶縁性多
結晶シリコン膜が積層されている。高抵抗体膜２１のＬ
で示される、ｎ-型基板１１およびｐ+型ベース層１２間
のｐｎ接合端からフィールド領域に伸びる範囲には不純
物としてＰがドーピングされていて、この部分が低抵抗
となっている。さらに高抵抗体膜２１上には絶縁膜２３
としてＣＶＤ酸化膜が積層されている。
【００１５】そしてｐ+型ベース層１２およびｎ+型ソー
ス層１３に同時にコンタクトするようにＡｌを蒸着して
ソース電極１７、１８が形成され、ソース電極１８は絶
縁膜２３上にまで覆い被さるようになっている。
【００１６】基板１１の、ソース電極１８を形成したの
と反対側の絶縁膜１６の外側にｎ+型コンタクト層１９
が形成され、コンタクト層１９を介して基板１１にコン
タクトされる、Ａｌを蒸着したコンタクト電極２０が形
成されている。
【００１７】また基板１１のｐ＋型ベース層１２を形成
したのと反対側の面には、全面にＶ―Ｎｉ―Ａｕを蒸着
してドレイン電極２２が形成されている。この実施例の
場合、ｐ+型ベース層１２およびｎ-型基板１１間に逆バ
イアスを印加したときのｎ-型基板１１に伸びる空乏層
は、図１中の破線で示すようになる。図を見て分かるよ
うに、図３で示す従来の半導体装置では形成されてしま
う曲率半径の小さい湾曲部が本実施例の場合は形成され
ず、空乏層の伸びがなだらかになる。このため耐圧の大
幅な向上が期待できる。
【００１８】なお、高抵抗体膜２１のＬで示す範囲を、
多結晶シリコンに不純物をドーピングして低抵抗として
いるため、この部分の下の空乏層の電位勾配はなだらか
である。例えばこの部分を、不純物をドーピングした多
結晶シリコンの代わりに金属で構成したとすると、金属
の下の部分の空乏層には電位勾配がないので、空乏層の
伸びはなだらかにはなる。しかし金属から多結晶シリコ
ンに代わる部分の下で電位勾配が急激に変化するので、
空乏層に鋭角な点が存在してしまいある程度の電界集中
が避けられなくなってしまう。
【００１９】次に図２に上記実施例の構造で不純物をド
ーピングする距離Ｌを変化させたときのｐ+型ベース層
１２およびｎ-型基板１１間の降伏電圧ＶB を測定した
結果を示す。
【００２０】図２では距離５０μｍで降伏電圧ＶB が最
大値となっている。基板１１の比抵抗が２０Ω・ｃｍ以
上の場合Ｌ＝２０〜８０μｍの範囲に設定すると、従来
の構造に比べて耐圧が２０％以上向上し、平坦接合の装
置の耐圧の９０％以上の耐圧が実現する。
【００２１】また本実施例ではＬの部分にドーピングす
る不純物の量を変えることにより空乏層の伸びの形状を
極めて簡単に最適設計することができる。なお本実施例
の場合、ｎ-型基板１１とドレイン電極２２との間にｎ+
型の層を設けても良い。さらに本発明は、上記の実施例
以外の、高耐圧でプレーナ型の半導体装置にも適用する
ことが可能である。
【００２２】
【発明の効果】以上説明したように本発明によれば、従
来のプレーナ型半導体装置に比べて高い耐圧を持つ半導
体装置を提供することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a high breakdown voltage planar type semiconductor device. 2. Description of the Related Art It is generally known that a planar type semiconductor device causes an electric field concentration at a curved portion of a junction when a reverse bias is applied, and the breakdown voltage is lower than that of a planar junction. For this reason, various devices have been devised to reduce the electric field concentration in the high breakdown voltage planar type semiconductor device. FIG. 3 shows a sectional view of a conventional planar type semiconductor device. In the semiconductor device of FIG. 3, a p-type diffusion layer 32 is selectively formed on an n − -type Si substrate 31.
A reverse bias is applied between the substrate 2 and the substrate 31. An insulating film 34 is formed on a portion of the junction between the diffusion layer 32 and the substrate 31 which is exposed on the surface of the substrate and on the outside thereof, and on the insulating film 34, a so-called high-resistance film having a predetermined width is formed. A field plate 35 is formed. [0005] One end of the field plate 35 is set to the same potential as the diffusion layer 32 by the metal electrode 36 of the diffusion layer 32, and the other end is a metal provided on the n + type diffusion layer 33 formed on the substrate 31. The potential of the substrate 31 is set by the electrode 37. A metal electrode 38 is formed on the surface of the substrate 31 opposite to the surface on which the diffusion layer 32 is formed. In such a structure, when a reverse bias is applied to the pn junction, a minute current flows through the high-resistance field plate 35, and a potential gradient is formed therein. As a result,
The depletion layer extending to the substrate 31 becomes as shown by the broken line in FIG. 3, and the electric field intensity on the surface of the substrate 31 is reduced. However, in the case of such a structure, as shown in FIG. 3, a curved portion 39 is formed at the tip of a depletion layer extending inside the substrate 31 along the pn junction, and a large electric field concentration is observed in the curved portion 39. . Due to this electric field concentration, the breakdown voltage of the planar type semiconductor device as shown in FIG. 3 is limited to about 70% of that of the planar junction semiconductor device. [0008] As described above, the conventional planar type semiconductor device has a problem that the breakdown voltage is lower than that of the semiconductor device having the planar junction. An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor device having a higher breakdown voltage than a conventional planar type semiconductor device. In order to solve the above-mentioned problems, the present invention provides a method of forming a second conductive type second semiconductor layer on a first conductive type first semiconductor layer surface. , These first
In a semiconductor device in which a portion exposed to the surface of the junction between the semiconductor layer and the second semiconductor layer and the outside thereof are covered with an insulating film and a high-resistance film is provided on the insulating film, Provided is a semiconductor device, characterized in that an impurity is doped near an end on a side of a portion exposed to a surface of a junction, and the doped portion has low resistance. According to the present invention, an impurity is doped into the end of the high-resistance film on the side exposed on the surface of the junction between the first semiconductor layer and the second semiconductor layer. Since the resistance is low, the depletion layer extends slowly from the junction and the concentration of the electric field is reduced, and the breakdown voltage of the planar semiconductor device is higher than that of the conventional semiconductor device. An embodiment of the present invention will be described below. FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. In this embodiment, a vertical MOSFET is formed as a semiconductor device. In FIG. 1, a specific resistance 50 is used as the first semiconductor layer.
An n − -type Si substrate 11 of about Ω · cm is used, and B is ion-implanted into one surface thereof and diffused by about 5 μm to form a second
A p + type base layer 12 of a semiconductor layer is formed. Then, an ion implantation of As and a heat treatment are performed on the surface in the p + type base layer 12 to form an n + source layer 13. A gate oxide film 14 is formed on the surface of substrate 11 sandwiched between two p + -type base layers 12, and a gate formed of a polycrystalline silicon film having a thickness of about 500 nm is formed on gate oxide film 14. An electrode 15 is provided, and ap + type base layer 1 sandwiched between an n − type substrate 11 and an n + type source layer 13.
2 is a gate region. A CVD oxide film is formed as an insulating film 16 so as to cover the field region from near the end of the surface of the p + type base layer 12 opposite to the gate region. On the insulating film 16, a semi-insulating polycrystalline silicon film is laminated as the high resistance film 21. L of the high resistance film 21
The region extending from the pn junction end between the n − -type substrate 11 and the p + -type base layer 12 to the field region is doped with P as an impurity, and this portion has low resistance. Further, an insulating film 23 is formed on the high resistance body film 21.
As a CVD oxide film. Then, source electrodes 17 and 18 are formed by depositing Al so as to simultaneously contact the p + type base layer 12 and the n + type source layer 13, and the source electrode 18 is formed so as to cover the insulating film 23. It has become. An n + -type contact layer 19 is formed on the substrate 11 outside the insulating film 16 on the side opposite to the side on which the source electrode 18 is formed.
Is formed, and a contact electrode 20 on which Al is deposited and which is in contact with the substrate 11 via the contact layer 19 is formed. On the surface of the substrate 11 opposite to the surface on which the p + type base layer 12 is formed, a drain electrode 22 is formed by depositing V-Ni-Au on the entire surface. In the case of this embodiment, the depletion layer extending to the n − -type substrate 11 when a reverse bias is applied between the p + -type base layer 12 and the n − -type substrate 11 is as shown by a broken line in FIG. As can be seen from the drawing, a curved portion having a small radius of curvature, which is formed in the conventional semiconductor device shown in FIG. 3, is not formed in the case of this embodiment, and the depletion layer grows gently. Therefore, a significant improvement in the withstand voltage can be expected. The range indicated by L of the high resistance film 21 is as follows:
Since the polycrystalline silicon is doped with an impurity to reduce the resistance, the potential gradient of the depletion layer below this portion is gentle. For example, if this part is made of metal instead of polycrystalline silicon doped with impurities, the depletion layer in the lower part of the metal has no potential gradient, so that the depletion layer grows gently. However, the potential gradient changes abruptly below the area where metal replaces polycrystalline silicon,
An acute point exists in the depletion layer, and a certain amount of electric field concentration cannot be avoided. The results of the measurements of the breakdown voltage V B between the mold substrate 11 - [0019] Then the above embodiment p + -type base layer 12 and n in the case of changing the distance L of doping impurities in the structure of Figure 2 . In FIG. 2, the breakdown voltage V B has a maximum value at a distance of 50 μm. When the specific resistance of the substrate 11 is 20 Ω · cm or more, if L is set in the range of 20 to 80 μm, the withstand voltage is improved by 20% or more as compared with the conventional structure, and the withstand voltage of 90% or more of the withstand voltage of the flat junction device is improved. Realize. In this embodiment, the shape of the depletion layer can be easily and optimally designed by changing the amount of impurities to be doped into the portion L. In the case of this embodiment, n + is provided between the n − type substrate 11 and the drain electrode 22.
A mold layer may be provided. Furthermore, the present invention can be applied to a high breakdown voltage and planar type semiconductor device other than the above-described embodiment. As described above, according to the present invention, it is possible to provide a semiconductor device having a higher breakdown voltage than a conventional planar type semiconductor device.
【図面の簡単な説明】
【図１】 本発明の実施例に係る半導体装置の断面図。
【図２】 本発明の実施例における不純物をドーピング
した領域の長さと降伏電圧との関係を示す特性図。
【図３】 従来の半導体装置の断面図。
【符号の説明】
１１…ｎ-型基板
１２…ｐ+型ベース層
３…ｎ+型ソース層
１４…ゲート酸化膜
１５…ゲート電極
１６、２３…絶縁膜
１７、１８…ソース電極
２１…高抵抗体膜
２２…ドレイン電極BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a characteristic diagram showing a relationship between a length of a region doped with an impurity and a breakdown voltage in an example of the present invention. FIG. 3 is a cross-sectional view of a conventional semiconductor device. [Description of Reference Numerals] 11 ... n - -type substrate 12 ... p + -type base layer 3 ... n + -type source layer 14 ... gate oxide film 15 ... gate electrode 16,23 ... insulating films 17 and 18 ... Source electrode 21 ... high resistance Body film 22: drain electrode