JP2710248B2 - Manufacturing method of semiconductor laser - Google Patents
Manufacturing method of semiconductor laserInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は通信システムの主構成要
素となる半導体レーザの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor laser which is a main component of a communication system.
【0002】[0002]
【従来技術】光通信技術の進歩に伴い、その適用分野は
基幹伝送系から加入者系、LANデータリンク等のシス
テムへ急速に広がりつつある。これらの分野で用いられ
る半導体レーザはさまざまな環境でかつ大量に使われる
ことから、対環境性能に優れ、かつ低価格であることが
要請されており、活発な研究開発が行われている。この
ような高性能かつ低価格な素子作成方法として、均一
性、制御性に優れた有機金属気相成長(MOVPE)法
により、埋め込み層を形成したレーザが注目されてい
る。2. Description of the Related Art With the advancement of optical communication technology, its application field is rapidly expanding from backbone transmission systems to subscriber systems, LAN data links, and other systems. Since semiconductor lasers used in these fields are used in various environments and in large quantities, they are required to be excellent in environmental performance and low in price, and active research and development are being carried out. As a method for producing such a high-performance and low-cost device, a laser in which a buried layer is formed by a metal organic chemical vapor deposition (MOVPE) method having excellent uniformity and controllability has attracted attention.
【0003】有機金属気相成長を用いた埋め込み層形成
では、メサ形状の加工をウエットエッチングで行ってい
るが、マスクの下の結晶がエッングされるサイドエッチ
ングが起こる。このため、活性層幅の制御が難しくな
り、また、均一性、再現性も良くない。一方、ドライエ
ッチングでメサエッチングをすれば、サイドエッチング
が起こりにくいため活性層幅の制御が容易になり、かつ
ウエハ面内で均一かつ再現性良く加工できるので、ドラ
イエッチングによってメサ加工した埋め込み型半導体レ
ーザの実現が望まれている。In the formation of a buried layer using metalorganic vapor phase epitaxy, the mesa shape is processed by wet etching, but side etching occurs in which the crystal under the mask is etched. Therefore, it is difficult to control the width of the active layer, and the uniformity and reproducibility are not good. On the other hand, if the mesa etching is performed by dry etching, the width of the active layer can be easily controlled because side etching hardly occurs, and processing can be performed uniformly and with good reproducibility within the wafer surface. Realization of a laser is desired.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、ドライ
エッチングにより底面および側面にダメージ層が形成さ
れることは広く知られており、上記の従来法では埋め込
み層にダメージが残り、レーザ素子の信頼性の低下や埋
め込み層の結晶欠陥の増加が懸念される。However, it is widely known that a damage layer is formed on the bottom and side surfaces by dry etching, and in the above-described conventional method, damage is left in the buried layer, and the reliability of the laser element is reduced. It is feared that it will decrease and crystal defects in the buried layer will increase.
【0005】ダメージ層はウエットエッチングで除去す
ることができるが、誘電膜とInPクラッド層の密着が
良いため、マスク付近でInP層が逆メサ形状となる。The damaged layer can be removed by wet etching. However, since the adhesion between the dielectric film and the InP cladding layer is good, the InP layer has an inverted mesa shape near the mask.
【0006】図6は従来の半導体レーザ製造方法により
逆メサ形状となった垂直メサの要部を説明する断面図で
ある。図7は従来の半導体レーザ製造方法による逆メサ
形状の異常成長を説明する断面図である。FIG. 6 is a sectional view for explaining a main part of a vertical mesa having an inverted mesa shape by a conventional semiconductor laser manufacturing method. FIG. 7 is a cross-sectional view illustrating abnormal growth of an inverted mesa shape by a conventional semiconductor laser manufacturing method.
【0007】このため、埋め込み層の結晶が悪化したり
空間ができたりする問題がある。また、埋め込みの条件
によっては、面方位に影響され、結晶成長中に突起物1
8のようなものができる問題点があった。For this reason, there is a problem that the crystal of the buried layer is deteriorated or a space is formed. Also, depending on the embedding conditions, the orientation of the projections is affected by the plane orientation, and the projections 1
There was a problem that something like 8 could be done.
【0008】本発明は上述の点にかんがみてなされたも
ので、通信システムの主要構成要素となる半導体レーザ
製造方法において、均一性、制御性に優れ、かつ結晶に
対するダメージが残らない製造方法を提供することを目
的とする。The present invention has been made in view of the above points, and provides a method of manufacturing a semiconductor laser, which is a main component of a communication system, which is excellent in uniformity and controllability and does not cause damage to crystals. The purpose is to do.
【0009】[0009]
【課題を解決するための手段】上記課題を解決するた
め、本発明は第1導電型InP基板上に形成された、埋
め込み構造を有する半導体レーザ製造方法において、活
性層を含むダブロヘテロ接合部を形成する工程と、前記
ダブロヘテロ接合部に続けてInGaAs層あるいはI
nGaAsP層からなるキャップ層を形成する工程と、
ストライプ状に加工した誘電体膜をマスクとしてドライ
エッチングで前記半導体基板をメサ形状に加工する工程
と、前記ドライエッチングで形成されたダメージ層をウ
エットエッチングにより除去する工程と、気相成長法に
より第2導電型InP電流ブロック層および第1導電型
InP電流ブロック層からなる電流狭窄層を形成する工
程と前記誘電体膜および前記InGaAs層あるいはI
nGaAsP層を選択的にエッチングし除去する工程と
前記基板上に気相成長法により第2導電型InP層を形
成する工程を包含することを特徴とする。According to the present invention, there is provided a method for manufacturing a semiconductor laser having a buried structure, which is formed on an InP substrate of a first conductivity type. And an InGaAs layer or I
forming a cap layer made of an nGaAsP layer;
A step of processing the semiconductor substrate into a mesa shape by dry etching using the dielectric film processed in a stripe shape as a mask; a step of removing the damaged layer formed by the dry etching by wet etching; Forming a current confinement layer comprising a two-conductivity-type InP current block layer and a first-conductivity-type InP current block layer; and forming the dielectric film and the InGaAs layer or I
a step of selectively etching and removing the nGaAsP layer; and a step of forming a second conductivity type InP layer on the substrate by a vapor phase growth method.
【0010】または、電流狭窄が上記の第2導電型In
P電流ブロック層および第1導電型InP電流ブロック
層からなる電流狭窄構造に代えて、高抵抗InP電流ブ
ロック層からなる電流狭窄層であることを特徴とする。 Alternatively , the current confinement is caused by the above-mentioned second conductivity type In.
P current block layer and first conductivity type InP current block
Instead of the current confinement structure consisting of
It is characterized by being a current confinement layer composed of a lock layer.
【0011】[0011]
【作用】InGaAsあるいはInGaAsPからなる
キャップ層がInPクラッド層と誘電体膜の間に挿入さ
れているため、ドライエッチング後の垂直メサにウエッ
トエッチングを施しても、キャップ層がInPクラッド
層より早くエッチングされ、InP層は逆メサ形状にな
らない。また、タメージ層除去は0.2μm以下のエッ
チングであるので、ドライエッチングで得られた、高い
均一性、制御性を失うことはない。MOVPE法による
埋め込み成長後も、埋め込まれない空間が発生したり、
結晶性が悪化することはない。このようにして、本発明
により面内の均一性、再現性が高く、活性層幅の制御が
容易であり、ドライエッチングのダメージ層を除去し、
かつ良好な埋め込み層を得ることができる。Since the cap layer made of InGaAs or InGaAsP is inserted between the InP clad layer and the dielectric film, the cap layer is etched earlier than the InP clad layer even if wet etching is performed on the vertical mesa after dry etching. Therefore, the InP layer does not have an inverted mesa shape. In addition, since the removal of the damage layer is performed by etching of 0.2 μm or less, high uniformity and controllability obtained by dry etching are not lost. Even after the buried growth by the MOVPE method, a space that cannot be buried is generated,
The crystallinity does not deteriorate. Thus, according to the present invention, in-plane uniformity, reproducibility is high, the width of the active layer is easily controlled, and the damaged layer of dry etching is removed.
In addition, a good buried layer can be obtained.
【0012】[0012]
【実施例】以下に本発明を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【0013】図1〜図5は本発明によりn−InP基板
上に埋め込み型半導体レーザを製造する方法の要部を工
程順に説明する断面図である。FIGS. 1 to 5 are cross-sectional views for explaining a main part of a method of manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention in the order of steps.
【0014】第1工程・・・n形InP基板1の上にM
OVPE法により、n形InPクラッド層2、InGa
AsP活性層3、p形InPクラッド層4を含む層を形
成し、更に、p形InPクラッド層4の上にInGaA
sキャップ層5を形成する(図1)。First step: M is placed on the n-type InP substrate 1
The n-type InP cladding layer 2 and the InGa
A layer including an AsP active layer 3 and a p-type InP cladding layer 4 is formed, and InGaAs is further formed on the p-type InP cladding layer 4.
An s cap layer 5 is formed (FIG. 1).
【0015】第2工程・・・SiH4 ガスと酸素ガスを
用いた熱CVD法により半導体基板1上にSiO2 膜6
を形成し、ホトリソグラフィとCF4 を用いた反応性イ
オンエッチングによりストライトパターンに加工し、レ
ジストを除去する(図1)。Second step: SiO 2 film 6 on semiconductor substrate 1 by thermal CVD using SiH 4 gas and oxygen gas
Is formed and processed into a strite pattern by photolithography and reactive ion etching using CF 4 , and the resist is removed (FIG. 1).
【0016】第3工程・・・塩素ガスを用いた反応性イ
オンエッチング(RIE)を用いてn−InPクラッド
層までエッチングし、垂直メサを形成する(図2)。Third step: The n-InP cladding layer is etched by reactive ion etching (RIE) using chlorine gas to form a vertical mesa (FIG. 2).
【0017】第4工程・・・メタノールに臭素を溶かし
たエッチャントにより、垂直メサの表面を0.1μm〜
0.2μmエッチングし、ダメージ層を除去する(図
3)。Fourth step: The surface of the vertical mesa is reduced to 0.1 μm or more by an etchant obtained by dissolving bromine in methanol.
Etching is performed by 0.2 μm to remove the damaged layer (FIG. 3).
【0018】第5工程・・・SiO2 膜6をマスクとし
て、MOVPE法による選択成長により、p−InP電
流ブロック層およびn−InP電流ブロック層を形成す
る(図4)。Fifth step: A p-InP current block layer and an n-InP current block layer are formed by selective growth by MOVPE using the SiO 2 film 6 as a mask (FIG. 4).
【0019】第6工程・・・バファードフッ酸を用いて
SiO2 膜6を除去し、硫酸:過酸化水素:水が1:
1:5のエッチャントによってInGaAs層3を選択
的にエッチングした後、MOVPE法により第2のn−
InP埋め込み層、p−InGaAsPコンタクト層を
形成する(図5)。Sixth step: The SiO 2 film 6 is removed using buffered hydrofluoric acid, and sulfuric acid: hydrogen peroxide: water is used in a ratio of 1:
After selectively etching the InGaAs layer 3 with a 1: 5 etchant, a second n-type layer is formed by MOVPE.
An InP buried layer and a p-InGaAsP contact layer are formed (FIG. 5).
【0020】第7工程・・・電極を形成しチップに切断
する。Seventh step: An electrode is formed and cut into chips.
【0021】なお、本発明で用いるライエッチング法は
反応性イオンエッチング(RIE)に限定されず、反応
性イオンビームエッチング(RIBE)を用いることも
可能である。また、使用するガスは塩素ガスに限定され
ず、塩素ガスにアルゴンガスを加えても良く、メタンあ
るいはエタンガスを含むガスを使用することも可能であ
る。また、上記実施例ではn−InP基板を用いている
がp−InP基板を用いることも可能である。また、本
発明は他の電流狭窄構造にも適用でき、電流狭窄構造部
を高抵抗InP層としても効果がある。The light etching method used in the present invention is not limited to reactive ion etching (RIE), but reactive ion beam etching (RIBE) can also be used. Further, the gas to be used is not limited to chlorine gas, and argon gas may be added to chlorine gas, and gas containing methane or ethane gas may be used. In the above embodiment, an n-InP substrate is used, but a p-InP substrate may be used. Further, the present invention can be applied to other current confinement structures, and is effective even when the current confinement structure portion is a high-resistance InP layer.
【0022】[0022]
【発明の効果】以上説明したように、本発明によればメ
サ形状をドライエッチングにより形成しているため、活
性層幅を精度良く制御することができ、また、ドライエ
ッチングのダメージ層を除去し、かつ良好な埋め込み層
を得ることができるという優れた効果がある。As described above, according to the present invention, since the mesa shape is formed by dry etching, the width of the active layer can be accurately controlled, and the damage layer of dry etching can be removed. And an excellent effect that a good buried layer can be obtained.
【図1】本発明によりn−InP基板上に埋め込み型半
導体レーザを製造する方法の1工程を説明する断面図で
ある。FIG. 1 is a cross-sectional view illustrating one step of a method for manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention.
【図2】本発明によりn−InP基板上に埋め込み型半
導体レーザを製造する方法の1工程を説明する断面図で
ある。FIG. 2 is a cross-sectional view illustrating one step of a method of manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention.
【図3】本発明によりn−InP基板上に埋め込み型半
導体レーザを製造する方法の1工程を説明する断面図で
ある。FIG. 3 is a cross-sectional view illustrating one step of a method for manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention.
【図4】本発明によりn−InP基板上に埋め込み型半
導体レーザを製造する方法の1工程を説明する断面図で
ある。FIG. 4 is a cross-sectional view illustrating one step of a method for manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention.
【図5】本発明によりn−InP基板上に埋め込み型半
導体レーザを製造する方法の1工程を説明する断面図で
ある。FIG. 5 is a cross-sectional view illustrating one step of a method of manufacturing a buried semiconductor laser on an n-InP substrate according to the present invention.
【図6】従来の半導体レーザ製造方法により逆メサ形状
となった垂直メサの要部を説明する断面図である。FIG. 6 is a cross-sectional view illustrating a main part of a vertical mesa having an inverted mesa shape by a conventional semiconductor laser manufacturing method.
【図7】従来の半導体レーザ製造方法による逆メサ形状
の異常成長を説明する断面図である。FIG. 7 is a cross-sectional view illustrating abnormal growth of an inverted mesa shape by a conventional semiconductor laser manufacturing method.
1 n−InP基板 2 n−InPクラッド層 3 活性層 4 p−InPクラッド層 5 InGaAsキャップ層 6 SiO2 膜 7 p−InP電流ブロック層 8 n−InP電流ブロック層 9 p−InP埋め込み層 10 p−InGaAsPコンタクト層 11 n−InP基板 12 n−InPクラッド層 13 活性層 14 p−InPクラッド層 15 SiO2 膜 16 p−InP電流ブロック層 17 n−InP電流ブロック層 18 突起物Reference Signs List 1 n-InP substrate 2 n-InP cladding layer 3 active layer 4 p-InP cladding layer 5 InGaAs cap layer 6 SiO 2 film 7 p-InP current blocking layer 8 n-InP current blocking layer 9 p-InP burying layer 10 p -InGaAsP contact layer 11 n-InP substrate 12 n-InP cladding layer 13 active layer 14 p-InP cladding layer 15 SiO 2 film 16 p-InP current blocking layer 17 n-InP current blocking layer 18 projections
Claims (2)
埋め込み構造を有する半導体レーザ製造方法において、
活性層を含むダブロヘテロ接合部を形成する工程と、前
記ダブロヘテロ接合部に続けてInGaAs層あるいは
InGaAsP層からなるキャップ層を形成する工程
と、ストライプ状に加工した誘電体膜をマスクとしてド
ライエッチングで前記半導体基板をメサ形状に加工する
工程と、前記ドライエッチングで形成されたダメージ層
をウエットエッチングにより除去する工程と、気相成長
法により第2導電型InP電流ブロック層および第1導
電型InP電流ブロック層からなる電流狭窄層を形成す
る工程と、前記誘電体膜および前記InGaAs層ある
いはInGaAsP層を選択的にエッチングし除去する
工程と、前記基板上に気相成長法により第2導電型In
P層を形成する工程と、を包含することを特徴とする半
導体レーザの製造方法。A first conductive type InP substrate formed on the first conductive type InP substrate;
In a method for manufacturing a semiconductor laser having a buried structure,
Forming a Dablo heterojunction including an active layer, forming a cap layer composed of an InGaAs layer or an InGaAsP layer following the dabloheterojunction, and performing dry etching using the dielectric film processed into a stripe as a mask. Processing the semiconductor substrate into a mesa shape; removing the damaged layer formed by the dry etching by wet etching; and performing a second conductivity type InP current blocking layer and a first conductivity type InP current block by a vapor deposition method. Forming a current confinement layer composed of a layer, selectively etching and removing the dielectric film and the InGaAs layer or the InGaAsP layer, and forming a second conductivity type In on the substrate by a vapor growth method.
Forming a P layer.
埋め込み構造を有する半導体レーザ製造方法において、
活性層を含むダブロヘテロ接合部を形成する工程と、前
記ダブロヘテロ接合部に設けてInGaAs層あるいは
InGaAsP層からなるキャップ層を形成する工程
と、ストライプ状に加工した誘電体膜をマスクとしてド
ライエッチングで前記半導体基板をメサ形状に加工する
工程と、前記ドライエッチングで形成されたダメージ層
をウエットエッチングにより除去する工程と、気相成長
法により高抵抗InP電流ブロック層からなる電流狭窄
層を形成する工程と、前記誘電体膜および前記InGa
As層あるいはInGaAsP層を選択的にエッチング
し除去する工程と、前記基板上に気相成長法により第2
導電型InP層を形成する工程と、を包含することを特
徴とする半導体レーザの製造方法。2. The method according to claim 1, wherein the first conductive type InP substrate is formed on a first conductive type InP substrate.
In a method for manufacturing a semiconductor laser having a buried structure,
Forming a Dablo heterojunction including an active layer;
An InGaAs layer or
Step of forming a cap layer composed of an InGaAsP layer
With the dielectric film processed into a stripe as a mask.
Processing the semiconductor substrate into a mesa shape by light etching
Process and the damage layer formed by the dry etching
Removing by wet etching and vapor phase growth
Current constriction consisting of high resistance InP current block layer
Forming a layer, the dielectric film and the InGa
Selectively etch As layer or InGaAsP layer
And removing the second by vapor phase epitaxy on the substrate.
Forming a conductive type InP layer .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15363295A JP2710248B2 (en) | 1995-06-20 | 1995-06-20 | Manufacturing method of semiconductor laser |
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JP15363295A JP2710248B2 (en) | 1995-06-20 | 1995-06-20 | Manufacturing method of semiconductor laser |
Publications (2)
Publication Number | Publication Date |
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JPH098398A JPH098398A (en) | 1997-01-10 |
JP2710248B2 true JP2710248B2 (en) | 1998-02-10 |
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JP15363295A Expired - Fee Related JP2710248B2 (en) | 1995-06-20 | 1995-06-20 | Manufacturing method of semiconductor laser |
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CN111106007B (en) * | 2019-12-04 | 2022-06-10 | 福建省福联集成电路有限公司 | Semiconductor table top and etching method |
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1995
- 1995-06-20 JP JP15363295A patent/JP2710248B2/en not_active Expired - Fee Related
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ELECTRON.LETT.30 〜16! (1994) P.1305−1306 |
IEEE PHOTON.TECHNOL.LETT.5 〜3! (1993) P.279−281 |
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