JP2706388B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。より詳しくは、電気導通部の形成方法に関
する。
法に関する。より詳しくは、電気導通部の形成方法に関
する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴いコンタ
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法）があ
る。全面成長法ではあらかじめスパッタ法によりＴｉや
ＴｉＷやＷＳｉｘなどの密着層を被覆したあと、タング
ステンを全面成長させてコンタクト穴を埋め込むことが
できる。
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法）があ
る。全面成長法ではあらかじめスパッタ法によりＴｉや
ＴｉＷやＷＳｉｘなどの密着層を被覆したあと、タング
ステンを全面成長させてコンタクト穴を埋め込むことが
できる。
【０００３】
【発明が解決しようとする課題】タングステンを全面成
長法により成長させる場合必要なスパッタＴｉやＴｉＷ
やＷＳｉｘなどの密着層は、タングステンと絶縁膜とを
密着させるためだけでなく、タングステン成長時にＳｉ
基板を浸食することを抑制するためのバリアメタルとし
ても必要不可欠であるが、コンタクト穴のアスペクト比
が高くなるにつれ通常のスパッタによる薄膜形成法では
コンタクト穴の底部にまでバリアメタルを必要量被覆さ
せることが困難となってきている。
長法により成長させる場合必要なスパッタＴｉやＴｉＷ
やＷＳｉｘなどの密着層は、タングステンと絶縁膜とを
密着させるためだけでなく、タングステン成長時にＳｉ
基板を浸食することを抑制するためのバリアメタルとし
ても必要不可欠であるが、コンタクト穴のアスペクト比
が高くなるにつれ通常のスパッタによる薄膜形成法では
コンタクト穴の底部にまでバリアメタルを必要量被覆さ
せることが困難となってきている。
【０００４】近年ますますＬＳＩの微細化が進み、コン
タクト穴のアスペクト比も高くなってきたことから、上
記の問題が無視できなくなってくる。
タクト穴のアスペクト比も高くなってきたことから、上
記の問題が無視できなくなってくる。
【０００５】この発明は上記の事情を考慮してなされた
もので、高アスペクト比のコンタクト穴を均一に埋め込
める半導体装置の製造方法を提供することを目的のひと
つとするものである。
もので、高アスペクト比のコンタクト穴を均一に埋め込
める半導体装置の製造方法を提供することを目的のひと
つとするものである。
【０００６】
【課題を解決するための手段】この発明によれば、シリ
コン基板上に、１から１．２μｍの絶縁層を形成し、こ
の絶縁層をエッチングしてアスペクト比３以上のコンタ
クト穴を開口したあと、ＴｉＷ又はＴｉを０．０８から
０．１２μｍスパッタする。次に、バリアメタルとして
緻密、かつ下地Ｓｉ浸食のないタングステン膜を０．０
８から０．１μｍ全面成長した後、タングステンを全面
成長しコンタクトを完全に埋め込むことを特徴とする、
半導体装置の製造方法が提供される。
コン基板上に、１から１．２μｍの絶縁層を形成し、こ
の絶縁層をエッチングしてアスペクト比３以上のコンタ
クト穴を開口したあと、ＴｉＷ又はＴｉを０．０８から
０．１２μｍスパッタする。次に、バリアメタルとして
緻密、かつ下地Ｓｉ浸食のないタングステン膜を０．０
８から０．１μｍ全面成長した後、タングステンを全面
成長しコンタクトを完全に埋め込むことを特徴とする、
半導体装置の製造方法が提供される。
【０００７】タングステン配線は、例えばＮ＋Ｓｉ、Ｐ
＋Ｓｉ及びＷＳｉｘの層からなる素子へ信号を入力また
は出力するためのものである。この発明における埋め込
みのブランケットタングステンＣＶＤ法は、当該分野で
公知の条件のもとで実施されるものであってよい。バリ
アメタルとしての緻密なタングステンは、ＣＶＤ装置の
中に配置した基板を２５０℃〜３５０℃（埋め込み条件
と比較して低温）に加熱し、ＷＦ6とＳｉＨ4とを例えば
３０／２４〜３０／１６の流量比とし、圧力を例えば
０．０１〜０．１０Ｔｏｒｒ（埋め込み条件と比較して
低圧）として、通常０．０８〜０．１μｍの厚さを堆積
する。埋め込みブランケットタングステンは、ＣＶＤ装
置の中に配置した基板を４１０℃〜４５０℃に加熱し、
ＷＦ6とＨ2とを例えば４５０／６５〜５２０／８０ｓｃ
ｃｍの流量とし、圧力を例えば７０〜９０Ｔｏｒｒとし
て、通常０．４〜０．７μｍの厚さを堆積し、コンタク
ト穴を完全に埋め込む。次に絶縁膜上のタングステンを
エッチバックして、コンタクト埋め込みプラグを形成で
きる。タングステンプラグを形成したあと配線等を形成
して半導体装置を製造することができる。
＋Ｓｉ及びＷＳｉｘの層からなる素子へ信号を入力また
は出力するためのものである。この発明における埋め込
みのブランケットタングステンＣＶＤ法は、当該分野で
公知の条件のもとで実施されるものであってよい。バリ
アメタルとしての緻密なタングステンは、ＣＶＤ装置の
中に配置した基板を２５０℃〜３５０℃（埋め込み条件
と比較して低温）に加熱し、ＷＦ6とＳｉＨ4とを例えば
３０／２４〜３０／１６の流量比とし、圧力を例えば
０．０１〜０．１０Ｔｏｒｒ（埋め込み条件と比較して
低圧）として、通常０．０８〜０．１μｍの厚さを堆積
する。埋め込みブランケットタングステンは、ＣＶＤ装
置の中に配置した基板を４１０℃〜４５０℃に加熱し、
ＷＦ6とＨ2とを例えば４５０／６５〜５２０／８０ｓｃ
ｃｍの流量とし、圧力を例えば７０〜９０Ｔｏｒｒとし
て、通常０．４〜０．７μｍの厚さを堆積し、コンタク
ト穴を完全に埋め込む。次に絶縁膜上のタングステンを
エッチバックして、コンタクト埋め込みプラグを形成で
きる。タングステンプラグを形成したあと配線等を形成
して半導体装置を製造することができる。
【０００８】
【作用】ブランケットタングステン法によるコンタクト
穴埋め込み時に、バリアメタルとしてステップカバレジ
のよいＣＶＤータングステンとスパッタメタルの積層を
用いるので、高アスペクト比コンタクトの底部でバリア
メタルとして十分な膜厚が得られ、ブランケットタング
ステン法によるコンタクト穴埋め込み時の下地Ｓｉの浸
食を抑制し、ジャンクションリーク電流の発生を抑え
る。高アスペクト比コンタクト穴において良好なコンタ
クト特性が得られるようになる。
穴埋め込み時に、バリアメタルとしてステップカバレジ
のよいＣＶＤータングステンとスパッタメタルの積層を
用いるので、高アスペクト比コンタクトの底部でバリア
メタルとして十分な膜厚が得られ、ブランケットタング
ステン法によるコンタクト穴埋め込み時の下地Ｓｉの浸
食を抑制し、ジャンクションリーク電流の発生を抑え
る。高アスペクト比コンタクト穴において良好なコンタ
クト特性が得られるようになる。
【０００９】
【実施例】以下、この発明の実施例を図面を用いて説明
するが、この発明は以下の実施例に限定されるものでは
ない。ＳＲＡＭのコンタクト埋め込みに、上記の手法を
用いた半導体装置製造方法について説明する。図１の
（ａ）に示すように、シリコン基板１２上に素子分離領
域１、ＷＳｉｘ層２Ｂ及びポリＳｉ層２Ａの積層構造か
らなるゲート電極２、Ｎ＋Ｓｉ層３およびＰ＋Ｓｉ層４
からなる素子を形成した後、１．１μｍの層間絶縁膜５
をＣＶＤ法により堆積し、この層間絶縁膜をフォトリソ
グラフィ法によりエッチングし、Ｎ＋Ｓｉ層３およびＰ
＋Ｓｉ層４上、ゲート電極２のＷＳｉｘ層２Ｂ上にコン
タクト穴６を開口する。コンタクト穴はいずれも径が
０．３μｍ、Ｎ＋、Ｐ＋Ｓｉ層上、ＷＳｉｘ層上の深さ
が１．１μｍである。次に、シリコン基板を１％のバッ
ファードフッ酸に４５秒間浸し、素子上の自然酸化膜を
除去したのち、ＴｉＷ層７を０．１μｍスパッタリング
法により堆積する。（図１（ｂ））。次に、成膜温度２
７０℃、圧力を０．０２Ｔｏｒｒ、ＷＦ6とＳｉＨ4の流
量をそれぞれ１０ｓｃｃｍ及び８ｓｃｃｍとして、１２
０秒間、０．０８μｍタングステン層８を成長させる
（図１（ｃ））。図１（ｃ）のＡ部の拡大図を図２に示
す。続いて、基板温度４３０℃、圧力を８０Ｔｏｒｒ、
ＷＦ6とＨ2の流量をそれぞれ５００ｓｃｃｍ及び７５ｓ
ｃｃｍとして、９０秒間で０．６μｍ厚さのタングステ
ン層９を全面成長し（図１（ｄ））、続いて、エッチバ
ックを行い層間絶縁膜上のタングステンとＴｉＷを除去
し、コンタクト埋め込みプラグ１０が完成する（図１
（ｅ））。
するが、この発明は以下の実施例に限定されるものでは
ない。ＳＲＡＭのコンタクト埋め込みに、上記の手法を
用いた半導体装置製造方法について説明する。図１の
（ａ）に示すように、シリコン基板１２上に素子分離領
域１、ＷＳｉｘ層２Ｂ及びポリＳｉ層２Ａの積層構造か
らなるゲート電極２、Ｎ＋Ｓｉ層３およびＰ＋Ｓｉ層４
からなる素子を形成した後、１．１μｍの層間絶縁膜５
をＣＶＤ法により堆積し、この層間絶縁膜をフォトリソ
グラフィ法によりエッチングし、Ｎ＋Ｓｉ層３およびＰ
＋Ｓｉ層４上、ゲート電極２のＷＳｉｘ層２Ｂ上にコン
タクト穴６を開口する。コンタクト穴はいずれも径が
０．３μｍ、Ｎ＋、Ｐ＋Ｓｉ層上、ＷＳｉｘ層上の深さ
が１．１μｍである。次に、シリコン基板を１％のバッ
ファードフッ酸に４５秒間浸し、素子上の自然酸化膜を
除去したのち、ＴｉＷ層７を０．１μｍスパッタリング
法により堆積する。（図１（ｂ））。次に、成膜温度２
７０℃、圧力を０．０２Ｔｏｒｒ、ＷＦ6とＳｉＨ4の流
量をそれぞれ１０ｓｃｃｍ及び８ｓｃｃｍとして、１２
０秒間、０．０８μｍタングステン層８を成長させる
（図１（ｃ））。図１（ｃ）のＡ部の拡大図を図２に示
す。続いて、基板温度４３０℃、圧力を８０Ｔｏｒｒ、
ＷＦ6とＨ2の流量をそれぞれ５００ｓｃｃｍ及び７５ｓ
ｃｃｍとして、９０秒間で０．６μｍ厚さのタングステ
ン層９を全面成長し（図１（ｄ））、続いて、エッチバ
ックを行い層間絶縁膜上のタングステンとＴｉＷを除去
し、コンタクト埋め込みプラグ１０が完成する（図１
（ｅ））。
【００１０】バリアメタルをスパッタだけで形成した場
合、図３に示すようにコンタクト底部の膜厚が不十分な
ために、ブランケットタングステン法でコンタクト穴を
埋め込む際、下地Ｓｉを浸食し（１１：シリコン浸
食）、ジャンクションリークが発生する。
合、図３に示すようにコンタクト底部の膜厚が不十分な
ために、ブランケットタングステン法でコンタクト穴を
埋め込む際、下地Ｓｉを浸食し（１１：シリコン浸
食）、ジャンクションリークが発生する。
【００１１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、高アスペクト比のコンタクト穴において良好な埋
め込み形状および良好なコンタクト特性が得られるよう
になる。
れば、高アスペクト比のコンタクト穴において良好な埋
め込み形状および良好なコンタクト特性が得られるよう
になる。
【図１】この発明の実施例の構成を示す半導体装置の製
造工程説明図である。
造工程説明図である。
【図２】図１（ｃ）のＡ部の拡大図である。
【図３】従来技術によった半導体装置の断面図である。
【符号の説明】 １ 素子分離領域 ２ ゲート電極 ２Ａ ポリＳｉ層 ２Ｂ ＷＳｉｘ層 ３ Ｎ＋Ｓｉ層 ４ Ｐ＋Ｓｉ層 ５ 層間絶縁膜 ６ コンタクト穴 ７ スパッタＴｉＷ層 ８ ＣＶＤ−タングステン層（バリアメタル） ９ ＣＶＤ−タングステン層（埋め込み） １０ 埋め込みプラグ １１ シリコン浸食 １２ シリコン基板
Claims (1)
- 【請求項１】 シリコン基板上に絶縁層を形成し、この
絶縁層をエッチングしてコンタクト穴を開口したあと、
Ｔｉ又はＴｉ合金の高融点メタルをスパッタしたのち、
ＷＦ6とＳｉＨ4を用いてブランケットＣＶＤ−タングス
テン法によるタングステンの埋め込み条件よりも低温低
圧条件でバリアメタルとしてスパッタ膜よりもカバレジ
がよいタングステンを全面成長し、続いて上記ブランケ
ットＣＶＤ−タングステン法によってタングステンを埋
め込み、配線を形成することを特徴とする、半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154391A JP2706388B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154391A JP2706388B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04373150A JPH04373150A (ja) | 1992-12-25 |
| JP2706388B2 true JP2706388B2 (ja) | 1998-01-28 |
Family
ID=15520814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154391A Expired - Fee Related JP2706388B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706388B2 (ja) |
-
1991
- 1991-06-24 JP JP15154391A patent/JP2706388B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04373150A (ja) | 1992-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20071009 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20081009 |
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| LAPS | Cancellation because of no payment of annual fees |