JP2701710B2 - 多値電圧源回路 - Google Patents
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Description
【０００１】
【産業上の利用分野】本発明は電圧源回路、特に、単一
の電圧源から多値の電圧を出力する多値電圧源回路に関
する。
の電圧源から多値の電圧を出力する多値電圧源回路に関
する。
【０００２】
【従来の技術】多値の電圧を出力する集積回路は、各種
の機器の駆動・制御などに広く用いられている。特に近
年、液晶ディスプレイやエレクトロルミネッセントディ
スプレイ、プラズマディスプレイなどの表示素子を駆動
する集積回路への需要が高まっている。出力する電圧値
の数が少ない場合には、特開平４−２０４６８９号公報
（以下、第１の公報と記す）に開示されているように、
異った出力電圧値の数だけ、多数の電圧源を集積回路の
外部から印加する方法が用いられている。また、多くの
異なった電圧値を出力しなければならない場合には、特
開平３−２６４９２２号公報（以下、第２の公報と記
す）に開示されているように、直列接続された抵抗に電
圧源を印加し、直列接続された抵抗の接続端子部から、
抵抗値によって分割された電圧値を出力する方法が用い
られてきた。しかし、単純に抵抗値によって分割された
電圧値を出力する方法では、出力インピーダンスが一定
ではなくなるため、特開平３−２７４０８９号公報（以
下、第３の公報と記す）や特開平３−２７４０９０号公
報（以下、第４の公報と記す）に開示されているよう
に、抵抗値によって分割された電圧値をオペアンプによ
ってインピーダンス変換を行って、出力インピーダンス
が一定な多数の電圧値を出力する方法などが用いられて
いる。
の機器の駆動・制御などに広く用いられている。特に近
年、液晶ディスプレイやエレクトロルミネッセントディ
スプレイ、プラズマディスプレイなどの表示素子を駆動
する集積回路への需要が高まっている。出力する電圧値
の数が少ない場合には、特開平４−２０４６８９号公報
（以下、第１の公報と記す）に開示されているように、
異った出力電圧値の数だけ、多数の電圧源を集積回路の
外部から印加する方法が用いられている。また、多くの
異なった電圧値を出力しなければならない場合には、特
開平３−２６４９２２号公報（以下、第２の公報と記
す）に開示されているように、直列接続された抵抗に電
圧源を印加し、直列接続された抵抗の接続端子部から、
抵抗値によって分割された電圧値を出力する方法が用い
られてきた。しかし、単純に抵抗値によって分割された
電圧値を出力する方法では、出力インピーダンスが一定
ではなくなるため、特開平３−２７４０８９号公報（以
下、第３の公報と記す）や特開平３−２７４０９０号公
報（以下、第４の公報と記す）に開示されているよう
に、抵抗値によって分割された電圧値をオペアンプによ
ってインピーダンス変換を行って、出力インピーダンス
が一定な多数の電圧値を出力する方法などが用いられて
いる。
【０００３】一方、半導体集積回路の技術分野では、特
公平５−２４６７０号公報（以下、第５の公報と記す）
や、特開昭６１−１１６９３３号公報（以下、第６の公
報と記す）や、特公平４−８２１８８号公報（以下、第
７の公報と記す）、あるいは特開平４−１２９２６５号
公報（以下、第８の公報と記す）等に開示されているよ
うに、ＭＯＳトランジスタの閾値電圧を利用した降圧回
路によって、半導体集積回路に印加した外部電圧源の電
圧値よりも低い電圧を作り出す方法が知られている。
公平５−２４６７０号公報（以下、第５の公報と記す）
や、特開昭６１−１１６９３３号公報（以下、第６の公
報と記す）や、特公平４−８２１８８号公報（以下、第
７の公報と記す）、あるいは特開平４−１２９２６５号
公報（以下、第８の公報と記す）等に開示されているよ
うに、ＭＯＳトランジスタの閾値電圧を利用した降圧回
路によって、半導体集積回路に印加した外部電圧源の電
圧値よりも低い電圧を作り出す方法が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、第１の
公報記載の発明をモノリシック集積回路で実現しようと
すると、多数の外部電圧源をモノリシック集積回路に印
加しなければならないという課題がある。また、第２の
公報記載の発明をモノリシック集積回路で実現しても、
出力インピーダンスが一定ではなくなるという課題は解
決できない。さらに、第３の公報や第４の公報記載の発
明をモノリシック集積回路で実現しようとすると、出力
する電圧値に対し必要となるオペアンプの数が多いの
で、消費電力や所要面積の点からモノリシックな集積化
が困難であるという課題が残る。
公報記載の発明をモノリシック集積回路で実現しようと
すると、多数の外部電圧源をモノリシック集積回路に印
加しなければならないという課題がある。また、第２の
公報記載の発明をモノリシック集積回路で実現しても、
出力インピーダンスが一定ではなくなるという課題は解
決できない。さらに、第３の公報や第４の公報記載の発
明をモノリシック集積回路で実現しようとすると、出力
する電圧値に対し必要となるオペアンプの数が多いの
で、消費電力や所要面積の点からモノリシックな集積化
が困難であるという課題が残る。
【０００５】一方、第５の公報、第６の公報、第７の公
報あるいは第８の公報記載の発明では、所望の値を有し
た異った多数の電圧値を出力できないという問題があ
る。
報あるいは第８の公報記載の発明では、所望の値を有し
た異った多数の電圧値を出力できないという問題があ
る。
【０００６】
【課題を解決するための手段】本発明の多値電圧源回路
は、第１の端子と第２の端子との間の電圧を直列接続さ
れたｎ個の抵抗素子（但し、ｎは１以上の自然数）によ
り分割する抵抗素子群と、基板の同一領域を共通にチャ
ネル領域とすると共にそれぞれのドレイン端子を共通接
続した（ｎ＋１）個のＭＯＳトランジスタからなるＭＯ
Ｓトランジスタ群とを含んでなり、前記ＭＯＳトランジ
スタ群内の（ｎ＋１）個のゲート端子のそれぞれと、前
記第１の端子，前記第２の端子および前記抵抗素子群内
の（ｎ−１）個の分割点のそれぞれとを一対一となるよ
うに接続し、バックゲートバイアス効果に起因する各Ｍ
ＯＳトランジスタの閾値電圧の上昇が前記抵抗素子群か
ら前記各ＭＯＳトランジスタのゲートバイアス電圧とし
て与えられる各電圧によってそれぞれ補償されて、各Ｍ
ＯＳトランジスタからの出力電圧が各ＭＯＳトランジス
タが出力すべき所定の電圧値となるように、前記第１の
端子と前記第２の端子との間の抵抗値を前記抵抗素子群
を構成するｎ個の抵抗素子に配分し、前記ＭＯＳトラン
ジスタ群の共通ドレイン端子、前記第１の端子および前
記第２の端子のそれぞれに外部から電圧を与え、前記Ｍ
ＯＳトランジスタ群内の各ソース端子から出力電圧を取
り出すように構成したことを特徴とするモノリシック集
積回路化した多値電圧源回路である。
は、第１の端子と第２の端子との間の電圧を直列接続さ
れたｎ個の抵抗素子（但し、ｎは１以上の自然数）によ
り分割する抵抗素子群と、基板の同一領域を共通にチャ
ネル領域とすると共にそれぞれのドレイン端子を共通接
続した（ｎ＋１）個のＭＯＳトランジスタからなるＭＯ
Ｓトランジスタ群とを含んでなり、前記ＭＯＳトランジ
スタ群内の（ｎ＋１）個のゲート端子のそれぞれと、前
記第１の端子，前記第２の端子および前記抵抗素子群内
の（ｎ−１）個の分割点のそれぞれとを一対一となるよ
うに接続し、バックゲートバイアス効果に起因する各Ｍ
ＯＳトランジスタの閾値電圧の上昇が前記抵抗素子群か
ら前記各ＭＯＳトランジスタのゲートバイアス電圧とし
て与えられる各電圧によってそれぞれ補償されて、各Ｍ
ＯＳトランジスタからの出力電圧が各ＭＯＳトランジス
タが出力すべき所定の電圧値となるように、前記第１の
端子と前記第２の端子との間の抵抗値を前記抵抗素子群
を構成するｎ個の抵抗素子に配分し、前記ＭＯＳトラン
ジスタ群の共通ドレイン端子、前記第１の端子および前
記第２の端子のそれぞれに外部から電圧を与え、前記Ｍ
ＯＳトランジスタ群内の各ソース端子から出力電圧を取
り出すように構成したことを特徴とするモノリシック集
積回路化した多値電圧源回路である。
【０００７】
【作用】先ず、本発明の作用に対する理解を容易にする
ために、本発明による多値電圧源回路の基本的な回路動
作について説明する。図４は、本発明の基本的な回路動
作を説明するための回路図である。この図に示す回路
は、例えば図５に断面図を 示すＳＯＳ（シリコン・オン
・サファイア）構造の集積回路や、図６に断面図を示す
接合分離構造の集積回路などのように、回路を構成する
ＭＯＳトランジスタどうしがそれぞれ分離されていて、
個々のトランジスタごとに、ソース電極と基板領域（ト
ランジスタのチャネルが形成される領域。チャネル領
域）とを同電位にできる構造の集積回路で実現できる回
路である。
ために、本発明による多値電圧源回路の基本的な回路動
作について説明する。図４は、本発明の基本的な回路動
作を説明するための回路図である。この図に示す回路
は、例えば図５に断面図を 示すＳＯＳ（シリコン・オン
・サファイア）構造の集積回路や、図６に断面図を示す
接合分離構造の集積回路などのように、回路を構成する
ＭＯＳトランジスタどうしがそれぞれ分離されていて、
個々のトランジスタごとに、ソース電極と基板領域（ト
ランジスタのチャネルが形成される領域。チャネル領
域）とを同電位にできる構造の集積回路で実現できる回
路である。
【０００８】図４を参照すると、多値電圧源回路５０
は、直列接続されたｎ個の抵抗素子Ｒ1 ，Ｒ2 ，…，Ｒ
(n-1) ，Ｒn からなる分割抵抗素子群１と、（ｎ＋１）
個のＭＯＳトランジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) からなるＭＯＳトランジスタ群２とで構成される
ている。
は、直列接続されたｎ個の抵抗素子Ｒ1 ，Ｒ2 ，…，Ｒ
(n-1) ，Ｒn からなる分割抵抗素子群１と、（ｎ＋１）
個のＭＯＳトランジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) からなるＭＯＳトランジスタ群２とで構成される
ている。
【０００９】分割抵抗素子群１の一方の端子である第１
端子４と他方の端子である第２端子５とにはそれぞれ、
外部に設けられた電圧源３１，３２から電圧Ｖ1 、Ｖ2
が与えられている。分割抵抗素子群１は、これら第１端
子４と第２端子５との間の電圧を分割している。第１端
子４，第２端子５および各分割点からの（ｎ＋１）種類
の電圧はそれぞれ、（ｎ＋１）個の各ＭＯＳトランジス
タのそれぞれに一つずつゲートバイアス電圧として分配
されている。
端子４と他方の端子である第２端子５とにはそれぞれ、
外部に設けられた電圧源３１，３２から電圧Ｖ1 、Ｖ2
が与えられている。分割抵抗素子群１は、これら第１端
子４と第２端子５との間の電圧を分割している。第１端
子４，第２端子５および各分割点からの（ｎ＋１）種類
の電圧はそれぞれ、（ｎ＋１）個の各ＭＯＳトランジス
タのそれぞれに一つずつゲートバイアス電圧として分配
されている。
【００１０】ＭＯＳトランジスタ群２を構成する各ＭＳ
Ｏトランジスタの各ドレイン電極は全て共通ドレイン端
子３に接続されており、この共通ドレイン端子３には、
外部の電圧源３０から電圧ＶVSが与えられている。（ｎ
＋１）個のＭＯＳトラジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) の各ソース電極からは、（ｎ＋１）種類の出力電
圧Ｖo1，Ｖo2, …, Ｖon，Ｖo(n+1)が取り出される。図
４は、この多値電圧源回路５０が各種の負荷を駆動して
いる状態を説明するために、（ｎ＋１）個の抵抗素子Ｒ
L1，ＲL2，…，ＲLn，ＲL(n+1)からなる負荷抵抗素子群
６が接続された状態の回路図を示している。上記の負荷
抵抗素子群６内の各抵抗素子は、それぞれの一端がＭＯ
Ｓトランジスタ群２内の各ＭＯＳトランジスタのソース
電極にそれぞれ接続され、他端は共通に接地されてい
る。
Ｏトランジスタの各ドレイン電極は全て共通ドレイン端
子３に接続されており、この共通ドレイン端子３には、
外部の電圧源３０から電圧ＶVSが与えられている。（ｎ
＋１）個のＭＯＳトラジスタＱ1 ，Ｑ2 ，…，Ｑn ，Ｑ
(n+1) の各ソース電極からは、（ｎ＋１）種類の出力電
圧Ｖo1，Ｖo2, …, Ｖon，Ｖo(n+1)が取り出される。図
４は、この多値電圧源回路５０が各種の負荷を駆動して
いる状態を説明するために、（ｎ＋１）個の抵抗素子Ｒ
L1，ＲL2，…，ＲLn，ＲL(n+1)からなる負荷抵抗素子群
６が接続された状態の回路図を示している。上記の負荷
抵抗素子群６内の各抵抗素子は、それぞれの一端がＭＯ
Ｓトランジスタ群２内の各ＭＯＳトランジスタのソース
電極にそれぞれ接続され、他端は共通に接地されてい
る。
【００１１】説明を簡潔にするため、分割抵抗素子群１
はすべて同一の抵抗値を持った抵抗素子で構成され、Ｍ
ＯＳトランジスタ群２はすべて同一の閾値電圧Ｖthを持
つｎチャネル型ＭＯＳトランジスタ（以後、ＮＭＯＳト
ランジスタと記す）で構成されていると仮定する。さら
に、ＭＯＳトランジスタ群２を構成する各ＮＭＯＳトラ
ンジスタの基板領域（チャネル領域）は、それぞれのＭ
ＯＳトランジスタのソース電極と短絡されている場合を
考える。すなわち、ＭＯＳトラジスタ群２を構成する各
ＮＭＯＳトランジスタには、バッグゲート電圧印加に起
因した閾値電圧の変化がない場合について説明する。
又、電圧源３１の供給電圧をＶ1 、電圧源３２の供給電
圧をＶ2 、電圧源３０の供給電圧をＶvs、分割抵抗素子
群１内の各抵抗素子の抵抗値をｒとする。更に、負荷抵
抗素子群６内の各負荷抵抗素子の抵抗値は、ＭＯＳトラ
ンジスタのオフ抵抗値より十分小さくオン抵抗値よりは
十分大きいとする。その場合には、抵抗素子Ｒi と抵抗
素子Ｒ(i+1) との接続接点の電位Ｖtiは、 Ｖti＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）−ｎ｝×ｉ （但し、
ｉ＝０〜ｎ）となる。 尚、上式において、抵抗素子Ｒ0 、Ｒ(n+1) はそれぞ
れ、第２端子５および第１端子４を表すものとし、電圧
Ｖt0およびＶtnはそれぞれ、第２端子５の電圧Ｖ2およ
び第１端子４の電圧Ｖ1 を表すものと考える。
はすべて同一の抵抗値を持った抵抗素子で構成され、Ｍ
ＯＳトランジスタ群２はすべて同一の閾値電圧Ｖthを持
つｎチャネル型ＭＯＳトランジスタ（以後、ＮＭＯＳト
ランジスタと記す）で構成されていると仮定する。さら
に、ＭＯＳトランジスタ群２を構成する各ＮＭＯＳトラ
ンジスタの基板領域（チャネル領域）は、それぞれのＭ
ＯＳトランジスタのソース電極と短絡されている場合を
考える。すなわち、ＭＯＳトラジスタ群２を構成する各
ＮＭＯＳトランジスタには、バッグゲート電圧印加に起
因した閾値電圧の変化がない場合について説明する。
又、電圧源３１の供給電圧をＶ1 、電圧源３２の供給電
圧をＶ2 、電圧源３０の供給電圧をＶvs、分割抵抗素子
群１内の各抵抗素子の抵抗値をｒとする。更に、負荷抵
抗素子群６内の各負荷抵抗素子の抵抗値は、ＭＯＳトラ
ンジスタのオフ抵抗値より十分小さくオン抵抗値よりは
十分大きいとする。その場合には、抵抗素子Ｒi と抵抗
素子Ｒ(i+1) との接続接点の電位Ｖtiは、 Ｖti＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）−ｎ｝×ｉ （但し、
ｉ＝０〜ｎ）となる。 尚、上式において、抵抗素子Ｒ0 、Ｒ(n+1) はそれぞ
れ、第２端子５および第１端子４を表すものとし、電圧
Ｖt0およびＶtnはそれぞれ、第２端子５の電圧Ｖ2およ
び第１端子４の電圧Ｖ1 を表すものと考える。
【００１２】抵抗素子Ｒi と抵抗素子Ｒ(i+1) との接続
節点はＭＯＳトランジスタＱ(i+1)のゲート電極に接続
されている。ＭＯＳトランジスタＱ(i+1) のゲート端子
電圧はＶti、閾値電圧はＶthであるから、Ｖvsが（Ｖti
−Ｖth) よりも高い場合には、いわゆる閾値電圧落ちし
た電圧値（Ｖti−Ｖth）までソース端子（出力端子）の
電圧Ｖo(i+1)が上昇した後ＭＯＳトランジスタＱ(i+1)
はオフする。すなわちＭＯＳトランジスタＱ(i+1) のソ
ース端子（出力端子）の電圧Ｖo(i+1)は、 Ｖo(i+1)＝Ｖti−Ｖth＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）／ｎ｝×ｉ−Ｖth となる。
節点はＭＯＳトランジスタＱ(i+1)のゲート電極に接続
されている。ＭＯＳトランジスタＱ(i+1) のゲート端子
電圧はＶti、閾値電圧はＶthであるから、Ｖvsが（Ｖti
−Ｖth) よりも高い場合には、いわゆる閾値電圧落ちし
た電圧値（Ｖti−Ｖth）までソース端子（出力端子）の
電圧Ｖo(i+1)が上昇した後ＭＯＳトランジスタＱ(i+1)
はオフする。すなわちＭＯＳトランジスタＱ(i+1) のソ
ース端子（出力端子）の電圧Ｖo(i+1)は、 Ｖo(i+1)＝Ｖti−Ｖth＝Ｖ2 −｛（Ｖ2 −Ｖ1 ）／ｎ｝×ｉ−Ｖth となる。
【００１３】また、連続した出力端子Ｖo(K)とＶo(K+1)
との出力電圧差Ｖdif ＝Ｖo(k)−Ｖo(k+1)は、 Ｖdif ＝Ｖo(k)−Ｖo(k+1)＝（Ｖ2 −Ｖ1 ）／ｎ となる。
との出力電圧差Ｖdif ＝Ｖo(k)−Ｖo(k+1)は、 Ｖdif ＝Ｖo(k)−Ｖo(k+1)＝（Ｖ2 −Ｖ1 ）／ｎ となる。
【００１４】ここで、Ｖvs＝１２Ｖ、Ｖth＝１Ｖ、Ｖ1
＝３Ｖ、Ｖ2 ＝９Ｖ、ｎ＝１５とすると、出力電圧はＶ
o1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4
＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖとなり、Ｖdif ＝０．４Ｖとな
る。すなわち、単一の印加電源電圧１２Ｖから、電圧値
が０．４Ｖずつ異なった１６種類の電圧値を出力でき
る。出力電圧値はＶvs、Ｖth、Ｖ1 、Ｖ2 、ｎを設計す
ることによって自由に設定できる。直列に接続している
抵抗素子群を流れる直流電流値は、抵抗素子Ｒi の抵抗
値で制御できるので、直列に接続している抵抗素子群で
消費される電力も必要に応じて所望の値に設定できる。
＝３Ｖ、Ｖ2 ＝９Ｖ、ｎ＝１５とすると、出力電圧はＶ
o1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4
＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖとなり、Ｖdif ＝０．４Ｖとな
る。すなわち、単一の印加電源電圧１２Ｖから、電圧値
が０．４Ｖずつ異なった１６種類の電圧値を出力でき
る。出力電圧値はＶvs、Ｖth、Ｖ1 、Ｖ2 、ｎを設計す
ることによって自由に設定できる。直列に接続している
抵抗素子群を流れる直流電流値は、抵抗素子Ｒi の抵抗
値で制御できるので、直列に接続している抵抗素子群で
消費される電力も必要に応じて所望の値に設定できる。
【００１５】以上の説明では、分割抵抗素子群１はすべ
て同一の抵抗値を持った場合について説明したので、Ｖ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
の配分の仕方により、各出力端子に所望の電圧を出力で
きることは明らかである。
て同一の抵抗値を持った場合について説明したので、Ｖ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
の配分の仕方により、各出力端子に所望の電圧を出力で
きることは明らかである。
【００１６】また、以上の説明では、分割抵抗素子群１
はすべて同一の抵抗値を持ち、ＭＯＳトランジスタ群２
はすべて同一の閾値電圧Ｖthを持ち、かつ、各ＭＯＳト
ランジスタにはバックゲート電圧印加に起因した閾値電
圧の変化がない場合について述べた。このような状態に
対応する半導体集積回路は、前述しまた後に述べる参考
例で示すように、ＳＯＳ構造の集積回路や接合分離構造
の集積回路など数多くある。
はすべて同一の抵抗値を持ち、ＭＯＳトランジスタ群２
はすべて同一の閾値電圧Ｖthを持ち、かつ、各ＭＯＳト
ランジスタにはバックゲート電圧印加に起因した閾値電
圧の変化がない場合について述べた。このような状態に
対応する半導体集積回路は、前述しまた後に述べる参考
例で示すように、ＳＯＳ構造の集積回路や接合分離構造
の集積回路など数多くある。
【００１７】次に、以上の多値電圧源回路の基本動作を
前提として、本発明の作用について説明する。本発明
は、上述のバックゲート電圧印加に起因した閾値電圧の
変化があるＭＯＳトランジスタを用いた多値電圧源回路
に関わるものである。
前提として、本発明の作用について説明する。本発明
は、上述のバックゲート電圧印加に起因した閾値電圧の
変化があるＭＯＳトランジスタを用いた多値電圧源回路
に関わるものである。
【００１８】通常、半導体集積回路基板上の同一種類の
ＭＯＳトランジスタは、同一の閾値電圧を持つ。しか
し、誘電体分離（図５）や接合分離（図６）などの技術
によって各ＭＯＳトランジスタが電気的に分離されてい
ない、一般的な構造の半導体集積回路の場合には、ｐ型
またはｎ型のＭＯＳトランジスタのどちらか一方は、共
通基板を基板領域（チャネル領域）として用いる。その
ため、共通基板をチャネル領域として用いたＭＯＳトラ
ンジスタのソース電位を変化させると、所謂バックゲー
トバイアス効果を受け、ＭＯＳトランジスタの閾値電圧
が変化することが知られている。
ＭＯＳトランジスタは、同一の閾値電圧を持つ。しか
し、誘電体分離（図５）や接合分離（図６）などの技術
によって各ＭＯＳトランジスタが電気的に分離されてい
ない、一般的な構造の半導体集積回路の場合には、ｐ型
またはｎ型のＭＯＳトランジスタのどちらか一方は、共
通基板を基板領域（チャネル領域）として用いる。その
ため、共通基板をチャネル領域として用いたＭＯＳトラ
ンジスタのソース電位を変化させると、所謂バックゲー
トバイアス効果を受け、ＭＯＳトランジスタの閾値電圧
が変化することが知られている。
【００１９】図４のＭＯＳトランジスタ群２がｐ型の共
通シリコン基板上のｎ型ＭＯＳトランジスタで構成さ
れ、その閾値電圧が図２に示されるようなバックゲート
バイアス依存性を持っており、Ｖvs＝１２Ｖで前述の説
明と同一の電圧値を出力する場合について説明する。Ｖ
o1に８．０Ｖを出力させることは、ＮＭＯＳトランジス
タＱ1 には８Ｖのバックゲートバイアス電圧を印加する
ことと同一であるから、図２を参照すると、８Ｖのバッ
クゲートバイアス電圧を印加した場合の閾値電圧Ｖ
th(bg=8V) は、２．８３Ｖである。Ｖo1＝Ｖto−Ｖ
th(bg=8V) ＝８Ｖであるから、ＮＭＯＳトランジスタＱ
1 のゲート電極の電位Ｖtoは、Ｖto＝８＋２．８３＝１
０．８３Ｖに設定すればよい。Ｖo2に７．６Ｖを出力さ
せることは、ＮＭＯＳトランジスタＱ2 には７．６Ｖの
バックゲートバイアス電圧を印加することと同一であ
る。図２を参照すると、Ｖth(bg=7.6V) は２．７７Ｖで
あるから、ＮＭＯＳトランジスタＱ2 のゲート電極の電
位Ｖt1はＶt1＝７．６＋２．７７＝１０．３７Ｖに設定
すればよい。同様に、各ＭＯＳトランジスタのゲート電
極の電位を、Ｖt2＝９．９１Ｖ、Ｖt3＝９．４５Ｖ、Ｖ
t4＝８．９９Ｖ、Ｖt5＝８．５２Ｖ、Ｖt6＝８．０６
Ｖ、Ｖt7＝７．５９Ｖ、Ｖt8＝７．１２Ｖ、Ｖt9＝６．
６５Ｖ、Ｖt10 ＝６．１７Ｖ、Ｖt11 ＝５．６９Ｖ、Ｖ
t12 ＝５．２０Ｖ、Ｖt13 ＝４．７２Ｖ、Ｖt14 ＝４．
２２Ｖ、Ｖt15 ＝３．７２Ｖと設定すれば、前述の説明
と同一の電圧値を出力できる。Ｖt0＝Ｖ2 であるから、
電圧源３２の電圧Ｖ2５は１０．８３Ｖとする。また、
Ｖt15 ＝Ｖ1 であるから電圧源３１の電圧Ｖ1は３．７
２Ｖとする。
通シリコン基板上のｎ型ＭＯＳトランジスタで構成さ
れ、その閾値電圧が図２に示されるようなバックゲート
バイアス依存性を持っており、Ｖvs＝１２Ｖで前述の説
明と同一の電圧値を出力する場合について説明する。Ｖ
o1に８．０Ｖを出力させることは、ＮＭＯＳトランジス
タＱ1 には８Ｖのバックゲートバイアス電圧を印加する
ことと同一であるから、図２を参照すると、８Ｖのバッ
クゲートバイアス電圧を印加した場合の閾値電圧Ｖ
th(bg=8V) は、２．８３Ｖである。Ｖo1＝Ｖto−Ｖ
th(bg=8V) ＝８Ｖであるから、ＮＭＯＳトランジスタＱ
1 のゲート電極の電位Ｖtoは、Ｖto＝８＋２．８３＝１
０．８３Ｖに設定すればよい。Ｖo2に７．６Ｖを出力さ
せることは、ＮＭＯＳトランジスタＱ2 には７．６Ｖの
バックゲートバイアス電圧を印加することと同一であ
る。図２を参照すると、Ｖth(bg=7.6V) は２．７７Ｖで
あるから、ＮＭＯＳトランジスタＱ2 のゲート電極の電
位Ｖt1はＶt1＝７．６＋２．７７＝１０．３７Ｖに設定
すればよい。同様に、各ＭＯＳトランジスタのゲート電
極の電位を、Ｖt2＝９．９１Ｖ、Ｖt3＝９．４５Ｖ、Ｖ
t4＝８．９９Ｖ、Ｖt5＝８．５２Ｖ、Ｖt6＝８．０６
Ｖ、Ｖt7＝７．５９Ｖ、Ｖt8＝７．１２Ｖ、Ｖt9＝６．
６５Ｖ、Ｖt10 ＝６．１７Ｖ、Ｖt11 ＝５．６９Ｖ、Ｖ
t12 ＝５．２０Ｖ、Ｖt13 ＝４．７２Ｖ、Ｖt14 ＝４．
２２Ｖ、Ｖt15 ＝３．７２Ｖと設定すれば、前述の説明
と同一の電圧値を出力できる。Ｖt0＝Ｖ2 であるから、
電圧源３２の電圧Ｖ2５は１０．８３Ｖとする。また、
Ｖt15 ＝Ｖ1 であるから電圧源３１の電圧Ｖ1は３．７
２Ｖとする。
【００２０】さらに、抵抗素子群１に流す電流値をＩと
すると、ｉ番目の抵抗素子Ｒi の抵抗値ｒi は、ｒi ＝
（Ｖt(i-1)−Ｖti）／Ｉと設定する。例えば、Ｉ＝１ｍ
Ａとするとき、ｒ1 ＝（Ｖt0−Ｖt1）／Ｉ＝４６０Ω、
ｒ2 ＝（Ｖt1−Ｖt2）／Ｉ＝４６０Ωと設定する。同様
に、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ5 ＝４７０
Ω、ｒ6 ＝４６０Ω、ｒ7 ＝４７０Ω、ｒ8 ＝４７０
Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４８０
Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５００
Ω、ｒ15＝５００Ωと設定する。このように、ソース端
子が基板領域（チャネル領域）とは同電位にできないＭ
ＯＳトランジスタを用いても、Ｖvs、Ｖt 、Ｖ1、
Ｖ2 、ｎおよび抵抗素子群１の抵抗値ｒi を適当に配分
することによって、出力電圧Ｖoiを自由に設定できる。
すると、ｉ番目の抵抗素子Ｒi の抵抗値ｒi は、ｒi ＝
（Ｖt(i-1)−Ｖti）／Ｉと設定する。例えば、Ｉ＝１ｍ
Ａとするとき、ｒ1 ＝（Ｖt0−Ｖt1）／Ｉ＝４６０Ω、
ｒ2 ＝（Ｖt1−Ｖt2）／Ｉ＝４６０Ωと設定する。同様
に、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ5 ＝４７０
Ω、ｒ6 ＝４６０Ω、ｒ7 ＝４７０Ω、ｒ8 ＝４７０
Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝４８０
Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５００
Ω、ｒ15＝５００Ωと設定する。このように、ソース端
子が基板領域（チャネル領域）とは同電位にできないＭ
ＯＳトランジスタを用いても、Ｖvs、Ｖt 、Ｖ1、
Ｖ2 、ｎおよび抵抗素子群１の抵抗値ｒi を適当に配分
することによって、出力電圧Ｖoiを自由に設定できる。
【００２１】以上のように、本発明によれば、モノリシ
ックに集積化されたＭＯＳトランジスタと抵抗素子を用
いて、トランジスタのバックゲートバイアス効果にもか
かわらず、図４に示した回路の端子Ｖoiより設定したと
おりの電圧値を出力できる。
ックに集積化されたＭＯＳトランジスタと抵抗素子を用
いて、トランジスタのバックゲートバイアス効果にもか
かわらず、図４に示した回路の端子Ｖoiより設定したと
おりの電圧値を出力できる。
【００２２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。始めに、個々のトランジスタごと
にソース電極とチャネル領域とを短絡できる、バックゲ
ートバイアス効果を示さないトランジスタを用いた、参
考例の多値電圧源回路について説明する。図７は、第１
の参考例の回路図である。本発明者は、図５に断面図を
示す半導体集積回路または図６に断面図を示す半導体集
積回路を用いて、図７に回路図を示す多値電圧源回路を
実現した。
を参照して説明する。始めに、個々のトランジスタごと
にソース電極とチャネル領域とを短絡できる、バックゲ
ートバイアス効果を示さないトランジスタを用いた、参
考例の多値電圧源回路について説明する。図７は、第１
の参考例の回路図である。本発明者は、図５に断面図を
示す半導体集積回路または図６に断面図を示す半導体集
積回路を用いて、図７に回路図を示す多値電圧源回路を
実現した。
【００２３】図５に示した半導体集積回路はシリコン・
オン・サファイア構造の半導体集積回路であって、サフ
ァイア基板７上に島状に絶縁物分離された、ＮＭＯＳト
ランジスタ８、抵抗素子９及びＰＭＯＳトランジスタ１
０がある。図５のＮＭＯＳトランジスタ８はｎ+ 領域
（ソース・ドレイン領域）１１、ｐ型領域（チャネル）
１２、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜
１５および金属配線１６などから構成されている。抵抗
素子９は、抵抗体層（半導体層、金属層など）１７と層
間絶縁膜１５および金属配線１６などから構成されてい
る。
オン・サファイア構造の半導体集積回路であって、サフ
ァイア基板７上に島状に絶縁物分離された、ＮＭＯＳト
ランジスタ８、抵抗素子９及びＰＭＯＳトランジスタ１
０がある。図５のＮＭＯＳトランジスタ８はｎ+ 領域
（ソース・ドレイン領域）１１、ｐ型領域（チャネル）
１２、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜
１５および金属配線１６などから構成されている。抵抗
素子９は、抵抗体層（半導体層、金属層など）１７と層
間絶縁膜１５および金属配線１６などから構成されてい
る。
【００２４】図６に示した半導体集積回路は、エピタキ
シャル層を用いた接合分離構造の半導体集積回路で、ｐ
型基板２０上に、ｎ型エピタキシャル層２１を堆積させ
接合分離したＮＭＯＳトランジスタ８、抵抗素子９およ
びＰＭＯＳトランジスタがある。図６のＮＭＯＳトラン
ジスタ８は、ｎ+ 領域（ソース・ドレイン領域）１１、
ｐ型領域（チャネル）１２、ゲート絶縁膜１３、ゲート
電極１４、層間絶縁膜１５および金属配線１６などから
構成されている。抵抗素子９は、抵抗体層（半導体層、
金属層など）１７と層間絶縁膜１５および金属配線１６
などから形成されている。
シャル層を用いた接合分離構造の半導体集積回路で、ｐ
型基板２０上に、ｎ型エピタキシャル層２１を堆積させ
接合分離したＮＭＯＳトランジスタ８、抵抗素子９およ
びＰＭＯＳトランジスタがある。図６のＮＭＯＳトラン
ジスタ８は、ｎ+ 領域（ソース・ドレイン領域）１１、
ｐ型領域（チャネル）１２、ゲート絶縁膜１３、ゲート
電極１４、層間絶縁膜１５および金属配線１６などから
構成されている。抵抗素子９は、抵抗体層（半導体層、
金属層など）１７と層間絶縁膜１５および金属配線１６
などから形成されている。
【００２５】図５又は図６に示された構造の半導体集積
回路のＮＭＯＳトランジスタと抵抗とを用いて、図７に
示す多値電圧源回路を実現した。ゲート長１μｍ、ゲー
ト幅１００μｍ、ゲート酸化膜厚２５ｎｍ、閾値電圧１
Ｖ、電子移動度６００ｃｍ2／Ｖ／ｓのＮＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、１２Ｖ出力の電圧源を１個用いて、図７の多値
電圧源回路は容易に実現できた。負荷抵抗には１００Ｍ
Ωの抵抗を１６個用いた。第１端子４に１０Ｖ、第２端
子５に２０Ｖを印加した。各出力端子からは、Ｖo1＝
８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4＝
６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出力され、第１
の参考例の多値電圧源回路は容易に実施できた。
回路のＮＭＯＳトランジスタと抵抗とを用いて、図７に
示す多値電圧源回路を実現した。ゲート長１μｍ、ゲー
ト幅１００μｍ、ゲート酸化膜厚２５ｎｍ、閾値電圧１
Ｖ、電子移動度６００ｃｍ2／Ｖ／ｓのＮＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、１２Ｖ出力の電圧源を１個用いて、図７の多値
電圧源回路は容易に実現できた。負荷抵抗には１００Ｍ
Ωの抵抗を１６個用いた。第１端子４に１０Ｖ、第２端
子５に２０Ｖを印加した。各出力端子からは、Ｖo1＝
８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２Ｖ、Ｖo4＝
６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０Ｖ、Ｖo7＝
５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８Ｖ、Ｖo10 ＝
４．４Ｖ、Ｖo11＝４．０Ｖ、Ｖo12 ＝３．６Ｖ、Ｖ
o13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖo15 ＝２．４
Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出力され、第１
の参考例の多値電圧源回路は容易に実施できた。
【００２６】次に、図８は、第２の参考例による多値電
圧源回路の回路図を示したものである。図５および図６
は、本参考例の多値電圧源回路を実施する際に用いた半
導体集積回路の断面図を示している。図５中のＰＭＯＳ
トランジスタ１０は、ｐ+ 領域（ソース・ドレイン領
域）１８、ｎ型領域（チャネル）１９、ゲート絶縁膜１
３、ゲート電極１４、層間絶縁膜１５および金属配線１
６などから構成されている。
圧源回路の回路図を示したものである。図５および図６
は、本参考例の多値電圧源回路を実施する際に用いた半
導体集積回路の断面図を示している。図５中のＰＭＯＳ
トランジスタ１０は、ｐ+ 領域（ソース・ドレイン領
域）１８、ｎ型領域（チャネル）１９、ゲート絶縁膜１
３、ゲート電極１４、層間絶縁膜１５および金属配線１
６などから構成されている。
【００２７】図６中のＰＭＯＳトランジスタ１０は、ｐ
+ 領域１８、ｎ型エピタキシャル領域（チャネル）２
１、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１
５および金属配線１６などから構成されている。
+ 領域１８、ｎ型エピタキシャル領域（チャネル）２
１、ゲート絶縁膜１３、ゲート電極１４、層間絶縁膜１
５および金属配線１６などから構成されている。
【００２８】図５又は図６に示された構造の半導体集積
回路のＰＭＯＳトランジスタと抵抗とを用いて、図８の
多値電圧源回路を実現した。ゲート長１μｍ、ゲート幅
１００μｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧−１
Ｖ、正孔移動度３００ｃｍ2 ／Ｖ／ｓのＰＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、−１２Ｖ出力の電圧源を１個用いて、図８の多
値電圧源回路は容易に実現できた。負荷抵抗には１００
ＭΩの抵抗を１６個用いた。第１端子４に−１０Ｖ、第
２端子５に−２０Ｖを印加した。出力端子からは、Ｖo1
＝−８．０Ｖ、Ｖo2＝−７．６Ｖ、Ｖo3＝−７．２Ｖ、
Ｖo4＝−６．８Ｖ、Ｖo5＝−６．４Ｖ、Ｖo6＝−６．０
Ｖ、Ｖo7＝−５．６Ｖ、Ｖo8＝−５．２Ｖ、Ｖo9＝−
４．８Ｖ、Ｖo10 ＝−４．４Ｖ、Ｖo11 ＝−４．０Ｖ、
Ｖo12 ＝−３．６Ｖ、Ｖo13 ＝−３．２Ｖ、Ｖo14 ＝−
２．８Ｖ、Ｖo15 ＝−２．４Ｖ、Ｖo16 ＝−２．０Ｖの
電圧がそれぞれ出力され、本参考例の多値電圧源回路は
容易に実施できた。
回路のＰＭＯＳトランジスタと抵抗とを用いて、図８の
多値電圧源回路を実現した。ゲート長１μｍ、ゲート幅
１００μｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧−１
Ｖ、正孔移動度３００ｃｍ2 ／Ｖ／ｓのＰＭＯＳトラン
ジスタを１６個、１００Ωの抵抗値を持った抵抗素子を
１５個、−１２Ｖ出力の電圧源を１個用いて、図８の多
値電圧源回路は容易に実現できた。負荷抵抗には１００
ＭΩの抵抗を１６個用いた。第１端子４に−１０Ｖ、第
２端子５に−２０Ｖを印加した。出力端子からは、Ｖo1
＝−８．０Ｖ、Ｖo2＝−７．６Ｖ、Ｖo3＝−７．２Ｖ、
Ｖo4＝−６．８Ｖ、Ｖo5＝−６．４Ｖ、Ｖo6＝−６．０
Ｖ、Ｖo7＝−５．６Ｖ、Ｖo8＝−５．２Ｖ、Ｖo9＝−
４．８Ｖ、Ｖo10 ＝−４．４Ｖ、Ｖo11 ＝−４．０Ｖ、
Ｖo12 ＝−３．６Ｖ、Ｖo13 ＝−３．２Ｖ、Ｖo14 ＝−
２．８Ｖ、Ｖo15 ＝−２．４Ｖ、Ｖo16 ＝−２．０Ｖの
電圧がそれぞれ出力され、本参考例の多値電圧源回路は
容易に実施できた。
【００２９】以上の参考例では、分割抵抗素子群１がす
べて同一の抵抗値を持った場合について説明したのでＶ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
を適当に配分すれば、各出力端子に所望の電圧を出力す
ることは、以上の説明によって明らかである。
べて同一の抵抗値を持った場合について説明したのでＶ
dif は一定となる。しかし、分割抵抗素子群１の抵抗値
を適当に配分すれば、各出力端子に所望の電圧を出力す
ることは、以上の説明によって明らかである。
【００３０】次に、以上の参考例を踏まえて、本発明の
実施例について説明する。図１は、本発明の一実施例に
よる多値電圧源回路の回路図を示したものである。図３
は、 図１の多値電圧源回路を実施する際に用いた半導体
集積回路の断面図を示している。図３に示した半導体集
積回路は、通常構造のＣＭＯＳ半導体集積回路であっ
て、ｐ型基板にＮＭＯＳトランジスタ８、抵抗素子９お
よびｎ型ウエル１９によって接合分離されたＰＭＯＳト
ランジスタ１０がある。図３のＮＭＯＳトランジスタ８
は、ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型基板
領域（チャネル）２０、ゲート絶縁膜１３、ゲート電極
１４、層間絶縁膜１５および金属配線１６などから構成
されている。図３の抵抗素子９は、抵抗体層（半導体
層、金属層など）１７と層間絶縁膜１５および金属配線
１６などから構成されている。
実施例について説明する。図１は、本発明の一実施例に
よる多値電圧源回路の回路図を示したものである。図３
は、 図１の多値電圧源回路を実施する際に用いた半導体
集積回路の断面図を示している。図３に示した半導体集
積回路は、通常構造のＣＭＯＳ半導体集積回路であっ
て、ｐ型基板にＮＭＯＳトランジスタ８、抵抗素子９お
よびｎ型ウエル１９によって接合分離されたＰＭＯＳト
ランジスタ１０がある。図３のＮＭＯＳトランジスタ８
は、ｎ+ 領域（ソース・ドレイン領域）１１、ｐ型基板
領域（チャネル）２０、ゲート絶縁膜１３、ゲート電極
１４、層間絶縁膜１５および金属配線１６などから構成
されている。図３の抵抗素子９は、抵抗体層（半導体
層、金属層など）１７と層間絶縁膜１５および金属配線
１６などから構成されている。
【００３１】図３に示された構造の半導体集積回路のＮ
ＭＯＳトランジスタと抵抗とを用いて、図１の多値電圧
源回路を実現した。ゲート長１μｍ、ゲート幅１００μ
ｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧１Ｖ、ｐ型基板
の不純物濃度１０16ｃｍ-3、電子移動度６００ｃｍ2 ／
Ｖ／ｓのＮＭＯＳトランジスタを１６個、１００Ωの抵
抗値を持った抵抗素子を１５個、１２Ｖ出力の電圧源を
１個用いて、図１の多値電圧源回路は容易に実現でき
た。負荷抵抗には１００ＭΩの抵抗を１６個用いた。使
用したＮＭＯＳトランジスタは、図２に示したバックゲ
ートバイアス依存性を持っていた。第２端子５には１
０．８３Ｖ、第１端子４には３．７２Ｖを印加した。ｉ
番目の抵抗素子Ｒi の抵抗値ｒi は、ｒ1 ＝４６０Ω、
ｒ2 ＝４６０Ω、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ
5 ＝４７０Ω、ｒ6 ＝４６０Ω、ｒ7＝４７０Ω、ｒ8
＝４７０Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝
４８０Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５
００Ω、ｒ15＝５００Ωのものを使用した。出力端子か
らは、Ｖo1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２
Ｖ、Ｖo4＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０
Ｖ、Ｖo7＝５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８
Ｖ、Ｖo10 ＝４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝
３．６Ｖ、Ｖo13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖ
o15 ＝２．４Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出
力され、本実施例の多値電圧源回路は容易に実施でき
た。
ＭＯＳトランジスタと抵抗とを用いて、図１の多値電圧
源回路を実現した。ゲート長１μｍ、ゲート幅１００μ
ｍ、ゲート酸化膜圧２５ｎｍ、閾値電圧１Ｖ、ｐ型基板
の不純物濃度１０16ｃｍ-3、電子移動度６００ｃｍ2 ／
Ｖ／ｓのＮＭＯＳトランジスタを１６個、１００Ωの抵
抗値を持った抵抗素子を１５個、１２Ｖ出力の電圧源を
１個用いて、図１の多値電圧源回路は容易に実現でき
た。負荷抵抗には１００ＭΩの抵抗を１６個用いた。使
用したＮＭＯＳトランジスタは、図２に示したバックゲ
ートバイアス依存性を持っていた。第２端子５には１
０．８３Ｖ、第１端子４には３．７２Ｖを印加した。ｉ
番目の抵抗素子Ｒi の抵抗値ｒi は、ｒ1 ＝４６０Ω、
ｒ2 ＝４６０Ω、ｒ3 ＝４６０Ω、ｒ4 ＝４６０Ω、ｒ
5 ＝４７０Ω、ｒ6 ＝４６０Ω、ｒ7＝４７０Ω、ｒ8
＝４７０Ω、ｒ9 ＝４７０Ω、ｒ10＝４８０Ω、ｒ11＝
４８０Ω、ｒ12＝４９０Ω、ｒ13＝４８０Ω、ｒ14＝５
００Ω、ｒ15＝５００Ωのものを使用した。出力端子か
らは、Ｖo1＝８．０Ｖ、Ｖo2＝７．６Ｖ、Ｖo3＝７．２
Ｖ、Ｖo4＝６．８Ｖ、Ｖo5＝６．４Ｖ、Ｖo6＝６．０
Ｖ、Ｖo7＝５．６Ｖ、Ｖo8＝５．２Ｖ、Ｖo9＝４．８
Ｖ、Ｖo10 ＝４．４Ｖ、Ｖo11 ＝４．０Ｖ、Ｖo12 ＝
３．６Ｖ、Ｖo13 ＝３．２Ｖ、Ｖo14 ＝２．８Ｖ、Ｖ
o15 ＝２．４Ｖ、Ｖo16 ＝２．０Ｖの電圧がそれぞれ出
力され、本実施例の多値電圧源回路は容易に実施でき
た。
【００３２】以上の実施例では、Ｖdif がすべて同一値
となる場合を例にとり説明した。しかし、分割抵抗素子
１の抵抗値を適当に配分すれば、Ｖdif が各出力端子に
より異なった、所望の電圧を出力できることは以上の説
明によって明らかである。
となる場合を例にとり説明した。しかし、分割抵抗素子
１の抵抗値を適当に配分すれば、Ｖdif が各出力端子に
より異なった、所望の電圧を出力できることは以上の説
明によって明らかである。
【００３３】
【発明の効果】本発明の多値電圧源回路を用いれば、簡
単な回路で多数の異なった値を持った電圧値を出力でき
るようになるので、各種の機器を駆動するための大規模
回路などをモノシリックに集積化できるようになる。し
かも、ソース電極とチャネル領域とを短絡できない、バ
ックゲートバイアス効果による閾値電圧の変化を避けら
れない構造の半導体集積回路にも適用できるので、例え
ばシリコン単結晶基板を用いたＣＭＯＳ・ＬＳＩのよう
に、現今多用されている半導体集積回路に適用可能で、
その応用範囲は非常に広い。本発明によれば、各種機器
の高性能化・低コスト化ができるようになる。
単な回路で多数の異なった値を持った電圧値を出力でき
るようになるので、各種の機器を駆動するための大規模
回路などをモノシリックに集積化できるようになる。し
かも、ソース電極とチャネル領域とを短絡できない、バ
ックゲートバイアス効果による閾値電圧の変化を避けら
れない構造の半導体集積回路にも適用できるので、例え
ばシリコン単結晶基板を用いたＣＭＯＳ・ＬＳＩのよう
に、現今多用されている半導体集積回路に適用可能で、
その応用範囲は非常に広い。本発明によれば、各種機器
の高性能化・低コスト化ができるようになる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の実施例に用いたＮＭＯＳトランジスタ
のバックゲートバイアス特性を示す図である。
のバックゲートバイアス特性を示す図である。
【図３】本発明の実施例に用いたＣＭＯＳ半導体集積回
路の断面図である。
路の断面図である。
【図４】本発明の多値電圧源回路の作用を説明するため
の回路図である。
の回路図である。
【図５】本発明の第１の比較例および第２の比較例に用
いたシリコン・オン・サファイア構造の半導体集積回路
の断面図である。
いたシリコン・オン・サファイア構造の半導体集積回路
の断面図である。
【図６】本発明の第１の比較例および第２の比較例に用
いたエピタキシャル接合分離構造の半導体集積回路の断
面図である。
いたエピタキシャル接合分離構造の半導体集積回路の断
面図である。
【図７】本発明の第１の比較例の回路図である。
【図８】本発明の第２の比較例の回路図である。
１ 分割抵抗素子群 ２ ＭＯＳトランジスタ群 ３ 共通ドレイン端子 ４ 第１端子 ５ 第２端子 ６ 負荷抵抗素子群 ７ サファイア基板 ８ ＮＭＯＳトランジスタ ９ 抵抗素子 １０ ＰＭＯＳトランジスタ １１ ｎ+ 領域 １２ ｐ領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 層間絶縁膜 １６ 金属配線 １７ 抵抗体層 １８ ｐ+ 領域 １９ ｎ領域 ２０ ｐ型基板 ２１ ｎ型エピタキシャル層
Claims (1)
- 【請求項１】 第１の端子と第２の端子との間の電圧を
直列接続されたｎ個の抵抗素子（但し、ｎは１以上の自
然数）により分割する抵抗素子群と、基板の同一領域を
共通にチャネル領域とすると共にそれぞれのドレイン端
子を共通接続した（ｎ＋１）個のＭＯＳトランジスタか
らなるＭＯＳトランジスタ群とを含んでなり、 前記ＭＯＳトランジスタ群内の（ｎ＋１）個のゲート端
子のそれぞれと、前記第１の端子，前記第２の端子およ
び前記抵抗素子群内の（ｎ−１）個の分割点のそれぞれ
とを一対一となるように接続し、バックゲートバイアス効果に起因する各ＭＯＳトランジ
スタの閾値電圧の上昇が前記抵抗素子群から前記各ＭＯ
Ｓトランジスタのゲートバイアス電圧として与えられる
各電圧によってそれぞれ補償されて、各ＭＯＳトランジ
スタからの出力電圧が各ＭＯＳトランジスタが出力すべ
き所定の電圧値となるように、前記第１の端子と前記第
２の端子との間の抵抗値を前記抵抗素子群を構成するｎ
個の抵抗素子に配分し、 前記ＭＯＳトランジスタ群の共通ドレイン端子、前記第
１の端子および前記第２の端子のそれぞれに外部から電
圧を与え、前記ＭＯＳトランジスタ群内の各ソース端子
から出力電圧を取り出すように構成したことを特徴とす
るモノリシック集積回路化した 多値電圧源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297167A JP2701710B2 (ja) | 1993-11-29 | 1993-11-29 | 多値電圧源回路 |
| US08/753,425 US5739593A (en) | 1993-11-29 | 1996-11-25 | Voltage source circuit for generating a plurality of values of voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297167A JP2701710B2 (ja) | 1993-11-29 | 1993-11-29 | 多値電圧源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153914A JPH07153914A (ja) | 1995-06-16 |
| JP2701710B2 true JP2701710B2 (ja) | 1998-01-21 |
Family
ID=17843060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297167A Expired - Fee Related JP2701710B2 (ja) | 1993-11-29 | 1993-11-29 | 多値電圧源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5739593A (ja) |
| JP (1) | JP2701710B2 (ja) |
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| JP2833564B2 (ja) * | 1996-02-15 | 1998-12-09 | 日本電気株式会社 | 多値電圧源回路 |
| DE19732283C1 (de) * | 1997-07-26 | 1999-03-25 | Kostal Leopold Gmbh & Co Kg | Elektrische Schaltungsanordnung |
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| KR100541824B1 (ko) * | 2003-10-06 | 2006-01-10 | 삼성전자주식회사 | 반도체 집적회로에 채용하기 적합한 온도감지 회로 |
| KR100699826B1 (ko) * | 2004-06-14 | 2007-03-27 | 삼성전자주식회사 | 하나의 브랜치를 이용하여 다수개의 검출 온도 포인트를제공하는 온도 감지기 및 편이 온도 검출 방법 |
| JP2021034584A (ja) * | 2019-08-26 | 2021-03-01 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN111477194B (zh) * | 2020-05-27 | 2022-02-22 | 京东方科技集团股份有限公司 | 公共电压输出电路、显示装置及公共电压补偿方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116933A (ja) * | 1984-11-08 | 1986-06-04 | ロ−ム株式会社 | 電源回路 |
| US4924169A (en) * | 1987-12-17 | 1990-05-08 | Dana Corporation | Current regulator for a battery re-charging circuit |
| US4864162A (en) * | 1988-05-10 | 1989-09-05 | Grumman Aerospace Corporation | Voltage variable FET resistor with chosen resistance-voltage relationship |
| JPH02228714A (ja) * | 1989-03-01 | 1990-09-11 | Fuji Electric Co Ltd | 多電圧出力の電源装置 |
| JP2736128B2 (ja) * | 1989-09-20 | 1998-04-02 | 株式会社東芝 | 無線通信装置 |
| JP2953589B2 (ja) * | 1990-03-15 | 1999-09-27 | 株式会社日立製作所 | 液晶の多階調表示における視角補正方式とそれを用いた多階調液晶表示装置 |
| JPH03274089A (ja) * | 1990-03-23 | 1991-12-05 | Seiko Epson Corp | 液晶表示装置 |
| JPH03274090A (ja) * | 1990-03-23 | 1991-12-05 | Seiko Epson Corp | 液晶表示装置 |
| JPH0482188A (ja) * | 1990-07-25 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 発熱体布 |
| JPH04129265A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 半導体集積回路 |
| JPH04204689A (ja) * | 1990-11-30 | 1992-07-27 | Hitachi Ltd | 多階調用ドライバーとそれを用いた液晶表示装置 |
| JP3139779B2 (ja) * | 1991-06-29 | 2001-03-05 | ミノルタ株式会社 | カバー巻取り装置 |
| US5362988A (en) * | 1992-05-01 | 1994-11-08 | Texas Instruments Incorporated | Local mid-rail generator circuit |
| JP2560542B2 (ja) * | 1993-03-30 | 1996-12-04 | 日本電気株式会社 | 電圧電流変換回路 |
-
1993
- 1993-11-29 JP JP5297167A patent/JP2701710B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-25 US US08/753,425 patent/US5739593A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153914A (ja) | 1995-06-16 |
| US5739593A (en) | 1998-04-14 |
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