JP2692641B2 - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
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- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリセル、
特に強誘電体材料を用いた不揮発性メモリセルに関す
る。
特に強誘電体材料を用いた不揮発性メモリセルに関す
る。
【０００２】
【従来の技術】近年、PZT（ジルコンチタン酸鉛）等の
ヒステリシス特性を有する強誘電体材料をメモリセルに
用い、電源を切断しても記憶を保持する機能を持つ不揮
発性メモリが実現されている。このような不揮発性メモ
リのなかで、SRAM（スタティック・ランダムアクセスメ
モリ）タイプの揮発性メモリセルに強誘電体キャパシタ
を接続した構造を持つ不揮発性メモリセルが従来各種提
案されている。
ヒステリシス特性を有する強誘電体材料をメモリセルに
用い、電源を切断しても記憶を保持する機能を持つ不揮
発性メモリが実現されている。このような不揮発性メモ
リのなかで、SRAM（スタティック・ランダムアクセスメ
モリ）タイプの揮発性メモリセルに強誘電体キャパシタ
を接続した構造を持つ不揮発性メモリセルが従来各種提
案されている。
【０００３】メモリセルのノードに強誘電体キャパシタ
を接続した従来の不揮発性メモリセルとして、図９に、
特開昭64-66899号公報に開示された不揮発性メモリセル
の構成例を示す。これは、「Shadow RAM」と一般に称呼
される回路である。
を接続した従来の不揮発性メモリセルとして、図９に、
特開昭64-66899号公報に開示された不揮発性メモリセル
の構成例を示す。これは、「Shadow RAM」と一般に称呼
される回路である。
【０００４】図９において、７、８はビット線、９はワ
ード線、10〜14はクロック入力信号である。101、102は
Ｐチャネルトランジスタ、103、104はＮチャネルトラン
ジスタであり、トランジスタ101〜104はメモリセルのデ
ータを記憶するフリップフロップ（ＣＭＯＳ型スタティ
ックRAMセル）を構成している。107、108は強誘電体キ
ャパシタ、109、110はフリップフロップの内部ノードを
ビット線７、８に接続するアクセストランジスタ、11
1、112は分離用トランジスタ、113、114は短絡トランジ
スタである。なお、分離用トランジスタ111、112は通常
動作時にオフ状態とされ、通常動作中メモリセル部の入
出力ノードに生じる電圧遷移は強誘電体キャパシタ10
7、108に直接伝達されない。
ード線、10〜14はクロック入力信号である。101、102は
Ｐチャネルトランジスタ、103、104はＮチャネルトラン
ジスタであり、トランジスタ101〜104はメモリセルのデ
ータを記憶するフリップフロップ（ＣＭＯＳ型スタティ
ックRAMセル）を構成している。107、108は強誘電体キ
ャパシタ、109、110はフリップフロップの内部ノードを
ビット線７、８に接続するアクセストランジスタ、11
1、112は分離用トランジスタ、113、114は短絡トランジ
スタである。なお、分離用トランジスタ111、112は通常
動作時にオフ状態とされ、通常動作中メモリセル部の入
出力ノードに生じる電圧遷移は強誘電体キャパシタ10
7、108に直接伝達されない。
【０００５】図１０に、特開平5-242667号公報に開示さ
れた強誘電体不揮発性メモリセルの構成例を示す。図１
０において、９はワード線、10、11、12、13、14はクロ
ック入力信号、15、16は２個のデータ入出力信号、17は
パストランジスタ118の入力信号、18はパストランジス
タ118の出力信号、115は強誘不揮発性メモリセル、10
1、102はＰチャネル電界効果型トランジスタ、103、104
はＮチャネル電界効果型トランジスタ、107、108は強誘
電体キャパシタ、109、110はアクセストランジスタ、11
1、112は分離用トランジスタ、113、114は短絡トランジ
スタ、116、117は常誘電体キャパシタ、118は強誘電体
不揮発性メモリセル114に接続されたパストランジスタ
である。
れた強誘電体不揮発性メモリセルの構成例を示す。図１
０において、９はワード線、10、11、12、13、14はクロ
ック入力信号、15、16は２個のデータ入出力信号、17は
パストランジスタ118の入力信号、18はパストランジス
タ118の出力信号、115は強誘不揮発性メモリセル、10
1、102はＰチャネル電界効果型トランジスタ、103、104
はＮチャネル電界効果型トランジスタ、107、108は強誘
電体キャパシタ、109、110はアクセストランジスタ、11
1、112は分離用トランジスタ、113、114は短絡トランジ
スタ、116、117は常誘電体キャパシタ、118は強誘電体
不揮発性メモリセル114に接続されたパストランジスタ
である。
【０００６】図１０の回路の場合、強誘電体不揮発性メ
モリセル115の出力ノードは、パストランジスタ118のゲ
ートに接続されており、不揮発性メモリセル115の記憶
内容によってパストランジスタ118のオン／オフが制御
できる。このため、このような不揮発性メモリセルを利
用することにより、通常電圧で書き換え可能なPLA (Pro
grammable Logic Array)が実現できる。
モリセル115の出力ノードは、パストランジスタ118のゲ
ートに接続されており、不揮発性メモリセル115の記憶
内容によってパストランジスタ118のオン／オフが制御
できる。このため、このような不揮発性メモリセルを利
用することにより、通常電圧で書き換え可能なPLA (Pro
grammable Logic Array)が実現できる。
【０００７】図１１に、特開平4-367120号公報に開示さ
れた強誘電体不揮発性メモリセルの構成例を示す。図１
１において、６は短絡制御信号、７、８はビット線、９
はワード線、10、11、12、14はクロック入力信号、10
1、102、103、104はフリップフロップを構成するトラン
ジスタ、119は短絡トランジスタ、107、108は強誘電体
キャパシタ、109、110はアクセストランジスタ、111、1
12は分離用トランジスタである。この回路は、図９、図
１０に示す回路から強誘電体キャパシタと接地電位間を
短絡するトランジスタ113、114を取り除き、フリップフ
ロップの出力ノード間を短絡するトランジスタ119を付
加したものである。
れた強誘電体不揮発性メモリセルの構成例を示す。図１
１において、６は短絡制御信号、７、８はビット線、９
はワード線、10、11、12、14はクロック入力信号、10
1、102、103、104はフリップフロップを構成するトラン
ジスタ、119は短絡トランジスタ、107、108は強誘電体
キャパシタ、109、110はアクセストランジスタ、111、1
12は分離用トランジスタである。この回路は、図９、図
１０に示す回路から強誘電体キャパシタと接地電位間を
短絡するトランジスタ113、114を取り除き、フリップフ
ロップの出力ノード間を短絡するトランジスタ119を付
加したものである。
【０００８】
【発明が解決しようとする課題】今後、例えばプロセッ
サ中のレジスタの内容を不揮発で記憶する場合、上記し
た強誘電体不揮発性メモリセルを利用することが考えら
れる。
サ中のレジスタの内容を不揮発で記憶する場合、上記し
た強誘電体不揮発性メモリセルを利用することが考えら
れる。
【０００９】しかしながら、図９〜図１１に示した強誘
電体不揮発性メモリセルにおいては、アクセストランジ
スタ109、110、分離用トランジスタ111、112等が必要と
されるため、単位メモリセル当たりの面積が大きくなる
という問題がある。
電体不揮発性メモリセルにおいては、アクセストランジ
スタ109、110、分離用トランジスタ111、112等が必要と
されるため、単位メモリセル当たりの面積が大きくなる
という問題がある。
【００１０】従って本発明の目的は、上記問題点を解決
し、より省面積な強誘電体不揮発性メモリセルを提供す
ることにある。
し、より省面積な強誘電体不揮発性メモリセルを提供す
ることにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
本発明は、第１、第２の制御入力により駆動され、相補
型の信号を出力する揮発性のメモリ回路と、前記メモリ
回路の第１、第２の入出力端子と第３の制御入力との間
にそれぞれ接続された第１、第２の強誘電体キャパシタ
と、前記メモリ回路の前記第１、第２の入出力端子と前
記第３の制御入力との間にそれぞれ接続された第１、第
２のスイッチ素子と、を含むことを特徴とする不揮発性
メモリセルを提供する。
本発明は、第１、第２の制御入力により駆動され、相補
型の信号を出力する揮発性のメモリ回路と、前記メモリ
回路の第１、第２の入出力端子と第３の制御入力との間
にそれぞれ接続された第１、第２の強誘電体キャパシタ
と、前記メモリ回路の前記第１、第２の入出力端子と前
記第３の制御入力との間にそれぞれ接続された第１、第
２のスイッチ素子と、を含むことを特徴とする不揮発性
メモリセルを提供する。
【００１２】本発明の不揮発性メモリセルにおいては、
好ましくは、前記メモリ回路が、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第１の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、ソースを前記第２の制御入
力に接続し、ドレインを前記第１の入出力端子に接続
し、ゲートを前記第２の入出力端子に接続した第３のＮ
チャネル型トランジスタと、ソースを前記第２の制御入
力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第４のＮ
チャネル型トランジスタと、を備えたことを特徴とす
る。
好ましくは、前記メモリ回路が、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第１の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、ソースを前記第２の制御入
力に接続し、ドレインを前記第１の入出力端子に接続
し、ゲートを前記第２の入出力端子に接続した第３のＮ
チャネル型トランジスタと、ソースを前記第２の制御入
力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第４のＮ
チャネル型トランジスタと、を備えたことを特徴とす
る。
【００１３】本発明の不揮発性メモリセルにおいては、
好ましくは、前記第１、第２のＰチャネル型トランジス
タがＴＦＴからなる。
好ましくは、前記第１、第２のＰチャネル型トランジス
タがＴＦＴからなる。
【００１４】本発明の不揮発性メモリセルにおいては、
好ましくは、前記メモリ回路は、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第２の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、前記第２の制御入力と前記
第１の入出力端子との間に接続した第１の抵抗素子と、
前記第２の制御入力と前記第２の入出力端子との間に接
続した第２の抵抗素子と、から構成してもよい。
好ましくは、前記メモリ回路は、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第２の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、前記第２の制御入力と前記
第１の入出力端子との間に接続した第１の抵抗素子と、
前記第２の制御入力と前記第２の入出力端子との間に接
続した第２の抵抗素子と、から構成してもよい。
【００１５】本発明の不揮発性メモリセルにおいては、
好ましくは、前記メモリ回路は、前記第１の制御入力と
前記第１の入出力端子との間に接続した第１の抵抗素子
と、前記第１の制御入力と前記第２の入出力端子との間
に接続した第２の抵抗素子と、ソースを前記第２の制御
入力に接続し、ドレインを前記第１の入出力端子に接続
し、ゲートを前記第２の入出力端子に接続した前記第１
のＮチャネル型トランジスタと、ソースを前記第２の制
御入力に接続し、ドレインを前記第２の入出力端子に接
続し、ゲートを前記第１の入出力端子に接続した第２の
Ｎチャネル型トランジスタと、から構成してもよい。
好ましくは、前記メモリ回路は、前記第１の制御入力と
前記第１の入出力端子との間に接続した第１の抵抗素子
と、前記第１の制御入力と前記第２の入出力端子との間
に接続した第２の抵抗素子と、ソースを前記第２の制御
入力に接続し、ドレインを前記第１の入出力端子に接続
し、ゲートを前記第２の入出力端子に接続した前記第１
のＮチャネル型トランジスタと、ソースを前記第２の制
御入力に接続し、ドレインを前記第２の入出力端子に接
続し、ゲートを前記第１の入出力端子に接続した第２の
Ｎチャネル型トランジスタと、から構成してもよい。
【００１６】本発明の不揮発性メモリセルにおいては、
好ましくは、前記メモリ回路は、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第２の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、前記第２の制御入力と前記
第１の入出力端子との間に接続した第１のコンデンサ
と、前記第２の制御入力と前記第２の入出力端子との間
に接続した第２のコンデンサと、から構成してもよい。
好ましくは、前記メモリ回路は、ソースを前記第１の制
御入力に接続し、ドレインを前記第１の入出力端子に接
続し、ゲートを前記第２の入出力端子に接続した第１の
Ｐチャネル型トランジスタと、ソースを前記第２の制御
入力に接続し、ドレインを前記第２の入出力端子に接続
し、ゲートを前記第１の入出力端子に接続した第２のＰ
チャネル型トランジスタと、前記第２の制御入力と前記
第１の入出力端子との間に接続した第１のコンデンサ
と、前記第２の制御入力と前記第２の入出力端子との間
に接続した第２のコンデンサと、から構成してもよい。
【００１７】本発明の不揮発性メモリセルにおいては、
好ましくは、前記メモリ回路は、前記第１の制御入力と
前記第１の入出力端子との間に接続した第１のコンデン
サと、前記第１の制御入力と前記第２の入出力端子との
間に接続した第２のコンデンサと、ソースを前記第２の
制御入力に接続し、ドレインを前記第１の入出力端子に
接続し、ゲートを前記第２の入出力端子に接続した第１
のＮチャネル型トランジスタと、ソースを前記第２の制
御入力に接続し、ドレインを前記第２の入出力端子に接
続し、ゲートを前記第１の入出力端子に接続した第２の
Ｎチャネル型トランジスタと、から構成してもよい。
好ましくは、前記メモリ回路は、前記第１の制御入力と
前記第１の入出力端子との間に接続した第１のコンデン
サと、前記第１の制御入力と前記第２の入出力端子との
間に接続した第２のコンデンサと、ソースを前記第２の
制御入力に接続し、ドレインを前記第１の入出力端子に
接続し、ゲートを前記第２の入出力端子に接続した第１
のＮチャネル型トランジスタと、ソースを前記第２の制
御入力に接続し、ドレインを前記第２の入出力端子に接
続し、ゲートを前記第１の入出力端子に接続した第２の
Ｎチャネル型トランジスタと、から構成してもよい。
【００１８】本発明の不揮発性メモリセルにおいては、
好ましくは、上記コンデンサが強誘電体材料から形成さ
れる。
好ましくは、上記コンデンサが強誘電体材料から形成さ
れる。
【００１９】本発明の不揮発性メモリセルにおいては、
好ましくは、電源投入時に、(a)前記第１の制御入力の
電位を接地電位に設定し、前記第２の制御入力の電位を
電源電位に設定することにより前記メモリ回路を非活性
化し、(b)前記第３の制御入力の電位を第１の電位にプ
リチャージし、(c)前記第１、第２のスイッチ素子を導
通状態として、前記メモリ回路の第１、第２の入出力端
子の電位を前記第３の制御入力の電位と等しくし、(d)
前記第１、第２のスイッチ素子を非導通状態とし、(e)
前記第３の制御入力の電位を第１の電位とは異なる第２
の電位に設定して前記強誘電体キャパシタ間に電位差を
生成し、前記第１、第２の入出力端子上に、強誘電体の
自発分極の状態の違いに起因する電位差を生じさせ、
(f)前記第１の制御信号の電位を電源電位に設定し、前
記第２の制御信号の電位を接地電位に設定して前記メモ
リ回路を活性化し、前記第１、第２の入出力端子の電位
差を増幅して安定に出力し、前記強誘電体キャパシタに
記憶されているデータを読み出すことを特徴とする。
好ましくは、電源投入時に、(a)前記第１の制御入力の
電位を接地電位に設定し、前記第２の制御入力の電位を
電源電位に設定することにより前記メモリ回路を非活性
化し、(b)前記第３の制御入力の電位を第１の電位にプ
リチャージし、(c)前記第１、第２のスイッチ素子を導
通状態として、前記メモリ回路の第１、第２の入出力端
子の電位を前記第３の制御入力の電位と等しくし、(d)
前記第１、第２のスイッチ素子を非導通状態とし、(e)
前記第３の制御入力の電位を第１の電位とは異なる第２
の電位に設定して前記強誘電体キャパシタ間に電位差を
生成し、前記第１、第２の入出力端子上に、強誘電体の
自発分極の状態の違いに起因する電位差を生じさせ、
(f)前記第１の制御信号の電位を電源電位に設定し、前
記第２の制御信号の電位を接地電位に設定して前記メモ
リ回路を活性化し、前記第１、第２の入出力端子の電位
差を増幅して安定に出力し、前記強誘電体キャパシタに
記憶されているデータを読み出すことを特徴とする。
【００２０】本発明の不揮発性メモリセルにおいては、
好ましくは、電源切断時に、(a)前記第１の制御入力の
電位を電源電位に設定し、前記第２の制御入力の電位を
接地電位に設定することにより前記メモリ回路を活性化
し、(b)前記第３の制御入力の電位を前記第２の電位か
ら前記第１の電位に変更し、(c)前記第１の制御入力の
電位を接地電位に設定し、前記第２の制御入力の電位を
電源電位に設定することにより前記メモリ回路を非活性
化し、(d)前記第１、第２のスイッチ素子を導通状態と
して、前記メモリ回路の前記第１、第２の入出力端子の
電位を前記第３の制御入力の電位と等しくし、前記メモ
リ回路の記憶データを前記強誘電体キャパシタに書き込
むことを特徴とする。電源投入時、切断時において、前
記第１の電位は好ましくは接地電位とされ、前記第２の
電位は好ましくは電源電位とされる。
好ましくは、電源切断時に、(a)前記第１の制御入力の
電位を電源電位に設定し、前記第２の制御入力の電位を
接地電位に設定することにより前記メモリ回路を活性化
し、(b)前記第３の制御入力の電位を前記第２の電位か
ら前記第１の電位に変更し、(c)前記第１の制御入力の
電位を接地電位に設定し、前記第２の制御入力の電位を
電源電位に設定することにより前記メモリ回路を非活性
化し、(d)前記第１、第２のスイッチ素子を導通状態と
して、前記メモリ回路の前記第１、第２の入出力端子の
電位を前記第３の制御入力の電位と等しくし、前記メモ
リ回路の記憶データを前記強誘電体キャパシタに書き込
むことを特徴とする。電源投入時、切断時において、前
記第１の電位は好ましくは接地電位とされ、前記第２の
電位は好ましくは電源電位とされる。
【００２１】
【作用】本発明によれば、強誘電体不揮発性メモリセル
から、アクセストランジスタ、分離用トランジスタを取
り除くことにより、メモリセルの面積を前記従来例より
も小さなものとしている。そして、本発明においては、
好ましくは、電源投入時にはスイッチ素子を短絡させて
強誘電体キャパシタ間の電位差を共に零とした後、第３
の制御入力の電位を上昇させることにより、強誘電体キ
ャパシタに記憶されていたデータを電位差として読み取
り、フリップフロップからなるメモリ回路で増幅する。
また、電源切断時には、第３の制御入力の電位を下げ、
フリップフロップ回路の電位差を強誘電体キャパシタに
書き込んだ後、スイッチ素子により強誘電体キャパシタ
間の電位差を共に零とする。
から、アクセストランジスタ、分離用トランジスタを取
り除くことにより、メモリセルの面積を前記従来例より
も小さなものとしている。そして、本発明においては、
好ましくは、電源投入時にはスイッチ素子を短絡させて
強誘電体キャパシタ間の電位差を共に零とした後、第３
の制御入力の電位を上昇させることにより、強誘電体キ
ャパシタに記憶されていたデータを電位差として読み取
り、フリップフロップからなるメモリ回路で増幅する。
また、電源切断時には、第３の制御入力の電位を下げ、
フリップフロップ回路の電位差を強誘電体キャパシタに
書き込んだ後、スイッチ素子により強誘電体キャパシタ
間の電位差を共に零とする。
【００２２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１に本発明の一実施例の構成を示す。
明する。図１に本発明の一実施例の構成を示す。
【００２３】図１において、１、２は第１、第２の２つ
の相補データ入出力信号、３は第１の制御入力、４は第
２の制御入力、５は第３の制御入力、６は短絡制御信
号、101、102はＰチャネル電界効果型トランジスタ、10
3、104はＮチャネル電界効果型トランジスタでありトラ
ンジスタ101〜104はフリップフロップ回路100を構成し
ている。105、106はＮチャネル電界効果型トランジスタ
（「短絡スイッチ」ともいう）、107、108は強誘電体キ
ャパシタである。Ｎチャネル電界効果型トランジスタ10
5、106はフリップフロップ回路100の入出力ノードと第
３の制御入力５との間に強誘電体キャパシタ107、108に
並列形態に接続され、ゲートに短絡制御信号が接続され
ている。
の相補データ入出力信号、３は第１の制御入力、４は第
２の制御入力、５は第３の制御入力、６は短絡制御信
号、101、102はＰチャネル電界効果型トランジスタ、10
3、104はＮチャネル電界効果型トランジスタでありトラ
ンジスタ101〜104はフリップフロップ回路100を構成し
ている。105、106はＮチャネル電界効果型トランジスタ
（「短絡スイッチ」ともいう）、107、108は強誘電体キ
ャパシタである。Ｎチャネル電界効果型トランジスタ10
5、106はフリップフロップ回路100の入出力ノードと第
３の制御入力５との間に強誘電体キャパシタ107、108に
並列形態に接続され、ゲートに短絡制御信号が接続され
ている。
【００２４】図１を参照して、本実施例のフリップフロ
ップ回路100は、Ｐチャネル電界効果型トランジスタ10
1、102、Ｎチャネル電界効果型トランジスタ103、104の
４つのトランジスタから構成されているが、以下に示す
ような各種構成としてもよい。
ップ回路100は、Ｐチャネル電界効果型トランジスタ10
1、102、Ｎチャネル電界効果型トランジスタ103、104の
４つのトランジスタから構成されているが、以下に示す
ような各種構成としてもよい。
【００２５】例えば、図２に示すように、図１のＰチャ
ネル電界効果型トランジスタ101、102をＴＦＴ（薄膜ト
ランジスタ）で構成してもよい。
ネル電界効果型トランジスタ101、102をＴＦＴ（薄膜ト
ランジスタ）で構成してもよい。
【００２６】また、図２に示すように、図１のＮチャネ
ル電界効果型トランジスタ103、104のかわりに２つの抵
抗素子120、121を挿入してもよい。
ル電界効果型トランジスタ103、104のかわりに２つの抵
抗素子120、121を挿入してもよい。
【００２７】さらに、図３に示すように、図１のＰチャ
ネル電界効果型トランジスタ101、102のかわりに２つの
抵抗素子120、121を挿入してもよい。
ネル電界効果型トランジスタ101、102のかわりに２つの
抵抗素子120、121を挿入してもよい。
【００２８】図４に示すように、図１のＮチャネル電界
効果型トランジスタ103、104のかわりに２つのコンデン
サ122、123を挿入してもよい。
効果型トランジスタ103、104のかわりに２つのコンデン
サ122、123を挿入してもよい。
【００２９】また、図５に示すように、Ｐチャネル電界
効果型トランジスタ101、102のかわりに２つのコンデン
サ122、123を挿入してよい。なお、図４、図５の回路中
のコンデンサ122、123としてPZT等の強誘電体材料を用
いる場合もある。
効果型トランジスタ101、102のかわりに２つのコンデン
サ122、123を挿入してよい。なお、図４、図５の回路中
のコンデンサ122、123としてPZT等の強誘電体材料を用
いる場合もある。
【００３０】次に、図６及び図７の波形図を参照して、
図１に示す本実施例の動作を説明する。図６は、電源投
入時の動作波形、図７は電源切断時の動作波形を示す波
形図である。
図１に示す本実施例の動作を説明する。図６は、電源投
入時の動作波形、図７は電源切断時の動作波形を示す波
形図である。
【００３１】本実施例の強誘電体不揮発性メモリセルに
おいては、前記従来例で設けられていたアクセストラン
ジスタ、分離用トランジスタは省かれており、強誘電体
キャパシタ107、108からフリップフロップ回路100への
データの転送、即ち不揮発性部分から揮発性部分へのロ
ードは電源投入時に行われ、逆にフリップフロップ回路
100から強誘電体キャパシタ107、108へのデータの転
送、即ち揮発性部分から不揮発性部分へのリストアは電
源切断時に行われる。
おいては、前記従来例で設けられていたアクセストラン
ジスタ、分離用トランジスタは省かれており、強誘電体
キャパシタ107、108からフリップフロップ回路100への
データの転送、即ち不揮発性部分から揮発性部分へのロ
ードは電源投入時に行われ、逆にフリップフロップ回路
100から強誘電体キャパシタ107、108へのデータの転
送、即ち揮発性部分から不揮発性部分へのリストアは電
源切断時に行われる。
【００３２】電源投入時、図６を参照して、期間Ｔ１
で、第１の制御入力３は接地電位、第２の制御入力４は
電源電位、第３の制御入力５は接地電位、短絡制御信号
６は電源電位に設定される。このとき、フリップフロッ
プ回路100は非活性化され、２つの出力１、２の差電位
の増幅動作を行わない。
で、第１の制御入力３は接地電位、第２の制御入力４は
電源電位、第３の制御入力５は接地電位、短絡制御信号
６は電源電位に設定される。このとき、フリップフロッ
プ回路100は非活性化され、２つの出力１、２の差電位
の増幅動作を行わない。
【００３３】期間Ｔ２で、短絡制御信号６の電位がＮチ
ャネル電界効果型トランジスタ105、106のしきい値電圧
Ｖthを上回るとＮチャネル電界効果型トランジスタ10
5、106は導通状態となり短絡スイッチとして作用し、フ
リップフロップ回路100の出力1、2はともに第３の制御
入力５の電位（＝接地電位）に等しくされる。
ャネル電界効果型トランジスタ105、106のしきい値電圧
Ｖthを上回るとＮチャネル電界効果型トランジスタ10
5、106は導通状態となり短絡スイッチとして作用し、フ
リップフロップ回路100の出力1、2はともに第３の制御
入力５の電位（＝接地電位）に等しくされる。
【００３４】期間Ｔ１、Ｔ２では、強誘電体キャパシタ
107、108間にかかる電位差は、短絡スイッチの働きによ
り、最大でもしきい値電圧Ｖthに抑えられるため、強誘
電体キャパシタ107、108に記憶された情報がこの間に破
壊されることはない。
107、108間にかかる電位差は、短絡スイッチの働きによ
り、最大でもしきい値電圧Ｖthに抑えられるため、強誘
電体キャパシタ107、108に記憶された情報がこの間に破
壊されることはない。
【００３５】次に、期間Ｔ３で、短絡制御信号６を低レ
ベルに下げ、Ｎチャネル電界効果型トランジスタ105、1
06を非導通状態とする。そして、第３の制御入力５を高
レベル（＝電源電位）に上げる。
ベルに下げ、Ｎチャネル電界効果型トランジスタ105、1
06を非導通状態とする。そして、第３の制御入力５を高
レベル（＝電源電位）に上げる。
【００３６】ここで、電源投入前に、強誘電体キャパシ
タ107にデータ“１”、強誘電体キャパシタ108にデータ
“０”が記憶されているものとし、そのヒステリシス特
性が図８に示されるようなものであると想定する。
タ107にデータ“１”、強誘電体キャパシタ108にデータ
“０”が記憶されているものとし、そのヒステリシス特
性が図８に示されるようなものであると想定する。
【００３７】この時、強誘電体キャパシタ107の分極は
ａからｂに、強誘電体キャパシタ108の分極はｃからｂ
に移動し、電荷Ｑ1、Ｑ0に比例する電位Ｖ1、Ｖ0がフリ
ップフロップ回路100の出力１、２にそれぞれ読み出さ
れる。
ａからｂに、強誘電体キャパシタ108の分極はｃからｂ
に移動し、電荷Ｑ1、Ｑ0に比例する電位Ｖ1、Ｖ0がフリ
ップフロップ回路100の出力１、２にそれぞれ読み出さ
れる。
【００３８】期間Ｔ４で、第１の制御入力３を電源電
位、第２の制御入力４を接地電位にすることにより、フ
リップフロップ回路100を活性化する。その結果、フリ
ップフロップ回路100の２つの出力１、２の差電位が増
幅され、強誘電体キャパシタ107、108に記憶されたデー
タのフリップフロップ回路100へのロードが完了する。
位、第２の制御入力４を接地電位にすることにより、フ
リップフロップ回路100を活性化する。その結果、フリ
ップフロップ回路100の２つの出力１、２の差電位が増
幅され、強誘電体キャパシタ107、108に記憶されたデー
タのフリップフロップ回路100へのロードが完了する。
【００３９】次に、図７を参照して、電源切断時の動作
について説明する。
について説明する。
【００４０】期間Ｔ５では、第１の制御入力３は電源電
位、第２の制御入力４は接地電位に設定されているた
め、フリップフロップ回路100は活性化されている。
位、第２の制御入力４は接地電位に設定されているた
め、フリップフロップ回路100は活性化されている。
【００４１】期間Ｔ６で、第３の制御入力３が電源電位
から接地電位に下がり、強誘電体キャパシタ107の分極
はｂからｄに、強誘電体キャパシタ108の分極はｃから
ｂに移動する（図８参照）。
から接地電位に下がり、強誘電体キャパシタ107の分極
はｂからｄに、強誘電体キャパシタ108の分極はｃから
ｂに移動する（図８参照）。
【００４２】期間Ｔ７で、第１の制御入力３が電源電位
から接地電位に立ち下がり、第２の制御入力４が接地電
位から電源電位に立ち上がる。この結果、フリップフロ
ップ回路100は非活性化される。
から接地電位に立ち下がり、第２の制御入力４が接地電
位から電源電位に立ち上がる。この結果、フリップフロ
ップ回路100は非活性化される。
【００４３】期間Ｔ８で、短絡制御信号６が電源電位に
立ち上がり、フリップフロップ回路100の出力１、２は
ともに第３の制御入力３の電位（＝接地電位）に等しく
される。
立ち上がり、フリップフロップ回路100の出力１、２は
ともに第３の制御入力３の電位（＝接地電位）に等しく
される。
【００４４】この結果、強誘電体キャパシタ107の分極
はｄからａに移動し、強誘電体キャパシタ108の分極は
ｂのままとされる。このため、強誘電体キャパシタ107
にデータ“１”が、強誘電体キャパシタ108にデータ
“０”が書き込まれ、フリップフロップ回路100から強
誘電体キャパシタ107、108へのデータのリストアが完了
する。
はｄからａに移動し、強誘電体キャパシタ108の分極は
ｂのままとされる。このため、強誘電体キャパシタ107
にデータ“１”が、強誘電体キャパシタ108にデータ
“０”が書き込まれ、フリップフロップ回路100から強
誘電体キャパシタ107、108へのデータのリストアが完了
する。
【００４５】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００４６】
【発明の効果】以上説明したように、本発明の強誘電体
不揮発性メモリセルを利用することにより、プロセッサ
中のレジスタの内容を不揮発で記憶するための回路オー
バーヘッドが従来よりも小さくできる。
不揮発性メモリセルを利用することにより、プロセッサ
中のレジスタの内容を不揮発で記憶するための回路オー
バーヘッドが従来よりも小さくできる。
【図１】本発明の一実施例に係る不揮発性強誘電体メモ
リセルの回路構成を示す図である。
リセルの回路構成を示す図である。
【図２】図１中のフリップフロップ回路100の第２の態
様を示す図である。
様を示す図である。
【図３】図１中のフリップフロップ回路100の第３の態
様を示す図である。
様を示す図である。
【図４】図１中のフリップフロップ回路100の第４の態
様を示す図である。
様を示す図である。
【図５】図１中のフリップフロップ回路100の第５の態
様を示す図である。
様を示す図である。
【図６】本発明の一実施例に係る不揮発性強誘電体メモ
リセルの電源投入時の動作波形を示す図である。
リセルの電源投入時の動作波形を示す図である。
【図７】本発明の一実施例における不揮発性強誘電体メ
モリセルの電源切断時の動作波形を示す図である。
モリセルの電源切断時の動作波形を示す図である。
【図８】図１中の２つの強誘電体キャパシタのヒステリ
シス特性を説明する図である。
シス特性を説明する図である。
【図９】不揮発性強誘電体メモリセルの第１の従来例の
構成を示す図である。
構成を示す図である。
【図１０】不揮発性強誘電体メモリセルの第２の従来例
の構成を示す図である。
の構成を示す図である。
【図１１】不揮発性強誘電体メモリセルの第３の従来例
の構成を示す図である。
の構成を示す図である。
１、２ 第１、第２の２つの相補データ入出力信号 ３ 第１の制御入力信号 ４ 第２の制御入力信号 ５ 第３の制御入力信号 ６ 短絡制御信号 ７、８ ビット線 ９ ワード線 10、11、12、13、14 クロック入力信号 15、16 データ入出力信号 17 パストランジスタ118の入力信号 18 パストランジスタ118の出力信号 100 フリップフロップ回路 101、102 Ｐチャネル電界効果型トランジスタ 103、104 Ｎチャネル電界効果型トランジスタ 105、106 短絡トランジスタ 107、108 強誘電体キャパシタ 109、110 アクセストランジスタ 111、112 分離用トランジスタ 113、114 短絡トランジスタ 116、117 常誘電体トランジスタ 118 パストランジスタ 119 短絡トランジスタ 120、121 抵抗素子 122、123 コンデンサ Ｖth 図１のＮチャネル電界効果型トランジスタ105、1
06のしきい値電圧 ａ、ｂ、ｃ、ｄ 強誘電体キャパシタ105、106のヒステ
リシス・カーブにおける位置 Ｖ1、Ｖ0 データ“１”、“０”に対応する強誘電体キ
ャパシタ105、106からそれぞれ読み出される電位
06のしきい値電圧 ａ、ｂ、ｃ、ｄ 強誘電体キャパシタ105、106のヒステ
リシス・カーブにおける位置 Ｖ1、Ｖ0 データ“１”、“０”に対応する強誘電体キ
ャパシタ105、106からそれぞれ読み出される電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/788 29/792
Claims (11)
- 【請求項１】第１、第２の制御入力により駆動され、相
補型の信号を出力する揮発性のメモリ回路と、 前記メモリ回路の第１、第２の入出力端子と第３の制御
入力との間にそれぞれ接続された第１、第２の強誘電体
キャパシタと、 前記メモリ回路の前記第１、第２の入出力端子と前記第
３の制御入力との間にそれぞれ接続された第１、第２の
スイッチ素子と、 を含むことを特徴とする不揮発性メモリセル。 - 【請求項２】前記メモリ回路が、 ソースを前記第１の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した第１のＰチャネル型トランジスタと、 ソースを前記第１の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第２のＰチャネル型トランジスタと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した第３のＮチャネル型トランジスタと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第４のＮチャネル型トランジスタと、 を備えたことを特徴とする請求項１記載の不揮発性メモ
リセル。 - 【請求項３】前記第１、第２のＰチャネル型トランジス
タがＴＦＴからなることを特徴とする請求項２記載の不
揮発性メモリセル。 - 【請求項４】前記メモリ回路が、 ソースを前記第１の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した第１のＰチャネル型トランジスタと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第２のＰチャネル型トランジスタと、 前記第２の制御入力と前記第１の入出力端子との間に接
続した第１の抵抗素子と、 前記第２の制御入力と前記第２の入出力端子との間に接
続した第２の抵抗素子と、 を備えたことを特徴とする請求項１記載の不揮発性メモ
リセル。 - 【請求項５】前記メモリ回路が、 前記第１の制御入力と前記第１の入出力端子との間に接
続した第１の抵抗素子と、 前記第１の制御入力と前記第２の入出力端子との間に接
続した第２の抵抗素子と、 ソースを前記第２の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した前記第１のＮチャネル型トランジスタ
と、 ソースを前記第２の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第２のＮチャネル型トランジスタと、 を備えたことを特徴とする請求項１記載の不揮発性メモ
リセル。 - 【請求項６】前記メモリ回路が、 ソースを前記第１の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した第１のＰチャネル型トランジスタと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第２のＰチャネル型トランジスタと、 前記第２の制御入力と前記第１の入出力端子との間に接
続した第１のコンデンサと、 前記第２の制御入力と前記第２の入出力端子との間に接
続した第２のコンデンサと、 を備えたことを特徴とする請求項１記載の不揮発性メモ
リセル。 - 【請求項７】前記メモリ回路が、 前記第１の制御入力と前記第１の入出力端子との間に接
続した第１のコンデンサと、 前記第１の制御入力と前記第２の入出力端子との間に接
続した第２のコンデンサと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第１の入出力端子に接続し、ゲートを前記第２の入出力
端子に接続した第１のＮチャネル型トランジスタと、 ソースを前記第２の制御入力に接続し、ドレインを前記
第２の入出力端子に接続し、ゲートを前記第１の入出力
端子に接続した第４のＮチャネル型トランジスタと、 を備えたことを特徴とする請求項１記載の不揮発性メモ
リセル。 - 【請求項８】前記コンデンサが強誘電体材料を含むこと
を特徴とする請求項６又は７記載の不揮発性メモリセ
ル。 - 【請求項９】電源投入時に、 (a)前記第１の制御入力の電位を接地電位に設定し、前
記第２の制御入力の電位を電源電位に設定することによ
り前記メモリ回路を非活性化し、 (b)前記第３の制御入力の電位を第１の電位にプリチャ
ージし、 (c)前記第１、第２のスイッチ素子を導通状態として、
前記メモリ回路の第１、第２の入出力端子の電位を前記
第３の制御入力の電位と等しくし、 (d)前記第１、第２のスイッチ素子を非導通状態とし、 (e)前記第３の制御入力の電位を第１の電位とは異なる
第２の電位に設定して前記強誘電体キャパシタ間に電位
差を生成し、前記第１、第２の入出力端子上に、強誘電
体の自発分極の状態の違いに起因する電位差を生じさ
せ、 (f)前記第１の制御信号の電位を電源電位に設定し、前
記第２の制御信号の電位を接地電位に設定して前記メモ
リ回路を活性化し、前記第１、第２の入出力端子の電位
差を増幅して安定に出力し、 前記強誘電体キャパシタに記憶されているデータを読み
出すことを特徴とする請求項１記載の不揮発性メモリセ
ル。 - 【請求項１０】電源切断時に、 (a)前記第１の制御入力の電位を電源電位に設定し、前
記第２の制御入力の電位を接地電位に設定することによ
り前記メモリ回路を活性化し、 (b)前記第３の制御入力の電位を前記第２の電位から前
記第１の電位に変更し、 (c)前記第１の制御入力の電位を接地電位に設定し、前
記第２の制御入力の電位を電源電位に設定することによ
り前記メモリ回路を非活性化し、 (d)前記第１、第２のスイッチ素子を導通状態として、
前記メモリ回路の前記第１、第２の入出力端子の電位を
前記第３の制御入力の電位と等しくし、 前記メモリ回路の記憶データを前記強誘電体キャパシタ
に書き込むことを特徴とする請求項１記載の不揮発性メ
モリセル。 - 【請求項１１】前記第１の電位が接地電位であり、前記
第２の電位が電源電位であることを特徴とする請求項９
又は１０記載の不揮発性メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091418A JP2692641B2 (ja) | 1995-03-24 | 1995-03-24 | 不揮発性メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091418A JP2692641B2 (ja) | 1995-03-24 | 1995-03-24 | 不揮発性メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264728A JPH08264728A (ja) | 1996-10-11 |
| JP2692641B2 true JP2692641B2 (ja) | 1997-12-17 |
Family
ID=14025833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091418A Expired - Lifetime JP2692641B2 (ja) | 1995-03-24 | 1995-03-24 | 不揮発性メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692641B2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
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| JP2003233990A (ja) * | 2002-02-08 | 2003-08-22 | Sony Corp | 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置 |
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| KR100483028B1 (ko) * | 2003-03-19 | 2005-04-15 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀 및 이를 이용한 메모리 장치 |
| CN1637930B (zh) | 2003-12-24 | 2011-03-30 | 精工爱普生株式会社 | 存储电路、半导体装置及电子设备 |
-
1995
- 1995-03-24 JP JP7091418A patent/JP2692641B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08264728A (ja) | 1996-10-11 |
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