JP2671660B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル計算機などの
演算処理に使用される半導体集積回路装置に関する。
【０００２】
【従来の技術】デジタル計算機などの演算処理の高速化
にはキャリー伝播回路の高速化が決め手の一つになる。
従来、この種の回路には図２に示したようなＭＯＳスイ
ッチを利用したキャリー伝播回路が多用されている。
【０００３】図において、１は下位ビットで発生したキ
ャリーを上位ビットに伝播するMOSスイッチ、２はキャ
リー発生用のＭＯＳスイッチであり、３はキャリー抑止
用のＭＯＳスイッチである。この原理によるキャリー発
生の論理式は、
【０００４】
【数１】
【０００５】すなわち、
【０００６】
【数２】
【０００７】のとき、
【０００８】
【数３】
【０００９】になり、下位ビットからのキャリーが上位
ビットに伝播される。
【００１０】また、
【００１１】
【数４】
【００１２】のとき、
【００１３】
【数５】【００１４】になり、下位ビットのキャリーに無関係に
キャリー“１”が出力される。同様に
【００１５】
【数６】
【００１６】のとき
【００１７】
【数７】
【００１８】になり、下位ビットのキャリーに無関係に
キャリー“０”が出力される。
【００１９】この原理を応用した従来例が特開昭59−10
032号と特開昭59−75343号公報に示されている。
【００２０】また、従来のデジタル回路技術でバイポー
ラトランジスタを使用する場合、高速スイッチング過程
の為にはバイポーラトランジスタの飽和状態を回避する
必要性があった。そこで従来は、所謂ショットキートラ
ンジスタで飽和状態の軽減を実現していた。
【００２１】
【発明が解決しようとする課題】従来技術によると、論
理回路として動作しない場合にも電源が供給される回路
になっており、消費電力の低減については考慮されてい
なかった。
【００２２】本発明の目的は、回路を動作する必要があ
る場合に外部の制御信号によって動作可能な状態にし
て、論理回路からの小振幅の論理出力信号を大振幅の出
力信号にする高速で、低消費電力を達成する半導体集積
回路装置の提供にある。
【００２３】
【課題を解決するための手段】本発明の特徴は、所定の
電位を有する第１の電位部と、上記第１の電位部の電位
とは異なる電位を有する第２の電位部と、出力信号を出
力する出力端子部と、上記第１の電位部に接続され、上
記出力端子部に接続されるコレクタと上記第２の電位部
に接続されるエミッタとを有するバイポーラトランジス
タと、入力信号の論理を取り、上記バイポーラトランジ
スタのベースとエミッタ間の電位差の小振幅で振幅する
論理出力信号を出力する論理回路と、上記バイポーラト
ランジスタの上記コレクタと上記ベースとの間にドレイ
ンとソースが、上記第１の電位部にゲートが接続され、
上記バイポーラトランジスタのコクレタ電位がベース電
位より低くならないように電流路を形成して上記バイポ
ートラランジスタの飽和を防ぐ第１の電界効果トランジ
スタと、上記第１の電位部と上記バイポーラトランジス
タのコレクタとの間にソースとドレインが接続され、外
部信号をゲートに印加してオン・オフ制御する第２の電
界効果トランジスタとを有し、上記外部信号によって上
記バイポーラトランジスタへの電源の供給を制御し、上
記電源を供給する場合に上記バイポーラトランジスタの
ベースで低振幅の上記論理出力信号を受け、上記論理出
力信号がハイレベルで出力されれば、上記ベース−エミ
ッタ間の電位差以上で上記第１の電位部と上記第２の電
位部との電位差以下の大振幅で振幅する出力信号を出力
することにある。
【００２４】
【作用】第２の電界効果トランジスタのゲートに外部信
号を与えることで、第１の電位部からバイポーラトラン
ジスタのコレクタへ電源の供給を制御し、これによって
回路全体のオン・オフ制御がされて、回路を起動しない
ときには電源の供給がされず低消費電力化が達成され
る。電源が供給される状態で、論理回路から論理出力信
号が出力されると、この小振幅の論理出力信号を大振幅
の出力信号にして出力するので、論理回路の実行は高速
に行われ、かつ、他の回路を高い駆動力をもって駆動す
ることができる。さらに、第１の電界効果トランジスタ
によって、バイポーラトランジスタの飽和を防ぎ、バイ
ポーラトランジスタの高速なスイッチングを可能にす
る。
【００２５】
【実施例】図１は本発明のキャリー伝播回路の実施例で
ある。図において１１〜１４はＮＭＯＳであり、１１と
１２のドレインとソースがノードＮ1 で、１２と１３の
ドレインとソースがノードＮ2 で、１３と１４のドレイ
ンとソースがノードＮ3 で共通接続され、ＮＭＯＳ１１
のソースは、ノードＮ0 でＮＭＯＳ２０のドレインと共
通接続される。また、ＮＭＯＳ１４のドレインはノード
Ｎ4 でＮＰＮトランジスタ５０のベースに接続される。
ＮＭＯＳ１１〜１４のゲートは対応する一組の入力信号
Ａ，Ｂの排他的論理和出力に接続される。
【００２６】ノードＮ0 と基準電位間にはＮＭＯＳ２０
と３０の直列接続、ノードＮ1 と基準電位間にはＮＭＯ
Ｓ２１と３１の直列接続、ノードＮ2 と基準電位間には
ＮＭＯＳ２２と３２の直列接続、ノードＮ3 と基準電位
間にはＮＭＯＳ２３と３３の直列接続、ノードＮ4 と基
準電位間にはＮＭＯＳ２４と３４の直列接続がある。そ
して、ＮＭＯＳ２０のゲートにはキャリー入力信号ＣＩ
Ｎが接続され、ＮＭＯＳ２１〜２４のそれぞれのゲート
には対応する一組の入力信号Ａ，Ｂの論理積出力に接続
される。また、ＮＭＯＳ３０〜３４のゲートにはクロッ
ク信号
【００２７】
【数８】
【００２８】が共通に接続される。ＮＰＮトランジスタ
５０のコレクタは、抵抗４３の一端に、ベースはノード
Ｎ4 に、エミッタは基準電位に接続される。抵抗４３の
他端はＮＭＯＳ４１，４２とＰＭＯＳ４０のドレインに
共通接続される。ＮＭＯＳ４１，４２のソースはＮＰＮ
トランジスタ５０のベースに接続され、ＮＭＯＳ４１の
ゲートはクロック
【００２９】
【数９】
【００３０】に、ＮＭＯＳ４２のゲートは電源ＶCCに接
続される。ＰＭＯＳ４０のソースは電源ＶCCに接続され
る。また、ＰＭＯＳ４０のゲートはモード信号
【００３１】
【数１０】
【００３２】に接続される。以上のような構成で４ビッ
トのキャリー出力ＣOUT はＮＰＮトランジスタ５０のコ
レクタから取り出される。次に、この回路の動作を代表
的な二つのケースについて説明する。
【００３３】（１）
【００３４】
【数１１】
【００３５】このとき、ＮＭＯＳ１１〜１４，ＮＭＯＳ
２１〜２４はすべてオフである。従って、このとき入力
キャリーＣINの如何にかかわらず、ノードＮ4 から基準
電位への電流バスは存在しない。このため、ＰＭＯＳ４
０，ＮＭＯＳ４２を通ってＮＰＮトランジスタ５０にベ
ース電流が流れ、ＮＰＮトランジスタ５０はオンにな
る。従って、このとき、キャリー出力ＣOUT は“０”で
ある。
【００３６】（２）
【００３７】
【数１２】
【００３８】このとき、ＮＭＯＳ、１１〜１４はすべて
オン、ＮＭＯＳ２１〜２４はすべてオフである。この状
態でキャリー入力ＣINが“０”であれば前述のケース同
様にノードＮ4 から基準電位への電流バスは存在しない
のでＮＰＮトランジスタ５０はオンであり、キャリー出
力ＣOUT は“０”である。一方、ＣINが“１”であれば
ノードＮ4 ，Ｎ3 ，Ｎ2 ，Ｎ1 ，Ｎ0 を通って基準電位
への電流バスが形成されるのでＮＰＮトランジスタ５０
へのベース電流が基準電位へバイパスされ、ＮＰＮトラ
ンジスタ５０はオフになる。この結果、ＰＭＯＳ４０、
抵抗４３を通して負荷（図示されない）が充電され、キ
ャリー出力ＣOUT が“１”になる。
【００３９】なお、ＮＭＯＳ４１はクロック信号
【００４０】
【数１３】
【００４１】が“１”のときＮＰＮトランジスタ５０へ
のベース電流を増加してターンオンを速めるための付加
手段であり、抵抗４３はキャリー出力ＣOUT のレベルを
合わせるためのレベルシフト手段である。また、ＰＭＯ
Ｓ４０のゲートはモード信号
【００４２】
【数１４】
【００４３】に接続されていて、通常動作時は
【００４４】
【数１５】【００４５】が“０”レベルでオンになっているが、非
動作時は
【００４６】
【数１６】
【００４７】が“１”レベルでオフになって回路全体の
電力を遮断するようになっている。
【００４８】注目すべきことは、以上の（１），（２）
の説明の動作過程でキャリー信号が伝播するノードＮ0
〜Ｎ4 の電圧はＮＰＮトランジスタ５０のベース・エミ
ッタ間接合電圧（約０.９Ｖ ）に抑えられ、従来のキャ
リー伝播回路に比べて１／５以下の低振幅で動作してい
ることである。このため、キャリーの伝播パスに存在す
る寄生容量の充放電時間が短くなり、高速のキャリー伝
播が達成できる。また、レベル再生手段としてＭＯＳに
比べて伝達コンダクタンスの大きいバイポーラトランジ
スタを組み合わせたため、ノードＮ4 の低振幅信号を効
果的に大振幅の論理レベル信号として取り出すことがで
きる。
【００４９】また、バイポーラトランジスタ５０のコレ
クタ電極とベース電極との間に、ゲートに所定のバイア
スを与えられる電界効果トランジスタ４２を接続したた
め、バイポーラトランジスタのコレクタ電位がベース電
位よりも低くならないように電流路が形成され、バイポ
ーラトランジスタの飽和が回避される。
【００５０】
【発明の効果】本発明によれば、回路を起動しないとき
には外部信号によって電源の供給を任意に停止できるの
で消費電力を低減し、論理回路の論理動作を小振幅信号
で行うので論理動作を高速にでき、バイポーラトランジ
スタで大振幅の出力信号にするので外部の回路へ高い駆
動力で信号を出力でき、バイポーラトランジスタの飽和
を防ぐのでバイポーラトランジスタの高速なスイッチン
グを可能にする。 Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device used for arithmetic processing of a digital computer or the like. 2. Description of the Related Art Speeding up of a carry propagation circuit is one of the decisive factors in speeding up arithmetic processing of a digital computer or the like.
Conventionally, a carry propagation circuit using a MOS switch as shown in FIG. 2 is often used in this type of circuit. In the figure, 1 is a MOS switch for propagating a carry generated in a lower bit to an upper bit, 2 is a MOS switch for generating a carry, and 3 is a MOS switch for suppressing a carry. The logical expression of carry generation according to this principle is as follows: That is, ## EQU2 ## At the time of, ## EQU3 ## The carry from the lower bit is propagated to the upper bit. ## EQU4 ## Further, At the time, ## EQU5 ## The carry "1" is output regardless of the carry of the lower bit. Similarly, [Equation 6] When ## EQU7 ## The carry "0" is output regardless of the carry of the lower bit. A conventional example applying this principle is Japanese Patent Laid-Open No. 59-10.
No. 032 and JP-A-59-75343. Further, when the bipolar transistor is used in the conventional digital circuit technology, it is necessary to avoid the saturation state of the bipolar transistor for the high speed switching process. Therefore, conventionally, so-called Schottky transistors have been used to reduce the saturation state. [0021] According to the prior art,
Circuit that is supplied with power even when it does not operate as a logic circuit
It means that the power consumption is reduced.
Did not. The object of the present invention is to operate the circuit.
The external control signal to enable operation.
To output a small-amplitude logic output signal from the logic circuit.
Semiconductor integration that achieves high speed and low power consumption
The provision of circuit devices. [0023] The features of the present invention are
A first potential portion having a potential and the potential of the first potential portion
And a second potential part having a potential different from
Connected to the output terminal part for applying a force and the first potential part,
The collector connected to the output terminal section and the second potential section
Bipolar transistor having an emitter connected to
And the logic of the input signal, and
Amplifies with a small amplitude of the potential difference between the base and emitter of the star
A logic circuit that outputs a logic output signal and the bipolar transistor
Dray between the collector of the transistor and the base
The source and the source are connected to the first potential portion at the gate,
The collector potential of the bipolar transistor is the base voltage.
The current path is formed so that it does not fall below
-The first field effect transistor that prevents saturation of the transistor
The first potential part and the bipolar transistor
Source and drain are connected between the
A second power source that applies a local signal to the gate to control ON / OFF
And a field effect transistor, and
Controls the power supply to the bipolar transistor and
When supplying power, the bipolar transistor
The logic output signal of low amplitude is received at the base, and the logic output is output.
If the output signal is high level,
Above the potential difference between the two terminals, the first potential portion and the second potential portion are
Output an output signal with a large amplitude less than the potential difference from the
Is to do. The function of the external signal is applied to the gate of the second field effect transistor.
Signal is applied to the bipolar transistor from the first potential portion.
Control the supply of power to the collector of the transistor, which
The whole circuit is turned on / off and the circuit is not started.
Sometimes power is not supplied and low power consumption is achieved.
You. The logic output signal from the logic circuit while power is supplied.
Signal is output, this small-amplitude logic output signal
Since it is output as the output signal of, the logic circuit can be executed at high speed.
And drive other circuits with high driving force.
Can be Further, the first field effect transistor
Prevents the bipolar transistor from being saturated and
Enables high-speed switching of polar transistors
You. FIG. 1 shows an example of a carry propagation circuit according to the present invention. In the figure, 11 to 14 are NMOSs, the drains and sources of 11 and 12 are a node N 1 , the drains and sources of 12 and 13 are a node N 2 , and the drains and sources of 13 and 14 are a node N 3 in common. And NMOS11
Source is commonly connected to the drain of the NMOS 20 at the node N 0 . The drain of the NMOS 14 is connected to the base of the NPN transistor 50 at the node N 4 .
The gates of the NMOSs 11 to 14 are connected to the exclusive OR outputs of the corresponding set of input signals A and B. An NMOS 20 is provided between the node N 0 and the reference potential.
And 30 connected in series, NMO between the node N 1 and the reference potential
S21 and 31 connected in series, NMOS 22 and 32 connected in series between node N 2 and reference potential, NMOS 23 and 33 connected in series between node N 3 and reference potential, NMOS 24 connected between node N 4 and reference potential. There are 34 series connections. Then, the carry input signal CI is applied to the gate of the NMOS 20.
N is connected, and the gates of the NMOSs 21 to 24 are connected to the logical product output of the corresponding set of input signals A and B. Further, the gates of the NMOSs 30 to 34 have clock signals of the following formula: Are commonly connected. The collector of the NPN transistor 50 is connected to one end of the resistor 43, the base is connected to the node N 4 , and the emitter is connected to the reference potential. The other end of the resistor 43 is commonly connected to the drains of the NMOSs 41 and 42 and the PMOS 40. Sources of NMOS 41 and 42 are NPN
Connected to the base of the transistor 50, the gate of the NMOS 41 has a clock The gate of the NMOS 42 is connected to the power source V CC . The source of PMOS 40 is connected to power supply V CC . Further, the gate of the PMOS 40 has a mode signal Is connected to. With the above configuration, the 4-bit carry output C OUT is taken out from the collector of the NPN transistor 50. Next, the operation of this circuit will be described for two typical cases. (1) ## EQU6 ## At this time, the NMOS 11 to 14, the NMOS
21-24 are all off. Therefore, at this time, there is no current bus from the node N 4 to the reference potential regardless of the input carry C IN . Therefore, the PMOS4
0, the base current flows through the NPN transistor 50 through the NMOS 42, and the NPN transistor 50 is turned on. Therefore, at this time, the carry output C OUT is “0”. (2) ## EQU6 ## At this time, the NMOSs 11 to 14 are all on and the NMOSs 21 to 24 are all off. In this state, if carry input C IN is “0”, there is no current bus from node N 4 to the reference potential as in the case described above, so NPN transistor 50 is on and carry output C OUT is “0”. is there. On the other hand, if C IN is “1”, a current bus to the reference potential is formed through the nodes N 4 , N 3 , N 2 , N 1 and N 0 , so that the NPN transistor 50 is formed.
The base current to the reference potential is bypassed to the reference potential and the NPN transistor 50 is turned off. As a result, the PMOS 40,
A load (not shown) is charged through the resistor 43, and the carry output C OUT becomes “1”. It should be noted that the NMOS 41 outputs the clock signal ## EQU6 ## When is "1", it is an additional means for increasing the base current to the NPN transistor 50 to accelerate turn-on, and the resistor 43 is a level shift means for adjusting the level of the carry output C OUT . Also, PMO
The gate of S40 is a mode signal [Expression 14] Is connected to, and in normal operation, Is turned on at the "0" level, but when not operating, Is turned off at the "1" level to shut off the power of the entire circuit. It should be noted that the above (1) and (2)
The node N 0 through which the carry signal propagates in the operation process described in 1.
The voltage of ~ N 4 is suppressed to the base-emitter junction voltage of the NPN transistor 50 (about 0.9V), and it operates at a low amplitude of 1/5 or less as compared with the conventional carry propagation circuit. Therefore, the charging / discharging time of the parasitic capacitance existing in the carry propagation path is shortened, and high-speed carry propagation can be achieved. Further, since a bipolar transistor having a larger transfer conductance than that of the MOS is combined as the level reproducing means, the low amplitude signal at the node N 4 can be effectively taken out as a large amplitude logic level signal. Further, since the field effect transistor 42 which can give a predetermined bias to the gate is connected between the collector electrode and the base electrode of the bipolar transistor 50, the current so that the collector potential of the bipolar transistor does not become lower than the base potential. The path is formed and saturation of the bipolar transistor is avoided. According to the present invention, when the circuit is not activated
The power supply can be stopped arbitrarily by an external signal
Reduces the power consumption, and the logic operation of the logic circuit is a small-amplitude signal.
Since it is performed in, the logical operation can be performed at high speed and the bipolar transistor
Since the output signal of large amplitude is output from the
Power can output signals, and bipolar transistor saturation
To prevent the high-speed switching of the bipolar transistor.
Enable
【図面の簡単な説明】
【図１】本発明の実施例の回路図である。
【図２】従来のＭＯＳスイッチを用いたキャリー伝播回
路図である。
【符号の説明】
１１〜１４，２０〜２４，３０〜３４…ＮＭＯＳトラン
ジスタ、４１〜４２…ＮＭＯＳトランジスタ、４０…Ｐ
ＭＯＳトランジスタ、５０…ＮＰＮトランジスタ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of an embodiment of the present invention. FIG. 2 is a carry propagation circuit diagram using a conventional MOS switch. [Description of Reference Signs] 11-14, 20-24, 30-34 ... NMOS transistors, 41-42 ... NMOS transistors, 40 ... P
MOS transistor, 50 ... NPN transistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁郎 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭56−115037（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Ikuo Masuda 4026 Kuji-cho, Hitachi City, Ibaraki Prefecture Co., Ltd. Hitachi, Ltd. (56) References JP-A-56-115037 (JP, A)
Claims (1)
電位部と、 出力信号を出力する出力端子部と、 上記第１の電位部に接続され、上記出力端子部に接続さ
れるコレクタと上記第２の電位部に接続されるエミッタ
とを有するバイポーラトランジスタと、 入力信号の論理を取り、上記バイポーラトランジスタの
ベースとエミッタ間の電位差の小振幅で振幅する論理出
力信号を出力する論理回路と、 上記バイポーラトランジスタの上記コレクタと上記ベー
スとの間にドレインとソースが、上記第１の電位部にゲ
ートが接続され、上記バイポーラトランジスタのコクレ
タ電位がベース電位より低くならないように電流路を形
成して上記バイポーラトランジスタの飽和を防ぐ第１の
電界効果トランジスタと、 上記第１の電位部と上記バイポーラトランジスタのコレ
クタとの間にソースとドレインが接続され、外部信号を
ゲートに印加してオン・オフ制御する第２の電界効果ト
ランジスタとを有し、 上記外部信号によって上記バイポーラトランジスタへの
電源の供給を制御し、上記電源を供給する場合に上記バ
イポーラトランジスタのベースで低振幅の上記論理出力
信号を受け、上記論理出力信号がハイレベルで出力され
れば、上記ベース−エミッタ間の電位差以上で上記第１
の電位部と上記第２の電位部との電位差以下の大振幅で
振幅する出力信号を出力することを特徴とする半導体集
積回路装置。 ２．請求項１において、 上記論理回路は、一組の論理信号の排他的論理和信号を
ゲートで受けて制御される第３の電界効果トランジスタ
と上記第３の電界効果トランジスタのソースまたはドレ
インと上記バイポーラトランジスタのエミッタとの間に
ソースとドレインが接続され、上記一組の論理信号の論
理積をゲートで受けて制御される第４の電界効果トラン
ジスタとを有する１ビットキャリー形成回路を異なる上
記一組の 論理信号に対応して複数有して構成されるキャ
リー形成回路と、上記キャリー形成回路の最下位ビット
の第３の電界効果トランジスタのソースまたはドレイン
と上記バイポーラトランジスタのエミッタとの間にソー
スまたはドレインが接続され、キャリー伝播のためのキ
ャリー入力信号をゲートに入力する第３の電界効果トラ
ンジスタを有して構成されるキャリー伝播回路とからな
り、上記キャリー形成回路の最上位ビットの第３の電界
効果トランジスタのソースまたはドレインと第４の電界
効果トランジスタのソースまたはドレインとの接続部か
ら出力される上記一方の論理出力信号を上記バイポーラ
トランジスタのベースに入力することを特徴とする半導
体集積回路装置。 ３．請求項２において、 上記１ビットキャリー形成回路の第４の電界効果トラン
ジスタのソースまたはドレインと上記バイポーラトラン
ジスタのエミッタとの間にソースとドレインが上記第４
の電界効果トランジスタに対して直列接続され、第１の
クロック信号をゲートに受けて制御される第５の電界効
果トランジスタと、 上記キャリー伝播回路の第３の電界効果トランジスタの
ソースまたはドレインと上記バイポーラトランジスタの
エミッタとの間にソースとドレインが上記第３の電界効
果トランジスタに対して直列接続され、上記第１のクロ
ック信号をゲートに受けて制御される第６の電界効果ト
ランジスタとを有することを特徴とする半導体集積回路
装置。 ４．請求項１から３のいずれか１項において、 上記第１，第３乃至第６の電界効果トランジスタはＮ型
電界効果トランジスタであり、上記バイポーラトランジ
スタはＮＰＮ型トランジスタであることを特徴とする半
導体集積回路装置。 ５．請求項１から４のいずれか１項において、 上記第１の電界効果トランジスタに上記第１の電位と上
記バイポーラトランジスタのベースとの間に接続され、
第２のクロック信号によって制御され、上記ベ ースヘの
ベース電流を増加するために供給し、上記バイポーラト
ランジスタのターン・オンを速める第７の電界効果トラ
ンジスタを有することを特徴とする半導体集積回路装
置。 (57) [Claims] The first potential part having a predetermined potential and the second potential part having a potential different from the potential of the first potential part.
An electric potential part, an output terminal part for outputting an output signal, and a first electric potential part connected to the output terminal part.
Collector and an emitter connected to the second potential part
And a bipolar transistor having a logic of an input signal,
A logic output that oscillates with a small amplitude of the potential difference between the base and the emitter.
A logic circuit for outputting a force signal, the collector and the base of the bipolar transistor.
The drain and the source are connected to the first potential section between
Connected to the collector of the bipolar transistor.
The current path is shaped so that the
To prevent saturation of the bipolar transistor
The field effect transistor, the first potential portion and the bipolar transistor
Source and drain are connected between the
A second field effect transistor that is applied to the gate to control on / off.
And a transistor to the bipolar transistor according to the external signal.
When the power supply is controlled and the above power is supplied,
Low-amplitude logic output at the base of the Ipolar transistor
Signal, the above logic output signal is output at high level
If the potential difference between the base and the emitter is greater than the first potential,
With a large amplitude less than the potential difference between the second potential part and the second potential part
Collection of semiconductors characterized by outputting an output signal that swings
Product circuit device. 2. The logic circuit according to claim 1, wherein the logic circuit outputs an exclusive OR signal of a set of logic signals.
Third field-effect transistor controlled by gate
And the source or drain of the third field effect transistor
Between the in and the emitter of the bipolar transistor
The source and drain are connected, and the theory of the above set of logic signals
Fourth field-effect transistor controlled by gate
1-bit carry forming circuit with
A cache having a plurality of sets corresponding to a set of logic signals.
Lee forming circuit and the least significant bit of the carry forming circuit
Source or drain of the third field effect transistor of
Between the emitter and the emitter of the bipolar transistor
Or the drain is connected and the key for carry propagation.
Third field effect transistor for inputting a carrier input signal to the gate
It consists of a carry propagation circuit that has a transistor
And the third electric field of the most significant bit of the carry forming circuit.
Source or drain of effect transistor and fourth electric field
Connection to the source or drain of the effect transistor
From one of the logic output signals
A semi-conductor characterized by inputting to the base of a transistor
Body integrated circuit device. 3. The fourth field effect transistor of the 1-bit carry forming circuit according to claim 2.
The source or drain of the transistor and the bipolar transistor
The source and drain are between the emitter of the transistor and the fourth
Connected in series to the field effect transistor of
Fifth field effect controlled by receiving clock signal at gate
Of the result transistor and the third field effect transistor of the carry propagation circuit.
Of the source or drain and the bipolar transistor
The source and drain are between the emitter and the third electric field effect described above.
It is connected in series to the transistor and connects to the first
Field effect transistor controlled by receiving a clock signal at its gate
A semiconductor integrated circuit having a transistor
apparatus. 4. In any one of claims 1 to 3, said first field effect transistor of the third to sixth N-type
It is a field effect transistor,
The transistor is an NPN type transistor.
Conductor integrated circuit device. 5. The first field effect transistor according to any one of claims 1 to 4, wherein the first potential and the upper potential are higher than each other.
Connected between the base of the bipolar transistor,
It is controlled by a second clock signal, the base Suhe
Supply to increase the base current, the bipolar transistor
Seventh field effect tiger that speeds up turn-on of a transistor
Semiconductor integrated circuit device characterized by having a transistor
Place.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240886A JP2671660B2 (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240886A JP2671660B2 (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032691A Division JP2568996B2 (en) | 1985-02-22 | 1985-02-22 | Semiconductor integrated circuit device and carrier propagation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356813A JPH04356813A (en) | 1992-12-10 |
| JP2671660B2 true JP2671660B2 (en) | 1997-10-29 |
Family
ID=17066161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240886A Expired - Lifetime JP2671660B2 (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671660B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115037A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
-
1991
- 1991-09-20 JP JP3240886A patent/JP2671660B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04356813A (en) | 1992-12-10 |
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