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JP2663863B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2663863B2
JP2663863B2 JP6104421A JP10442194A JP2663863B2 JP 2663863 B2 JP2663863 B2 JP 2663863B2 JP 6104421 A JP6104421 A JP 6104421A JP 10442194 A JP10442194 A JP 10442194A JP 2663863 B2 JP2663863 B2 JP 2663863B2
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正洋 新森
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Nippon Electric Co Ltd
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Publication date
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Priority to DE69511314T priority patent/DE69511314T2/de
Priority to EP02019585A priority patent/EP1267410A3/en
Priority to KR1019950009184A priority patent/KR0172016B1/ko
Priority to EP95105833A priority patent/EP0678921B1/en
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Priority to US08/772,899 priority patent/US5801414A/en
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装
置、特に、１層ゲート型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭセルは、たとえば
Ｎ+型ソース領域及びドレイン領域を有するＰ型半導体
基板上に絶縁層を介してフローティングゲートを形成
し、さらにこのフローティングゲート上に絶縁層を介し
てコントロールゲートを形成する２層ゲート型である。
この２層ゲート型ＥＥＰＲＯＭにおいては、コントロー
ルゲートとドレイン領域との間に所定電圧を印加してフ
ローティングゲートに電子の注入、抽出を行っている。
しかしながら、このような２層ゲート型は工程数が多く
かつ製造コストが高いことから最近１層ゲート型ＥＥＰ
ＲＯＭが提案されている（参照：特開昭５９−１５５９
６８号公報）。
【０００３】図１２は従来の１層ゲート型ＥＥＰＲＯＭ
を示し、（Ａ）は平面図、（Ｂ）はＢ−Ｂ線の断面図で
ある。図１２においては、Ｐ型単結晶シリコン基板２１
上のフィールド酸化層２２によって区画された素子形成
領域に、Ｎ+型不純物拡散層２３，２４，２５，２６が
設けられている。ここで、拡散層２３はソース領域
（Ｓ）、拡散層２４はドレイン領域（Ｄ）、拡散層２５
はビット線用領域、拡散層２６はコントロールゲート
（ＣＧ）として作用するプログラム用領域である。
【０００４】また、ドレイン領域２４及びソース領域２
３とドレイン領域２４との間のチャネル領域上には極薄
のシリコン酸化層２７が形成され、また、プログラム用
領域２６上には極薄のシリコン酸化層２８が形成されて
いる。これらシリコン酸化層２７，２８上にポリシリコ
ンよりなるフローティングゲート（ＦＧ）２９が形成さ
れている。
【０００５】さらに、ドレイン領域２４とビット線用領
域２５との間のチャネル領域上には、ゲート酸化層３０
を介してポリシリコンよりなるセレクトゲート３１が形
成されている。なお、フローティングゲート２９及びセ
レクトゲート３１は第１層のポリシリコンにより形成で
きる。
【０００６】さらに、ＣＶＤによるシリコン酸化層３２
が全面に形成されている。シリコン酸化層３２上には、
ソース領域２３にコンタクトホール３３を介して接続さ
れた書込み、消去時のアルミニウムよりなる共通ビット
線３４が形成され、また、ビット線用領域２５にコンタ
クトホール３５を介して接続されたアルミニウムよりな
るビット線３６が形成されている。
【０００７】さらに、図１２の隣接部分をも示す図１３
を参照すると、多数のセルに亘ってフローティングゲー
ト２９を覆うようにシリコン酸化層３２を介して第２層
のポリシリコンよりなるコントロールゲート線３７が形
成され、コンタクトホール３８を介してプログラム用領
域２６に接続されている。
【０００８】図１２、図１３の等価回路図を図１４に示
すと、セルＣijは、たとえば１バイト単位で設けられた
セレクトゲート３１であるワード線ＷＬi及びコントロ
ールゲート線（ＣＧi）３７に対して直交して設けられ
た共通ビット線（ＣＢＬj）３４及びビット線（ＢＬj）
３６との各交差点に設けられている。セルＣijへの消去
動作は、プログラム用領域２６を高電位にし、ドレイン
領域２４を０Ｖとしてシリコン酸化層２７を介してファ
ウラ・ノルドハイム（Ｆ−Ｎ）トンネル効果により電子
をフローティングゲート２９に注入することにより行
い、逆に、セルＣijへの書込動作は、コントロール領域
２６を０Ｖにし、ドレイン領域２４を高電圧として、シ
リコン酸化層２７を介してＦ−Ｎトンネル効果により電
子をフローティングゲート２９から流出させることによ
り行う。ここで、ドレイン領域２４とプログラム用領域
２６との間の電圧をＶCG、フローティングゲートＦＧと
ドレイン領域２４（シリコン酸化層２７部分）との間の
容量をＣ1、フローティングゲートＦＧとプログラム用
領域２６（シリコン酸化層２８部分）との間の容量をＣ
2とすれば、フローティングゲートＦＧの電位は、 ＶFG≒ＶCG・Ｃ2／（Ｃ1＋Ｃ2） （１） となる。従って、シリコン酸化層２８のプログラム領域
２６への対向面積をシリコン酸化層２７のドレイン領域
２４への対向面積より大きくすることにより ＶFGを大
きくでき、この結果、シリコン酸化層２７を流れるＦ−
Ｎトンネル電流を大きくできる。
【０００９】また、プログラム用領域２６及びセレクト
ゲート３１つまりコントロールゲート線ＣＧi及びワー
ド線ＷＬiを一方向に平行に配置し、これに対して、ビ
ット線ＢＬj及び共通ビット線ＣＢＬjを直交に配置し、
高集積化を計っている。
【００１０】さらに、プログラム用領域２６に電圧を供
給するコントロールゲート線３７は低抵抗のポリシリコ
ンにより形成しているので、プログラム用領域２６への
電圧印加の遅延を小さくできる。また、コントロールゲ
ート線３７はフローティングゲート２９全体を保護し、
信頼性を上げると共に、コントロールゲート線３７とフ
ローティングゲート２９との間の容量が上述の（１）式
のＣ2に寄与するのでフローティングゲート２９の電圧
ＶFGを高くでき、効率的なＦ−Ｎトンネル効果を行え
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来の１層ゲート型ＥＥＰＲＯＭにおいては、フローテ
ィングゲートとドレイン領域との間においてＦ−Ｎトン
ネル電流による電子の注入、流出を行う点では２層ゲー
ト型ＥＥＰＲＯＭと共通である。従って、シリコン酸化
層２７において電子がトラップされてセルトランジスタ
特性を変動させるという課題がある。
【００１２】また、上述の（１）式のＶFGを高めるため
に、ドレイン領域つまりシリコン酸化層２７の面積を小
さくして容量Ｃ1を小さくすればよいが、この場合、チ
ャネル領域の縮小を招き、この結果、チャネル幅の縮小
はオン電流の減少を招き、チャネル長の縮小はパンチス
ルーを生じさせることから、また、フォトリソグラフィ
ー技術から、チャネル領域のチャネル長、チャネル幅の
縮小には限度がある。また、上述の（１）式のＶFGを高
めるには、シリコン酸化層２８の面積を大きくすればよ
いが、低集積化を招く。従って、（１）式のＶFGの値を
大きくできず、Ｆ−Ｎトンネル効果が効率的でないとい
う課題もある。
【００１３】さらに、プログラム用領域２６への電圧印
加遅延防止のためにポリシリコンのコントロールゲート
線３７を設けて複数のセル毎に接続しているが、複数の
セル毎での電圧印加遅延防止効果しかなく、プログラム
用領域２６自身による電圧印加遅延は解決されていない
という課題もある。
【００１４】従って、本発明の目的は、１層ゲート型不
揮発性記憶装置のセントランジスタの特性を改善するこ
とにある。他の目的は、１層ゲート型不揮発性記憶装置
のＦ−Ｎトンネル効果の効率を向上せしめることにあ
る。また、他の目的は、１層ゲート型不揮発性記憶装置
の書込、消去コントロールの制御電圧の遅延を防止する
ことにある。さらに、他の目的は、読出動作の高速化を
図ることにある。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板内に反対導電型のドレイン領
域、ソース領域、プログラム用領域を形成し、ドレイン
領域上、ドレイン領域とソース領域との間のチャネル領
域上及びプログラム用領域上に絶縁層を介してフローテ
ィングゲートを形成する。さらに、フローティングゲー
トとプログラム用領域との間の容量をフローティングゲ
ートとドレイン領域との間の容量を小さくする。これに
より、プログラム用領域をドレイン領域との間に所定電
圧を印加したときにプログラム用領域とフローティング
ゲートとの間でトンネル電流を発生させるようにしたも
のである。
【００１６】
【作用】上述の手段によれば、Ｆ−Ｎトンネル効果はフ
ローティングゲートとドレイン領域との間で行われない
ので、セルトランジスタの絶縁層に電子がトラツプされ
ず、従って、セルトランジスタの特性劣化はない。ま
た、プログラム用領域はトランジスタとして作用せしめ
ないので、フローティングゲートとプログラム用領域と
の対向面積は極限まで縮小可能であり、それに対応して
フローティングゲートとドレイン領域との対向面積を決
定すればよいので、これらの容量比を大きくでき、従っ
て、フローティングゲートの電圧ＶFGを大きくでき、Ｆ
−Ｎトンネル効果が向上する。さらに、プログラム用領
域は各セル毎に独立して設けられるので、電圧供給の遅
延は少ない。
【００１７】
【実施例】図１は本発明に係る不揮発性半導体記憶装置
の第１の実施例を示す平面図、図２の（Ａ）、（Ｂ）、
（Ｃ）は図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線断面図で
ある。図１、図２においては、Ｐ型単結晶シリコン層１
上のフィールド酸化層２によって区画された素子形成領
域には、Ｎ+型不純物拡散層３，４，５，６が設けられ
ている。ここで、拡散層３はドレイン領域（Ｄ）、拡散
層４はソース領域（Ｓ）、拡散層５はビット線用領域、
拡散層６はプログラム用領域である。
【００１８】また、ドレイン領域３上及びドレイン領域
３とソース領域４との間のチャネル領域上には極薄のシ
リコン酸化層７が形成され、また、プログラム用領域６
の一部の上には極薄のシリコン酸化層８が形成される。
これらシリコン酸化層７，８上にポリシリコンよりなる
フローティングゲート（ＦＧ）９が形成されている。
【００１９】さらに、ソース領域４とビット線用領域５
との間のチャネル領域上にはゲート酸化層１０を介して
ポリシリコンよりなるセレクトゲート１１が形成されて
いる。なお、この場合も、フローティングゲート９及び
セレクトゲート１１は、第１層のポリシリコンにより形
成できる。
【００２０】全面に層間絶縁層１２を形成し、これにコ
ンタクトホール１３，１４，１５を開口する。コンタク
トホール１３を介してアルミニウムよりなる共通ビツト
線１６を形成し、コンタクトホール１４を介してアルミ
ニウムよりなるビツト線１７を形成し、コンタクトホー
ル１５を介してアルミニウムよりなるビツト線１８を形
成する。これらは第１層のアルミニウムにより形成でき
る。
【００２１】さらに、全面に層間絶縁層１９を形成し、
これにスルーホール２０を開口し、第２層のアルミニウ
ムよりなるコントロールゲート線２１を形成する。
【００２２】このようにして形成されたフローティング
ゲート９においては図３に示すように、ドレイン領域３
に対向する面積に比較してプログラム用領域６に対向す
る面積は小さい。従って、ドレイン領域３への印加電圧
をＶDとし、フローティングゲートＦＧとドレイン領域
（シリコン酸化層７部分）との間の容量をＣ1、フロー
ティングゲートＦＧとプログラム用領域６（シリコン酸
化層８部分）との間の容量をＣ2とすれば、フローティ
ングゲートＦＧの電位は、 ＶFG≒ＶD・Ｃ1／（Ｃ1＋Ｃ2） （２） となる。ここで、シリコン酸化層７，８の厚さが同一で
あれば、 ＶFG≒ＶD・Ｓ1／（Ｓ1＋Ｓ2） （３） ただし、Ｓ1 はシリコン酸化層７のドレイン領域３への
対向面積、Ｓ2 はシリコン酸化層８のプログラム用領域
６への対向面積である。従って、シリコン酸化層７のド
レイン領域対向面積をシリコン酸化層８のプログラム用
領域対向面積より大きくすることによりＶFGを大きくで
き、この結果、シリコン酸化層８を流れるＦ−Ｎトンネ
ル電流を大きくできる。たとえば、シリコン酸化層８の
プログラム用領域対向面積Ｓ2はトランジスタ特性の制
限がないので純粋に加工限界まで縮小させ、これに対し
てシリコン酸化層７のドレイン領域対向面積Ｓ1を大き
くすればよいので、この対向面積Ｓ1はそれ程大きくす
ることなくＶFGを大きくできる。
【００２３】このように、本発明においては、図４の等
価回路図に示すごとく、フローティングゲート（ＦＧ）
１９とプログラム用領域６との間で電子の注入、流出を
行うようにしたものである。
【００２４】図４の等価回路図を参照すると、セルＣij
は、たとえば１バイト単位で設けられたセレクトゲート
１１であるワード線ＷＬiに対して直交して設けられた
コントロールゲート線（ＣＧi）４１ 共通ビット線
（ＣＢＬj）１６及びビット線（ＢＬj）１７との各交差
点に設けられている。セルＣijへの消去動作は、コント
ロール用領域２６を０Ｖにし、ドレイン領域３を高電位
とし、ソース領域４をオープンとしてシリコン酸化層８
を介してＦ−Ｎトンネル効果により電子をフローティン
グゲート９に注入することにより行い、逆に、セルＣij
への書込動作は、コントロール用領域６を高電位にし、
ドレイン領域３及びソース領域４を０Ｖとしてシリコン
酸化層８を介してＦ−Ｎトンネル効果により電子をフロ
ーティングゲート２９から流出させることにより行う。
なお、セルＣijが非選択の場合には、プログラム用領域
６もしくはドレイン領域３（共通ビット線ＣＢＬj）の
電位を選択レベルの１／２程度にすればよい。これによ
り、非選択セルはＦ−Ｎトンネル電流を流すのに十分な
電位差を得られず、書込及び消去をもされない。
【００２５】読出動作はワード線（セレクトゲート）Ｗ
Ｌiをハイレベルとしてビット線ＢＬjにデータを読み出
すことにより行う。これにより、大きな面積を有するド
レイン領域３の大きなジャンクション容量の影響を排除
している。つまり、読出し側に大きなジャンクション容
量が存在すると、この容量がトランジスタのドレイン側
容量として作用し、そのトランジスタの充放電能力を低
下させ、この結果、読出速度の低下を招くからである。
【００２６】また、上述の第１の実施例においては、プ
ログラム用領域６は各セル毎に独立して分離され、各プ
ログラム用領域は金属層１８及びコントロールゲート線
４１に個々に接続されている。従って、プログラム用領
域６自身による電位印加遅延は生じない。
【００２７】上述のセル構造における書込、消去動作の
一例を図５に示すと、シリコン酸化層７，８の厚さを９
０Å程度とした場合、１msのパルス印加時間で書込みオ
ン電流ＩONは１０μＡ以上、消去オフ電流Ｉ0FFは0.01
μＡ以下であった。
【００２８】図６は本発明に係る不揮発性半導体記憶装
置の第２の実施例を示す断面図であり、図２の（Ｂ）に
相当する。すなわち、フローティングゲート９及びセレ
クトゲート１１の各側壁に耐酸化性絶縁層（サイドウォ
ール層）４２を形成し、これにより、フローティングゲ
ート９を保護する。つまり、フローティングゲート９下
のシリコン酸化層７の後工程による酸化促進の防止及び
フローティングゲート９及びシリコン基板１の酸化防止
を図る。この結果、書込、消去動作の特性劣化を防止で
きる。なお、耐酸化性絶縁層４２は、フローティングゲ
ート９及びセレクトゲート１１を酸化した後にエッチバ
ックすることにより形成できる。
【００２９】図７は本発明に係る不揮発性半導体記憶装
置の第３の実施例を示す断面図であり、図２の（Ｂ）に
相当する。すなわち、セレクトゲート１１下のゲート酸
化層１０を厚くしてゲート酸化層１０′としたものであ
り、これにより、セレクトトランジスタの絶縁層耐性を
向上でき、従って、信頼性を向上できる。
【００３０】図８は本発明に係る不揮発性半導体記憶装
置の第４の実施例を示す平面図、図９は図８のIX−IX線
断面図であり、図１及び図２の（Ｂ）において、フロー
ティングゲート９上に絶縁層（たとえば酸化シリコン
層）４３を介してポリシリコンよりなる保護ゲート４４
を設け、これにより、フローティングゲート９及びその
直下のチャネル領域を保護する。また、保護ゲート４４
は各セル毎に設けられ、コンタクトホール４５を介して
ドレイン領域３に接続されている。すなわち、フローテ
ィングゲート形成後に行われる不純物注入拡散の際に、
不純物イオンがフローティングゲート９を突き抜けてシ
リコン酸化層７及びその直下のチャネル領域に注入され
るのを防止できる。この結果、セルトランジスタの特性
変動及び劣化を防止できる。また、フローティングゲー
ト９と保護ゲート４４との間の容量Ｃ3 がフローティン
グゲート９とドレイン領域３との容量Ｃ1 に並列接続さ
れるので、上述の（２）式は、 ＶFG≒ＶD (Ｃ1＋Ｃ3)／(Ｃ1＋Ｃ2＋Ｃ3) （４） となる。従って、ＶFGを大きくできる。言い換えると、
同一のＶFGを得るためには、容量Ｃ1 を小さくでき、つ
まり、フローティングゲート９とドレイン領域３との対
向面積を小さくでき、高集積化に寄与できる。たとえ
ば、シリコン酸化層７の厚さを９０Å、絶縁層４３の厚
さを１８０Å、フローティングゲート９と保護ゲート４
４との対向面積をΔＳとし、その分、フローティングゲ
ート９とドレイン領域３との対向面積ΔＳ' だけ減少さ
せ、同一のＶFGを得ようとすれば、 εＳ1 ／９０Å ＝ε（Ｓ1 −ΔＳ' ）／９０Å＋εΔＳ／１８０Å ∴ΔＳ' ＝ΔＳ／２ なお、εは酸化層の誘電率である。従って、高集積化を
図れる。
【００３１】図１０は本発明に係る不揮発性半導体記憶
装置の第５の実施例を示す断面図であり、左側には、第
１の実施例の１層ゲート型不揮発性メモリセルが示さ
れ、右側には、２層ゲート型不揮発性メモリセルが示さ
れている。これら２種類のメモリセルを１つのチップに
形成してある。このため、製造の際には、２層ゲート型
のフローティングゲート９′上の絶縁層４６及びコント
ロールゲート４７の形成フロセスが付加される。１層ゲ
ート型不揮発性メモリセルは小容量の書替え用データた
とえば暗証番号に用い、２層ゲート型不揮発性メモリセ
ルは大容量フラッシュメモリとしてＲＯＭプログラムに
用いることにより、ワンチップマイクロコンピュータの
性能向上に寄与できる。
【００３２】図１１は本発明に係る不揮発性半導体記憶
装置の第６の実施例を示す断面図であり、左側には、第
１の実施例の１層ゲート型不揮発性メモリセルが示さ
れ、右側には、Ｎチャネル型ＭＯＳトランジスタが示さ
れている。なお、右側には図示していないがＰチャネル
型ＭＯＳトランジスタも設けられており、これにより、
論理回路を構成する。これらメモリセル及び論理回路を
１つのチップに形成してある。この場合、１層ゲート型
不揮発性メモリセルの製造工程数の増加はフローティン
グゲート直下のドレイン領域形成の１工程でよい。すな
わち、論理回路において、ゲート酸化層１０”はシリコ
ン酸化層７と同一工程で製造され、ゲート４８はフロー
ティングゲート９と同一工程で製造され、ドレイン電極
４９、ソース電極５０は共通ビット線１６、ビット線１
７と同一工程で製造されるからである。これにより、短
ＴＡＴ、低製造コスト化が実現できる。
【００３３】
【発明の効果】以上説明したように本発明によれば、Ｆ
−Ｎトンネル効果はフローティングゲートとドレイン領
域との間で行われないので、セルトランジスタの絶縁層
に電子がトラツプされず、従って、セルトランジスタの
特性劣化を防止できる。また、フローティンゲートの電
圧ＶFGを大きくでき、Ｆ−Ｎトンネル効果を向上でき
る。さらに、プログラム用領域は各セル毎に独立して設
けられるので、電圧供給の遅延を防止できる。さらにま
た、ジャンクション容量の小さいソース側から読出動作
を行うので、読出動作を高速にできる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体装置の第１の実施
例を示す平面図である。
【図２】図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線の断面図
である。
【図３】図１のフローティンゲートの斜視図である。
【図４】図１、図２の等価回路図である。
【図５】本発明の効果を説明するグラフである。
【図６】本発明に係る不揮発性半導体装置の第２の実施
例を示す断面図である。
【図７】本発明に係る不揮発性半導体装置の第３の実施
例を示す断面図である。
【図８】本発明に係る不揮発性半導体装置の第４の実施
例を示す平面図である。
【図９】図８のIX−IX線断面図である。
【図１０】本発明に係る不揮発性半導体装置の第５の実
施例を示す断面図である。
【図１１】本発明に係る不揮発性半導体装置の第６の実
施例を示す断面図である。
【図１２】従来の１層ゲート型不揮発性半導体記憶装置
を示し、（Ａ）は平面図、（Ｂ）は断面図である。
【図１３】図１２の（Ａ）の隣接部分を示す平面図であ
る。
【図１４】図１２、図１３の等価回路図である。
【符号の説明】
１ Ｐ型単結晶シリコン層 ２ フィールド酸化層 ３、３’、３” ドレイン領域 ４、４’、４” ソース領域 ５ ビット領域 ６ プログラム用領域 ７，８ シリコン酸化層 ９，９′ フローティングゲート １０，１０′、１０” ゲート酸化層 １１ セレクトゲート １２ 層間絶縁層 １３，１４，１５ コンタクトホール １６，１６′ 共通ビット線 １７，１７′ ビット線 １８ 金属層 １９ 層間絶縁層 ２０ スルーホール ２１ Ｐ型単結晶シリコン基板 ２２ フィールド酸化層 ２３ ソース領域 ２４ ドレイン領域 ２５ ビット線用領域 ２６ プログラム用領域 ２７，２８ シリコン酸化層 ２９ フローティングゲート ３０ ゲート酸化層 ３１ セレクトゲート ３２ シリコン酸化層 ３３ コンタクトホール ３４ 共通ビット線 ３５ コンタクトホール ３６ ビット線 ４１ コントロールゲート線 ４２ 耐酸化性絶縁層 ４３ 絶縁層 ４４ 保護ゲート ４５ コンタクトホール ４６ 絶縁層 ４７ コントロールゲート ４８ ゲート ４９ ドレイン電極 ５０ ソース電極

Claims (23)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の電導型のドレイン領域
    （３）、ソース領域（４）及びプログラム用領域（６）
    と、 前記ドレイン領域及び該ドレイン領域と前記ソース領域
    との間のチャネル領域にあって前記半導体基板上に形成
    された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 該第１、第２の絶縁層上に亘って形成されたフローティ
    ングゲート（９）と、 を具備し、前記フローティングゲートの前記ドレイン領
    域に対する対向面積を前記フローティングゲートの前記
    プログラム用領域に対する対向面積より大きくすると共
    に、チャネル長方向の前記フローティングゲートと前記
    ドレイン領域とのオーバラップ量を前記フローティング
    ゲートと前記ソース領域とのオーバラップ量より大きく
    することにより、前記フローティングゲートと前記プロ
    グラム用領域との間の容量を前記フローティングゲート
    と前記ドレイン領域との間の容量より小さくした三端子
    型不揮発性半導体記憶装置。
  2. 【請求項２】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の電導型のドレイン領域
    （３）、ソース領域（４）及びプログラム用領域（６）
    と、 前記ドレイン領域及び該ドレイン領域と前記ソース領域
    との間のチャネル領域にあって前記半導体基板上に形成
    された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 該第１、第２の絶縁層上に亘って形成されたフローティ
    ングゲート（９）と、 を具備し、 前記フローティングゲートの前記プログラム用領域との
    間の容量を前記フローティングゲートの前記ドレイン領
    域にとの間の容量より小さくし、 前記ドレイン領域を高電位、前記プログラム用領域を接
    地電位、前記ソース領域をオープンにすることにより消
    去動作を行い、前記プログラム用領域を高電位、前記ド
    レイン領域及び前記ソース領域を接地電位にすることに
    より書込動作を行うようにした不揮発性半導体装置。
  3. 【請求項３】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の電導型のドレイン領域
    （３）、ソース領域（４）及びプログラム用領域（６）
    と、 前記ドレイン領域及び該ドレイン領域と前記ソース領域
    との間のチャネル領域にあって前記半導体基板上に形成
    された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 該第１、第２の絶縁層上に亘って形成されたフローティ
    ングゲート（９）と、 前記フローティングゲート上に絶縁層（４３）を介して
    設けられかつ該フローティングゲートに対向するドレイ
    ン領域に接続された保護ゲート（４４）と、 を具備し、前記フローティングゲートの前記プログラム
    用領域との間の容量を前記フローティングゲートの前記
    ドレイン領域にとの間の容量より小さくした不揮発性半
    導体記憶装置。
  4. 【請求項４】 フローティングゲート（９′）上に絶縁
    層（４３）を介してコントロールゲート（４４）を形成
    してなる２層ゲート型不揮発性半導体記憶装置を請求項
    １に記載の不揮発性半導体装置と同一基板上に形成した
    不揮発性半導体記憶装置。
  5. 【請求項５】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の電導型のドレイン領域
    （３）、ソース領域（４）及びプログラム用領域（６）
    と、 前記ドレイン領域及び該ドレイン領域と前記ソース領域
    との間のチャネル領域にあって前記半導体基板上に形成
    された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 該第１、第２の絶縁層上に亘って形成されたフローティ
    ングゲート（９）と、 を具備し、前記フローティングゲートの前記プログラム
    用領域との間の容量を前記フローティングゲートの前記
    ドレイン領域にとの間の容量より小さくした１層ゲート
    型不揮発性半導体記憶装置の同一基板上に、 前記第１の絶縁層及び前記フローティングゲートと同一
    材料で形成してなる論理回路用ＭＯＳトランジスタを形
    成した不揮発性半導体記憶装置。
  6. 【請求項６】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、 前記フローティングゲートの前記ドレイン領域に対する
    対向面積を前記フローティングゲートの前記プログラム
    用領域に対する対向面積より大きくすると共に、チャネ
    ル長方向の前記フローティングゲートと前記ドレイン領
    域とのオーバラップ量を前記フローティングゲートと前
    記ソース領域とのオーバラップ量より大きくすることに
    より、前記フローティングゲートと前記プログラム用領
    域との間の容量を前記フローティングゲートと前記ドレ
    イン領域との間の容量より小さくした不揮発性半導体記
    憶装置。
  7. 【請求項７】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 該フローティングゲートの側壁部に形成された耐酸化性
    絶縁層（４２）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、前記フローティングゲートと前記プログラム
    用領域との間の容量を前記フローティングゲートと前記
    ドレイン領域との間の容量より小さくした不揮発性半導
    体記憶装置。
  8. 【請求項８】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、 前記フローティングゲートと前記プログラム用領域との
    間の容量を前記フローティングゲートと前記ドレイン領
    域との間の容量より小さくし、前記第３の絶縁層の厚さ
    を前記第１、前記第２の絶縁層の厚さより大きくした不
    揮発性記憶装置。
  9. 【請求項９】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、 前記フローティングゲートと前記プログラム用領域との
    間の容量を前記フローティングゲートと前記ドレイン領
    域との間の容量より小さくし、 前記ドレイン領域を高電位、前記プログラム用領域を接
    地電位、前記ソース領域をオープンにすることにより消
    去動作を行い、前記プログラム用領域を高電位、前記ド
    レイン領域及び前記ソース領域を接地電位にすることに
    より書込動作を行うようにした不揮発性半導体記憶装
    置。
  10. 【請求項１０】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、 前記フローティングゲートと前記プログラム用領域との
    間の容量を前記フローティングゲートと前記ドレイン領
    域との間の容量より小さくし、前記セレクトゲートを高
    電位とし、前記ビット線領域へ読出動作を行うようにし
    た不揮発性半導体記憶装置。
  11. 【請求項１１】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 前記フローティングゲート上に第４の絶縁層（４３）を
    介して設けられかつ該フローティングゲートに対向する
    ドレイン領域に接続された保護ゲート（４４）と、 を具備し、前記フローティングゲートと前記プログラム
    用領域との間の容量を前記フローティングゲートと前記
    ドレイン領域との間の容量より小さくした不揮発性半導
    体記憶装置。
  12. 【請求項１２】 フローティングゲート（９′）上に絶
    縁層（４３）を介してコントロールゲート（４４）を形
    成してなる２層ゲート型不揮発性半導体記憶装置を請求
    項７に記載の不揮発性半導体装置と同一基板上に形成し
    た不揮発性半導体記憶装置。
  13. 【請求項１３】 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記第
    １の導電型と反対の第２の導電型のドレイン領域
    （３）、ソース領域（４）、プログラム用領域（６）、
    及びビット線用領域（５）と、 前記ドレイン領域及び該ドレイン領域とソース領域との
    間の第１のチャネル領域にあって前記半導体基板上に形
    成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に亘って形成されたフローテ
    ィングゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられたセレクトゲート（１
    １′）と、 を具備し、前記フローティングゲートと前記プログラム
    用領域との間の容量を前記フローティングゲートと前記
    ドレイン領域との間の容量より小さくした１層ゲート型
    不揮発性半導体記憶装置の同一基板上に、 前記第１の絶縁層及び前記フローティングゲートと同一
    材料で形成してなる論理回路用ＭＯＳトランジスタを形
    成した不揮発性半導体記憶装置。
  14. 【請求項１４】 平行に配列されたワード線（ＷＬi）
    及びコントロールゲート線（ＣＧi）と、これらに直交
    に配列されたビット線（ＢＬj）及び共通ビット線（Ｃ
    ＢＬj）と、これら各線の交差点に設けられた不揮発性
    メモリセル（Ｃij）と具備する不揮発性半導体記憶装置
    であって、前記各不揮発性メモリセルは、 第１の導電型の半導体基板（１）と、 前記半導体基板内に相互に分離されて形成され、前記共
    通ビット線に接続された前記第１の導電型と反対の第２
    の導電型のドレイン領域（３）と、 前記半導体基板内に形成された前記第２の導電型のソー
    ス領域（４）と、 前記半導体基板内に形成され、前記コントロールゲート
    線に接続された前記第２の導電型のプログラム用領域
    （６）と、 前記ドレイン領域及び該ドレイン領域と前記ソース領域
    との間の第１のチャネル領域にあって前記半導体基板上
    に形成された第１の絶縁層（７）と、 前記プログラム用領域上に形成された第２の絶縁層
    （８）と、 前記第１、第２の絶縁層上に形成されたフローティング
    ゲート（９）と、 前記ソース領域と前記ビット線用領域との間の第２のチ
    ャネル領域上に設けられた第３の絶縁層（１０）と、 該第３の絶縁層上に設けられ、前記ワード線に接続され
    たセレクトゲート（１１）と、 を具備し、前記フローティングゲートと前記プログラム
    用領域との間の容量を前記フローティングゲートと前記
    ドレイン領域との間の容量より小さくした不揮発性半導
    体記憶装置。
  15. 【請求項１５】 前記フローティングゲートの側壁部に
    耐酸化性絶縁層（４２）を形成した請求項１４に記載の
    不揮発性半導体装置。
  16. 【請求項１６】 前記第１の絶縁層及び前記第２の絶縁
    層は同一材料及び同一厚さで形成された請求項１４に記
    載の不揮発性記憶装置。
  17. 【請求項１７】 前記第３の絶縁層の厚さを前記第１、
    前記第２の絶縁層の厚さより大きくした請求項１４に記
    載の不揮発性記憶装置。
  18. 【請求項１８】 前記フローティングゲートの前記ドレ
    イン領域に対する対向面積を前記フローティングゲート
    の前記プログラム用領域に対する対向面積に対する対向
    面積より大きくした請求項１４に記載の不揮発性半導体
    記憶装置。
  19. 【請求項１９】 前記ドレイン領域を高電位、前記プロ
    グラム用領域を接地電位、前記ソース領域をオープンに
    することにより消去動作を行い、前記プログラム用領域
    を高電位、前記ドレイン領域及び前記ソース領域を接地
    電位にすることにより書込動作を行うようにした請求項
    １４に記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記セレクトゲートに高電位とし、前
    記ビット線用領域へ読出動作を行うようにした請求項１
    ４に記載の不揮発性半導体記憶装置。
  21. 【請求項２１】 さらに、前記各フローティングゲート
    上に絶縁層（４３）を介して設けられかつ該フローティ
    ングゲートに対向するドレイン領域に接続された保護ゲ
    ート（４４）を具備する請求項１４に記載の不揮発性半
    導体記憶装置。
  22. 【請求項２２】 フローティングゲート（９′）上に絶
    縁層（４３）を介してコントロールゲート（４４）を形
    成してなる２層ゲート型不揮発性半導体記憶装置を請求
    項１４に記載の不揮発性半導体装置と同一基板上に形成
    した不揮発性半導体記憶装置。
  23. 【請求項２３】 前記第１の絶縁層及び前記フローティ
    ングゲートと同一材料で形成してなるＭＯＳトランジス
    タを請求項１４に記載の不揮発性半導体記憶装置と同一
    基板上に形成した不揮発性半導体記憶装置。
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