JP2662193B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体メモリ装置
の製造方法に関し、特にメモリセルの面積が減少しても
充分な電荷蓄積容量を確保することができる半導体メモ
リ装置の製造方法に関するものである。
の製造方法に関し、特にメモリセルの面積が減少しても
充分な電荷蓄積容量を確保することができる半導体メモ
リ装置の製造方法に関するものである。
【０００２】
【従来の技術】通常のＤＲＡＭ（Dynamic Random Acces
s Memory) と同様の半導体メモリ装置は、高集積化され
るに従い十分な電荷蓄積容量を確保するのが困難な問題
点を有している。これは高集積化されるに従いメモリセ
ルの占有面積が急激に減少し、また貯蔵電極の表面積が
減少するためである。実際に、電界効果トランジスタと
共にメモリセルを形成する貯蔵電極９は、図１に示す如
く、前記電界効果トランジスタの上部に平板形態に形成
されるためメモリセルの占有面積の減少量に従い急激に
減少した表面積を有することになる。また従来のメモリ
セル製造方法も前記貯蔵電極を平板の形態に形成するた
め貯蔵電極の表面積を増加させることができなかった。
s Memory) と同様の半導体メモリ装置は、高集積化され
るに従い十分な電荷蓄積容量を確保するのが困難な問題
点を有している。これは高集積化されるに従いメモリセ
ルの占有面積が急激に減少し、また貯蔵電極の表面積が
減少するためである。実際に、電界効果トランジスタと
共にメモリセルを形成する貯蔵電極９は、図１に示す如
く、前記電界効果トランジスタの上部に平板形態に形成
されるためメモリセルの占有面積の減少量に従い急激に
減少した表面積を有することになる。また従来のメモリ
セル製造方法も前記貯蔵電極を平板の形態に形成するた
め貯蔵電極の表面積を増加させることができなかった。
【０００３】従来の半導体メモリ装置は、図１に示すよ
うに、半導体基板１の上部にフィールド酸化膜２を形成
し、前記フィールド酸化膜２により区分された前記半導
体基板１の素子領域にゲート絶縁膜３とワードライン４
Ａを形成し、ワードライン側壁に酸化膜スペーサー５を
形成し、不純物イオン注入工程で露出した半導体基板１
にソース／ドレイン領域６，６′を形成し、全体構造上
部に平坦化用絶縁膜７を塗布し、貯蔵電極９をソース又
はドレイン領域６にコンタクトするよう前記平坦化用絶
縁膜７の上部に貯蔵電極９を形成し、前記貯蔵電極９の
表面に誘電体膜１８とプレート電極１９を順次形成する
工程により製造される。
うに、半導体基板１の上部にフィールド酸化膜２を形成
し、前記フィールド酸化膜２により区分された前記半導
体基板１の素子領域にゲート絶縁膜３とワードライン４
Ａを形成し、ワードライン側壁に酸化膜スペーサー５を
形成し、不純物イオン注入工程で露出した半導体基板１
にソース／ドレイン領域６，６′を形成し、全体構造上
部に平坦化用絶縁膜７を塗布し、貯蔵電極９をソース又
はドレイン領域６にコンタクトするよう前記平坦化用絶
縁膜７の上部に貯蔵電極９を形成し、前記貯蔵電極９の
表面に誘電体膜１８とプレート電極１９を順次形成する
工程により製造される。
【０００４】
【発明が解決しようとする課題】前記のように、従来の
半導体メモリ装置は平坦化貯蔵電極を有するためメモリ
セルの占有面積が減少される場合に十分な電荷蓄積容量
を確保することができなかった。このため、従来の半導
体メモリ装置は電荷蓄積容量を十分に確保することがて
きないので高集積化が困難であった。
半導体メモリ装置は平坦化貯蔵電極を有するためメモリ
セルの占有面積が減少される場合に十分な電荷蓄積容量
を確保することができなかった。このため、従来の半導
体メモリ装置は電荷蓄積容量を十分に確保することがて
きないので高集積化が困難であった。
【０００５】従って、本発明はメモリセルの占有面積が
減少しても十分な電荷蓄積容量を確保することができる
半導体メモリ装置の製造方法を提供することにある。
減少しても十分な電荷蓄積容量を確保することができる
半導体メモリ装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的の達成のため、
本発明の半導体メモリ装置製造方法はＰ−ウオル（また
はＮ−ウオル）が形成された半導体基板上部にＬＤＤ構
造の不純物拡散領域を有するＭＯＳトランジスタを形成
する第１段階と、前記ＭＯＳトランジスタの上部表面に
一定の厚さの平坦化された絶縁酸化膜を形成し、前記平
坦化された絶縁酸化膜の上部にシリコン窒化膜、第１電
荷蓄積電極層、第１酸化膜パターン及びシリコン窒化膜
パターンを積層する第２段階と、前記第１酸化膜パター
ン及びシリコン窒化膜パターンにより露出した前記第１
電荷蓄積電極層に高温酸化方式で一定厚さの第２酸化膜
パターンを形成し、前記第１酸化膜パターン及びシリコ
ン窒化膜パターンを除去して前記第１電荷蓄積電極層を
部分的に露出させ、前記第２酸化膜パターン及び第１電
荷蓄積電極層の露出部に第２電荷蓄積電極層を形成し、
前記第２電荷蓄積電極層にコンタクトホール用第１感光
膜パターンを形成する第３段階と、前記第１感光膜パタ
ーンをマスクに利用して前記第２電荷蓄積電極層、第２
酸化膜パターン及び第１電荷蓄積電極層を順次選択エッ
チングして前記シリコン窒化膜の表面を露出させる第１
コンタクトホールを形成し、前記第１コンタクトホール
の壁面に導電スペーサーを形成し、前記導電スペーサー
をマスクに利用して前記シリコン窒化膜及び平坦化され
た絶縁酸化膜を順次選択エッチングして前記不純物拡散
領域を露出させる第２コンタクトホールを形成し、前記
第１及び第２コンタクトホールを経て前記不純物拡散領
域に接触するよう前記第２電荷蓄積電極層の上部に一定
厚さの第３電荷蓄積電極層を形成し、前記第３電荷蓄積
電極層の表面に電荷蓄積電極マスクに利用される第２感
光膜パターンを形成する第４段階と、前記第２感光膜パ
ターン及び第２酸化膜パターンをマスクに利用して前記
第３乃至第１電荷蓄積電極層を順次選択エッチングして
第１乃至第３電荷蓄積電極パターンを形成し、前記第２
感光膜パターン及び第２酸化膜パターンを除去して前記
第１乃至第３電荷蓄積電極パターンの表面及び前記導電
スペーサーの壁面を露出させ、前記第１乃至第３電荷蓄
積電極パターンのすべての露出表面及び前記導電スペー
サーの露出壁面に誘電体膜及びプレート電極層を順次形
成し、前記プレート電極層をパターン化する第５段階と
を備えたことを特徴とする半導体メモリ装置の製造方法
にある。本発明の他の目的とする所は、前記第２酸化膜
パターンの縁部分がバーズビ−クの形態を有するように
し、前記第１電荷蓄積電極パターンの表面が縁部分で漸
進的に上方にあがる傾斜面を有する半導体メモリ装置の
製造方法にある。本発明の更に他の目的とする所は、前
記第１電荷蓄積電極パターンが前記第２及び第３電荷蓄
積電極パターンに比べ、大きい面積を有するようにする
ため前記第２酸化膜パターンが前記第２感光膜パターン
に比べ、大きい面積を有する半導体メモリ装置の製造方
法にある。本発明の更に他の目的とする所は、前記誘電
体膜がＮＯや、ＯＮＯの複合構造を有する誘電物質、又
はＴａ2 Ｏ5 よりなる半導体メモリ装置の製造方法にあ
る。本発明の更に他の目的とする所は、半導体基板上部
にＬＤＤ構造の不純物拡散領域を有するＭＯＳトランジ
スタを形成する第１段階と、前記ＭＯＳトランジスタの
上部表面に一定の厚さの平坦化された絶縁酸化膜を形成
し、前記平坦化された絶縁酸化膜の上部にシリコン窒化
膜、第１電荷蓄積電極層、第１酸化膜パターン及びシリ
コン窒化膜パターンを積層する第２段階と、前記第１酸
化膜パターン及びシリコン窒化膜パターンにより露出さ
れた前記第１電荷蓄積電極層に、高温酸化方式により前
記平坦化された絶縁酸化膜とエッチング選択比が異なる
第２酸化膜パターンを一定厚さで形成し、前記第１酸化
膜パターン及びシリコン窒化膜パターンを除去して前記
第１電荷蓄積電極層を部分的に露出させ、前記第２酸化
膜パターン及び第１電荷蓄積電極層の露出部に第２電荷
蓄積電極層を形成し、前記第２電荷蓄積電極層にコンタ
クトホール用第１感光膜パターンを形成する第３段階
と、前記第１感光膜パターンをマスクに利用して前記第
２電荷蓄積電極層、第２酸化膜パターン及び第１電荷蓄
積電極層を順次選択エッチングして前記シリコン窒化膜
の表面を露出させる第１コンタクトホールを形成し、前
記第１コンタクトホールの壁面に導電スペーサーを形成
し、前記誘電スペーサーをマスクに利用して前記シリコ
ン窒化膜及び前記平坦化した絶縁酸化膜を順次選択エッ
チングして前記不純物拡散領域を露出させる第２コンタ
クトホールを形成し、前記第１及び第２コンタクトホー
ルを経て前記不純物拡散領域に接触するよう前記第２電
荷蓄積電極層の上部に一定厚さの第３電荷蓄積電極層を
形成し、前記第３電荷蓄積電極層の表面に電荷蓄積電極
マスクに利用される第２感光膜パターンを形成する第４
段階と、前記第２感光膜パターン及び第２酸化膜パター
ンをマスクに利用し、前記第３乃至第１電荷蓄積電極層
を順次選択エッチングして第１乃至第３電荷蓄積電極パ
ターンを形成し、前記第２感光膜パターン、第２酸化膜
パターン及びシリコン窒化膜を除去して前記第１電荷蓄
積電極パターンの上面及び下面、第２電荷蓄積電極パタ
ーンの下面、第３電荷蓄積電極パターンの上面及び前記
導電スペーサーの壁面を露出させ、前記第１乃至第３電
荷蓄積電極パターンのすべての露出表面及び前記導電ス
ペーサーの露出壁面に導電体膜及びプレート電極層を順
次形成し、前記プレート電極層をパターン化する第５段
階とを備える半導体メモリ装置の製造方法にある。
本発明の半導体メモリ装置製造方法はＰ−ウオル（また
はＮ−ウオル）が形成された半導体基板上部にＬＤＤ構
造の不純物拡散領域を有するＭＯＳトランジスタを形成
する第１段階と、前記ＭＯＳトランジスタの上部表面に
一定の厚さの平坦化された絶縁酸化膜を形成し、前記平
坦化された絶縁酸化膜の上部にシリコン窒化膜、第１電
荷蓄積電極層、第１酸化膜パターン及びシリコン窒化膜
パターンを積層する第２段階と、前記第１酸化膜パター
ン及びシリコン窒化膜パターンにより露出した前記第１
電荷蓄積電極層に高温酸化方式で一定厚さの第２酸化膜
パターンを形成し、前記第１酸化膜パターン及びシリコ
ン窒化膜パターンを除去して前記第１電荷蓄積電極層を
部分的に露出させ、前記第２酸化膜パターン及び第１電
荷蓄積電極層の露出部に第２電荷蓄積電極層を形成し、
前記第２電荷蓄積電極層にコンタクトホール用第１感光
膜パターンを形成する第３段階と、前記第１感光膜パタ
ーンをマスクに利用して前記第２電荷蓄積電極層、第２
酸化膜パターン及び第１電荷蓄積電極層を順次選択エッ
チングして前記シリコン窒化膜の表面を露出させる第１
コンタクトホールを形成し、前記第１コンタクトホール
の壁面に導電スペーサーを形成し、前記導電スペーサー
をマスクに利用して前記シリコン窒化膜及び平坦化され
た絶縁酸化膜を順次選択エッチングして前記不純物拡散
領域を露出させる第２コンタクトホールを形成し、前記
第１及び第２コンタクトホールを経て前記不純物拡散領
域に接触するよう前記第２電荷蓄積電極層の上部に一定
厚さの第３電荷蓄積電極層を形成し、前記第３電荷蓄積
電極層の表面に電荷蓄積電極マスクに利用される第２感
光膜パターンを形成する第４段階と、前記第２感光膜パ
ターン及び第２酸化膜パターンをマスクに利用して前記
第３乃至第１電荷蓄積電極層を順次選択エッチングして
第１乃至第３電荷蓄積電極パターンを形成し、前記第２
感光膜パターン及び第２酸化膜パターンを除去して前記
第１乃至第３電荷蓄積電極パターンの表面及び前記導電
スペーサーの壁面を露出させ、前記第１乃至第３電荷蓄
積電極パターンのすべての露出表面及び前記導電スペー
サーの露出壁面に誘電体膜及びプレート電極層を順次形
成し、前記プレート電極層をパターン化する第５段階と
を備えたことを特徴とする半導体メモリ装置の製造方法
にある。本発明の他の目的とする所は、前記第２酸化膜
パターンの縁部分がバーズビ−クの形態を有するように
し、前記第１電荷蓄積電極パターンの表面が縁部分で漸
進的に上方にあがる傾斜面を有する半導体メモリ装置の
製造方法にある。本発明の更に他の目的とする所は、前
記第１電荷蓄積電極パターンが前記第２及び第３電荷蓄
積電極パターンに比べ、大きい面積を有するようにする
ため前記第２酸化膜パターンが前記第２感光膜パターン
に比べ、大きい面積を有する半導体メモリ装置の製造方
法にある。本発明の更に他の目的とする所は、前記誘電
体膜がＮＯや、ＯＮＯの複合構造を有する誘電物質、又
はＴａ2 Ｏ5 よりなる半導体メモリ装置の製造方法にあ
る。本発明の更に他の目的とする所は、半導体基板上部
にＬＤＤ構造の不純物拡散領域を有するＭＯＳトランジ
スタを形成する第１段階と、前記ＭＯＳトランジスタの
上部表面に一定の厚さの平坦化された絶縁酸化膜を形成
し、前記平坦化された絶縁酸化膜の上部にシリコン窒化
膜、第１電荷蓄積電極層、第１酸化膜パターン及びシリ
コン窒化膜パターンを積層する第２段階と、前記第１酸
化膜パターン及びシリコン窒化膜パターンにより露出さ
れた前記第１電荷蓄積電極層に、高温酸化方式により前
記平坦化された絶縁酸化膜とエッチング選択比が異なる
第２酸化膜パターンを一定厚さで形成し、前記第１酸化
膜パターン及びシリコン窒化膜パターンを除去して前記
第１電荷蓄積電極層を部分的に露出させ、前記第２酸化
膜パターン及び第１電荷蓄積電極層の露出部に第２電荷
蓄積電極層を形成し、前記第２電荷蓄積電極層にコンタ
クトホール用第１感光膜パターンを形成する第３段階
と、前記第１感光膜パターンをマスクに利用して前記第
２電荷蓄積電極層、第２酸化膜パターン及び第１電荷蓄
積電極層を順次選択エッチングして前記シリコン窒化膜
の表面を露出させる第１コンタクトホールを形成し、前
記第１コンタクトホールの壁面に導電スペーサーを形成
し、前記誘電スペーサーをマスクに利用して前記シリコ
ン窒化膜及び前記平坦化した絶縁酸化膜を順次選択エッ
チングして前記不純物拡散領域を露出させる第２コンタ
クトホールを形成し、前記第１及び第２コンタクトホー
ルを経て前記不純物拡散領域に接触するよう前記第２電
荷蓄積電極層の上部に一定厚さの第３電荷蓄積電極層を
形成し、前記第３電荷蓄積電極層の表面に電荷蓄積電極
マスクに利用される第２感光膜パターンを形成する第４
段階と、前記第２感光膜パターン及び第２酸化膜パター
ンをマスクに利用し、前記第３乃至第１電荷蓄積電極層
を順次選択エッチングして第１乃至第３電荷蓄積電極パ
ターンを形成し、前記第２感光膜パターン、第２酸化膜
パターン及びシリコン窒化膜を除去して前記第１電荷蓄
積電極パターンの上面及び下面、第２電荷蓄積電極パタ
ーンの下面、第３電荷蓄積電極パターンの上面及び前記
導電スペーサーの壁面を露出させ、前記第１乃至第３電
荷蓄積電極パターンのすべての露出表面及び前記導電ス
ペーサーの露出壁面に導電体膜及びプレート電極層を順
次形成し、前記プレート電極層をパターン化する第５段
階とを備える半導体メモリ装置の製造方法にある。
【０００７】
【作用】前記構成により、本発明メモリセルの電荷蓄積
電極を二層構造にして電荷蓄積電極の有効面積を増加さ
せる効果を得ることができ、併せて半導体メモリ装置の
集積度を向上させることができる利点を提供する。
電極を二層構造にして電荷蓄積電極の有効面積を増加さ
せる効果を得ることができ、併せて半導体メモリ装置の
集積度を向上させることができる利点を提供する。
【０００８】
【実施例の詳細な説明】図２乃至図５は、本発明による
半導体メモリ装置の製造方法を段階別に説明するための
半導体装置の断面図である。図２には、Ｐ−ウオル（Wa
ll) 、又はＮ−ウオルが形成された半導体基板１上部に
シリコンの部分酸化方式（ＬＯＣＯＳ：Local Oxidatio
n of Silicon方式）で成長したフィールド酸化膜２を備
えた半導体装置が示されている。前記フィールド酸化膜
２により区分された前記半導体基板１の表面上の素子領
域にはゲート酸化膜３とゲート電極４及びワード線４Ａ
のパターンが形成されている。前記ゲート電極４及びワ
ード線４Ａのパターンは前記ゲート酸化膜３の上部にポ
リシリコンを蒸着し、前記ポリシリコンに不純物を注入
し、マスクを利用して前記不純物が注入されたポリシリ
コンを選択的にエッチングすることにより形成される。
また前記半導体基板１の表面にはＬＤＤ構造（Lightly
Doped Drain 構造）の不純物拡散領域６，６′が形成さ
れている。前記不純物拡散領域６，６′は前記ゲート電
極４及びワード線４Ａのパターンをマスクに利用し、相
対的に低濃度であるＮ型（又はＰ型）不純物イオンを前
記半導体基板１に注入し、前記ゲート電極４及びワード
線４Ａのパターンの側壁に酸化膜スペーサー５を形成
し、また前記酸化膜スペーサー５をマスクに利用して前
記半導体基板１へ相対的に高濃度であるＮ型（又はＰ
型）不純物イオンを注入する工程により不純物拡散領域
６，６′が形成される。前記ＬＤＤ構造の不純物拡散領
域６，６′は前記ゲート電極４及びワード線４Ａのパタ
ーンと共にＭＯＳトランジスタを形成する。また前記Ｍ
ＯＳトランジスタが形成された半導体基板１の上部には
平坦化した絶縁酸化膜７が形成される。前記平坦化した
絶縁酸化膜７は前記半導体基板１に形成された構造物の
上部に一定厚さの絶縁酸化膜を蒸着し、前記絶縁酸化膜
を全面エッチング方法で平坦化する工程により形成され
る。
半導体メモリ装置の製造方法を段階別に説明するための
半導体装置の断面図である。図２には、Ｐ−ウオル（Wa
ll) 、又はＮ−ウオルが形成された半導体基板１上部に
シリコンの部分酸化方式（ＬＯＣＯＳ：Local Oxidatio
n of Silicon方式）で成長したフィールド酸化膜２を備
えた半導体装置が示されている。前記フィールド酸化膜
２により区分された前記半導体基板１の表面上の素子領
域にはゲート酸化膜３とゲート電極４及びワード線４Ａ
のパターンが形成されている。前記ゲート電極４及びワ
ード線４Ａのパターンは前記ゲート酸化膜３の上部にポ
リシリコンを蒸着し、前記ポリシリコンに不純物を注入
し、マスクを利用して前記不純物が注入されたポリシリ
コンを選択的にエッチングすることにより形成される。
また前記半導体基板１の表面にはＬＤＤ構造（Lightly
Doped Drain 構造）の不純物拡散領域６，６′が形成さ
れている。前記不純物拡散領域６，６′は前記ゲート電
極４及びワード線４Ａのパターンをマスクに利用し、相
対的に低濃度であるＮ型（又はＰ型）不純物イオンを前
記半導体基板１に注入し、前記ゲート電極４及びワード
線４Ａのパターンの側壁に酸化膜スペーサー５を形成
し、また前記酸化膜スペーサー５をマスクに利用して前
記半導体基板１へ相対的に高濃度であるＮ型（又はＰ
型）不純物イオンを注入する工程により不純物拡散領域
６，６′が形成される。前記ＬＤＤ構造の不純物拡散領
域６，６′は前記ゲート電極４及びワード線４Ａのパタ
ーンと共にＭＯＳトランジスタを形成する。また前記Ｍ
ＯＳトランジスタが形成された半導体基板１の上部には
平坦化した絶縁酸化膜７が形成される。前記平坦化した
絶縁酸化膜７は前記半導体基板１に形成された構造物の
上部に一定厚さの絶縁酸化膜を蒸着し、前記絶縁酸化膜
を全面エッチング方法で平坦化する工程により形成され
る。
【０００９】前記平坦化された絶縁酸化膜７の上部には
一定厚さの第１シリコン窒化膜８と第１電荷蓄積電極層
９′が順次形成される。前記第１シリコン窒化膜８は前
記絶縁酸化膜７がエッチングされるのを防止するための
障壁用に用いられる。
一定厚さの第１シリコン窒化膜８と第１電荷蓄積電極層
９′が順次形成される。前記第１シリコン窒化膜８は前
記絶縁酸化膜７がエッチングされるのを防止するための
障壁用に用いられる。
【００１０】前記第１電荷蓄積電極層９′はポリシリコ
ンで形成される。前記第１電荷蓄積電極層９′の上部に
は第１酸化膜パターン１０及びシリコン窒化膜パターン
１１が積層している。前記第１酸化膜パターン１０及び
シリコン窒化膜パターン１１は、前記第１電荷蓄積電極
層９′の上部に酸化膜とシリコン窒化膜を順次蒸着し、
電荷蓄積電極マスクと陰陽が反転したマスクを利用して
前記シリコン窒化膜１１と障壁酸化膜１０を選択的にエ
ッチングすることにより形成される。
ンで形成される。前記第１電荷蓄積電極層９′の上部に
は第１酸化膜パターン１０及びシリコン窒化膜パターン
１１が積層している。前記第１酸化膜パターン１０及び
シリコン窒化膜パターン１１は、前記第１電荷蓄積電極
層９′の上部に酸化膜とシリコン窒化膜を順次蒸着し、
電荷蓄積電極マスクと陰陽が反転したマスクを利用して
前記シリコン窒化膜１１と障壁酸化膜１０を選択的にエ
ッチングすることにより形成される。
【００１１】図３に示すように、第１電荷蓄積電極層
９′の上部に一定厚さの第２酸化膜パターン１２を形成
する。前記第２酸化膜パターン１２は高温酸化方式で前
記シリコン酸化膜パターン１１より露出した前記第１電
荷蓄積電極層９′の表面に酸化物質を蒸着することによ
り形成される。この際、前記第１電荷蓄積電極層９′の
表面はグレインに沿って酸化現象が発生し屈曲を有する
ことになる。また前記第２酸化膜パターン１２が形成さ
れた後、前記シリコン窒化膜パターン１１及び第１酸化
膜パターン１０は前記第１電荷蓄積電極層９′が露出す
るよう除去される。前記第２酸化膜パターン１２及び前
記第１電荷蓄積電極層９′の露出部分には一定厚さの第
２電荷蓄積電極層１３が形成される。
９′の上部に一定厚さの第２酸化膜パターン１２を形成
する。前記第２酸化膜パターン１２は高温酸化方式で前
記シリコン酸化膜パターン１１より露出した前記第１電
荷蓄積電極層９′の表面に酸化物質を蒸着することによ
り形成される。この際、前記第１電荷蓄積電極層９′の
表面はグレインに沿って酸化現象が発生し屈曲を有する
ことになる。また前記第２酸化膜パターン１２が形成さ
れた後、前記シリコン窒化膜パターン１１及び第１酸化
膜パターン１０は前記第１電荷蓄積電極層９′が露出す
るよう除去される。前記第２酸化膜パターン１２及び前
記第１電荷蓄積電極層９′の露出部分には一定厚さの第
２電荷蓄積電極層１３が形成される。
【００１２】前記第２電荷蓄積電極層１３はポリシリコ
ンで形成される。前記第２電荷蓄積電極層１３の上部に
は第１感光膜パターン１４が形成される。前記第１感光
膜パターン１４は前記第２電荷蓄積電極層１３の表面に
感光膜を塗布し、コンタクトホールマスクを使用して前
記感光膜を露光、現像することにより形成される。
ンで形成される。前記第２電荷蓄積電極層１３の上部に
は第１感光膜パターン１４が形成される。前記第１感光
膜パターン１４は前記第２電荷蓄積電極層１３の表面に
感光膜を塗布し、コンタクトホールマスクを使用して前
記感光膜を露光、現像することにより形成される。
【００１３】前記第１感光膜パターン１４により選択的
に露出した前記第２電荷蓄積電極層１３と、前記第２電
荷蓄積電極層１３の露出部分の下部に位置した前記第２
酸化膜パターン１２及び前記第１電荷蓄積電極層９′
は、順次選択エッチングされシリコン窒化膜８を部分的
に露出させる第１コンタクトホール２１を形成する。前
記コンタクトホールの形成の後、前記第１感光膜パター
ン１４が除去される。また前記コンタクトホールの側壁
には、図４に示されたように、ポリシリコンよりなる導
電スペーサー１５が形成される。前記導電スペーサー１
５は前記コンタクトホールを含む前記第２電荷蓄積電極
層１３の上部に一定厚さのポリシリコンを蒸着し、また
前記蒸着ポリシリコンを非等方性エッチングすることに
より形成される。
に露出した前記第２電荷蓄積電極層１３と、前記第２電
荷蓄積電極層１３の露出部分の下部に位置した前記第２
酸化膜パターン１２及び前記第１電荷蓄積電極層９′
は、順次選択エッチングされシリコン窒化膜８を部分的
に露出させる第１コンタクトホール２１を形成する。前
記コンタクトホールの形成の後、前記第１感光膜パター
ン１４が除去される。また前記コンタクトホールの側壁
には、図４に示されたように、ポリシリコンよりなる導
電スペーサー１５が形成される。前記導電スペーサー１
５は前記コンタクトホールを含む前記第２電荷蓄積電極
層１３の上部に一定厚さのポリシリコンを蒸着し、また
前記蒸着ポリシリコンを非等方性エッチングすることに
より形成される。
【００１４】また前記導電スペーサー１５により選択的
に露出する前記シリコン窒化膜８と、前記シリコン窒化
膜８の露出部分の下部に位置した絶縁酸化膜７を連続的
に選択エッチングすることにより、前記ＭＯＳトランジ
スタの前記不純物拡散領域６を露出させる第２コンタク
トホール２２を形成する。また前記第１及び第２コンタ
クトホール２１，２２を経て前記ＭＯＳトランジスタの
前記不純物領域６に電気的に接触される前記第２電荷蓄
積電極層１３の表面に第３電荷蓄積層１６を形成する。
前記第３電荷蓄積電極層１６はポリシリコンを蒸着する
ことにより形成される。前記第３電荷蓄積電極層１６の
上部には第２感光膜パターン１７が形成される。前記第
２感光膜パターン１７は前記第３電荷蓄積電極層１６の
上部に感光膜を塗布し、前記感光膜を露光及び現像する
ことにより形成される。
に露出する前記シリコン窒化膜８と、前記シリコン窒化
膜８の露出部分の下部に位置した絶縁酸化膜７を連続的
に選択エッチングすることにより、前記ＭＯＳトランジ
スタの前記不純物拡散領域６を露出させる第２コンタク
トホール２２を形成する。また前記第１及び第２コンタ
クトホール２１，２２を経て前記ＭＯＳトランジスタの
前記不純物領域６に電気的に接触される前記第２電荷蓄
積電極層１３の表面に第３電荷蓄積層１６を形成する。
前記第３電荷蓄積電極層１６はポリシリコンを蒸着する
ことにより形成される。前記第３電荷蓄積電極層１６の
上部には第２感光膜パターン１７が形成される。前記第
２感光膜パターン１７は前記第３電荷蓄積電極層１６の
上部に感光膜を塗布し、前記感光膜を露光及び現像する
ことにより形成される。
【００１５】前記第３乃至第１電荷蓄積電極層１６，１
３，９′は、前記第２感光膜パターン１７と前記第２酸
化膜パターン１２を障害物に用いる選択エッチング工程
によりパターン処理され、図５に示されたように二層構
造の電荷蓄積パターンを形成する。前記第１乃至第３電
荷蓄積電極パターン９′Ａ，１３Ａ，１６Ａを形成した
後、前記第２感光膜パターン１７を除去して前記第３電
荷蓄積電極パターン１６の上面を露出させる。また前記
第２酸化膜パターン１２を湿式エッチングして前記第１
電荷蓄積電極パターン９′Ａの上面、前記導電スペーサ
ー１５の壁面、及び前記第２電荷蓄積電極１３Ａの底面
を露出させる。前記シリコン窒化膜８は前記第２酸化膜
パターン１２がエッチングされる際、前記絶縁酸化膜７
がエッチングされないよう前記絶縁酸化膜７を保護す
る。
３，９′は、前記第２感光膜パターン１７と前記第２酸
化膜パターン１２を障害物に用いる選択エッチング工程
によりパターン処理され、図５に示されたように二層構
造の電荷蓄積パターンを形成する。前記第１乃至第３電
荷蓄積電極パターン９′Ａ，１３Ａ，１６Ａを形成した
後、前記第２感光膜パターン１７を除去して前記第３電
荷蓄積電極パターン１６の上面を露出させる。また前記
第２酸化膜パターン１２を湿式エッチングして前記第１
電荷蓄積電極パターン９′Ａの上面、前記導電スペーサ
ー１５の壁面、及び前記第２電荷蓄積電極１３Ａの底面
を露出させる。前記シリコン窒化膜８は前記第２酸化膜
パターン１２がエッチングされる際、前記絶縁酸化膜７
がエッチングされないよう前記絶縁酸化膜７を保護す
る。
【００１６】前記露出した前記第１乃至第３電荷蓄積電
極パターン９′Ａ，１３Ａ，１６Ａの表面及び前記導電
スペーサー１５の壁面には誘電体膜１８及びプレート電
極１９が順次形成される。前記誘電体膜１８は前記第１
乃至第３電荷蓄積電極パターン（９′Ａ，１３Ａ，１６
Ａの表面及び前記導電スペーサー１５の壁面にＮＯやＯ
ＮＯ複合構造又はＴａ2 Ｏ5 を成長させることにより形
成される。また前記プレート電極１９は不純物が含まれ
たポリシリコンを蒸着し、前記不純物が含むポリシリコ
ンをパターン処理することにより形成される。
極パターン９′Ａ，１３Ａ，１６Ａの表面及び前記導電
スペーサー１５の壁面には誘電体膜１８及びプレート電
極１９が順次形成される。前記誘電体膜１８は前記第１
乃至第３電荷蓄積電極パターン（９′Ａ，１３Ａ，１６
Ａの表面及び前記導電スペーサー１５の壁面にＮＯやＯ
ＮＯ複合構造又はＴａ2 Ｏ5 を成長させることにより形
成される。また前記プレート電極１９は不純物が含まれ
たポリシリコンを蒸着し、前記不純物が含むポリシリコ
ンをパターン処理することにより形成される。
【００１７】前記工程の中で第１電荷蓄積電極層９′Ａ
がエッチングされる際前記第２酸化膜パターン１２のバ
ーズビーク（birds beak) ２０形態の縁部分がマスクの
役目をするので、第１電荷蓄積電極パターン９′Ａは第
２及び第３電荷蓄積電極パターン１３Ａ，１６Ａに比べ
広い面積を有するよう形成される。
がエッチングされる際前記第２酸化膜パターン１２のバ
ーズビーク（birds beak) ２０形態の縁部分がマスクの
役目をするので、第１電荷蓄積電極パターン９′Ａは第
２及び第３電荷蓄積電極パターン１３Ａ，１６Ａに比べ
広い面積を有するよう形成される。
【００１８】前記図５で前記第２酸化膜パターン１２を
湿式エッチングし最終的な電荷蓄積電極を形成する際、
前記シリコン窒化膜８をマスクに使用せず、絶縁膜間の
選択比を用いて第１電荷蓄積電極パターン９′Ａの下の
部分である前記シリコン窒化膜８の一部をエッチングす
ることにより、電気蓄積電極の有効面積を拡大すること
もできる。
湿式エッチングし最終的な電荷蓄積電極を形成する際、
前記シリコン窒化膜８をマスクに使用せず、絶縁膜間の
選択比を用いて第１電荷蓄積電極パターン９′Ａの下の
部分である前記シリコン窒化膜８の一部をエッチングす
ることにより、電気蓄積電極の有効面積を拡大すること
もできる。
【００１９】さらに本発明は、第１電荷蓄積電極パター
ン９′Ａを形成するポリシリコンのグレインにより酸化
が行われるよう前記第２酸化膜パターンを蒸着するた
め、図５での第２酸化膜パターンの湿式エッチング工程
により第１電荷蓄積電極パターン９′Ａの上の部分には
グレイン形態に沿って屈曲が形成されるようになる。ま
た、前記第１電荷蓄積電極パターン９′Ａの縁部分は前
記第２酸化膜パターン１３Ａのバーズビークにより段差
が発生することになる。これにより、前記第１電荷蓄積
電極パターン９′Ａは一層増加した電荷蓄積容量を有す
ることになる。
ン９′Ａを形成するポリシリコンのグレインにより酸化
が行われるよう前記第２酸化膜パターンを蒸着するた
め、図５での第２酸化膜パターンの湿式エッチング工程
により第１電荷蓄積電極パターン９′Ａの上の部分には
グレイン形態に沿って屈曲が形成されるようになる。ま
た、前記第１電荷蓄積電極パターン９′Ａの縁部分は前
記第２酸化膜パターン１３Ａのバーズビークにより段差
が発生することになる。これにより、前記第１電荷蓄積
電極パターン９′Ａは一層増加した電荷蓄積容量を有す
ることになる。
【図１】従来の半導体メモリの構造を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【図２】本発明の半導体メモリ装置の製造方法を段階別
に説明するための半導体装置の断面図である。
に説明するための半導体装置の断面図である。
【図３】本発明の半導体メモリ装置の製造方法を段階別
に説明するための半導体装置の断面図である。
に説明するための半導体装置の断面図である。
【図４】本発明の半導体メモリ装置の製造方法を段階別
に説明するための半導体装置の断面図である。
に説明するための半導体装置の断面図である。
【図５】本発明の半導体メモリ装置の製造方法を段階別
に説明するための半導体装置の断面図である。
に説明するための半導体装置の断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ４Ａ ワード線 ５ スペーサー酸化膜 ６，６′ ＭＯＳＦＥＴ活性領域 ７ 絶縁酸化膜 ８ 障壁シリコン酸化膜 ９ 電荷蓄積電極 ９′第１電荷蓄積電極 10 障壁酸化膜 11 犠牲シリコン窒化膜 12 高温酸化犠牲酸化膜 13 マスク 14，17 感光膜パターン 15 スペーサー 16 第２電荷蓄積電極 18 誘電膜 19 プレート電極 20 バーズビーク 21 第１コンタクトホール 22 第２コンタクトホール
Claims (5)
- 【請求項１】 半導体基板上部にＬＤＤ構造の不純物拡
散領域を有するＭＯＳトランジスタを形成する第１段階
と、 前記ＭＯＳトランジスタの上部表面に一定の厚さの平坦
化された絶縁酸化膜を形成し、前記平坦化された絶縁酸
化膜の上部にシリコン窒化膜、第１電荷蓄積電極層、第
１酸化膜パターン及びシリコン窒化膜パターンを積層す
る第２段階と、前記第１酸化膜パターン及びシリコン窒
化膜パターンにより露出した前記第１電荷蓄積電極層に
高温酸化方式で一定厚さの第２酸化膜パターンを形成
し、前記第１酸化膜パターン及びシリコン窒化膜パター
ンを除去して前記第１電荷蓄積電極層を部分的に露出さ
せ、前記第２酸化膜パターン及び第１電荷蓄積電極層の
露出部に第２電荷蓄積電極層を形成し、前記第２電荷蓄
積電極層にコンタクトホール用第１感光膜パターンを形
成する第３段階と、 前記第１感光膜パターンをマスクに利用して前記第２電
荷蓄積電極層、第２酸化膜パターン及び第１電荷蓄積電
極層を順次選択エッチングして前記シリコン窒化膜の表
面を露出させる第１コンタクトホールを形成し、前記第
１コンタクトホールの壁面に導電スペーサーを形成し、
前記導電スペーサーをマスクに利用して前記シリコン窒
化膜及び平坦化された絶縁酸化膜を順次選択エッチング
して前記不純物拡散領域を露出させる第２コンタクトホ
ールを形成し、前記第１及び第２コンタクトホールを経
て前記不純物拡散領域に接触するよう前記第２電荷蓄積
電極層の上部に一定厚さの第３電荷蓄積電極層を形成
し、前記第３電荷蓄積電極層の表面に電荷蓄積電極マス
クに利用される第２感光膜パターンを形成する第４段階
と、 前記第２感光膜パターン及び第２酸化膜パターンをマス
クに利用して前記第３乃至第１電荷蓄積電極層を順次選
択エッチングして第１乃至第３電荷蓄積電極パターンを
形成し、前記第２感光膜パターン及び第２酸化膜パター
ンを除去して前記第１乃至第３電荷蓄積電極パターンの
表面及び前記導電スペーサーの壁面を露出させ、前記第
１乃至第３電荷蓄積電極パターンのすべての露出表面及
び前記導電スペーサーの露出壁面に誘電体膜及びプレー
ト電極層を順次形成し、前記プレート電極層をパターン
化する第５段階とを備えたことを特徴とする半導体メモ
リ装置の製造方法。 - 【請求項２】 前記第２酸化膜パターンの縁部分がバー
ズビークの形態を有するようにし、前記第１電荷蓄積電
極パターンの表面が縁部分で漸進的に上方にあがる傾斜
面を有することを特徴とする請求項１記載の半導体メモ
リ装置の製造方法。 - 【請求項３】 前記第１電荷蓄積電極パターンが前記第
２及び第３電荷蓄積電極パターンに比べ、大きい面積を
有するようにするため前記第２酸化膜パターンが前記第
２感光膜パターンに比べ、大きい面積を有することを特
徴とする請求項１記載の半導体メモリ装置の製造方法。 - 【請求項４】 前記誘電体膜がＮＯや、ＯＮＯの複合構
造を有する誘電物質、又はＴａ2 Ｏ5 よりなることを特
徴とする請求項１記載の半導体メモリ装置の製造方法。 - 【請求項５】 半導体基板上部にＬＤＤ構造の不純物拡
散領域を有するＭＯＳトランジスタを形成する第１段階
と、 前記ＭＯＳトランジスタの上部表面に一定の厚さの平坦
化された絶縁酸化膜を形成し、前記平坦化された絶縁酸
化膜の上部にシリコン窒化膜、第１電荷蓄積電極層、第
１酸化膜パターン及びシリコン窒化膜パターンを積層す
る第２段階と、 前記第１酸化膜パターン及びシリコン窒化膜パターンに
より露出された前記第１電荷蓄積電極層に、高温酸化方
式により前記平坦化された絶縁酸化膜とエッチング選択
比が異なる第２酸化膜パターンを一定厚さで形成し、前
記第１酸化膜パターン及びシリコン窒化膜パターンを除
去して前記第１電荷蓄積電極層を部分的に露出させ、前
記第２酸化膜パターン及び第１電荷蓄積電極層の露出部
に第２電荷蓄積電極層を形成し、前記第２電荷蓄積電極
層にコンタクトホール用第１感光膜パターンを形成する
第３段階と、 前記第１感光膜パターンをマスクに利用して前記第２電
荷蓄積電極層、第２酸化膜パターン及び第１電荷蓄積電
極層を順次選択エッチングして前記シリコン窒化膜の表
面を露出させる第１コンタクトホールを形成し、前記第
１コンタクトホールの壁面に導電スペーサーを形成し、
前記誘電スペーサーをマスクに利用して前記シリコン窒
化膜及び前記平坦化した絶縁酸化膜を順次選択エッチン
グして前記不純物拡散領域を露出させる第２コンタクト
ホールを形成し、前記第１及び第２コンタクトホールを
経て前記不純物拡散領域に接触するよう前記第２電荷蓄
積電極層の上部に一定厚さの第３電荷蓄積電極層を形成
し、前記第３電荷蓄積電極層の表面に電荷蓄積電極マス
クに利用される第２感光膜パターンを形成する第４段階
と、 前記第２感光膜パターン及び第２酸化膜パターンをマス
クに利用し、前記第３乃至第１電荷蓄積電極層を順次選
択エッチングして第１乃至第３電荷蓄積電極パターンを
形成し、前記第２感光膜パターン、第２酸化膜パターン
及びシリコン窒化膜を除去して前記第１電荷蓄積電極パ
ターンの上面及び下面、第２電荷蓄積電極パターンの下
面、第３電荷蓄積電極パターンの上面及び前記導電スペ
ーサーの壁面を露出させ、前記第１乃至第３電荷蓄積電
極パターンのすべての露出表面及び前記導電スペーサー
の露出壁面に導電体膜及びプレート電極層を順次形成
し、前記プレート電極層をパターン化する第５段階とを
備えることを特徴とする半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-18108 | 1993-09-09 | ||
| KR1019930018108A KR950010078A (ko) | 1993-09-09 | 1993-09-09 | 반도체 기억장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169853A JPH07169853A (ja) | 1995-07-04 |
| JP2662193B2 true JP2662193B2 (ja) | 1997-10-08 |
Family
ID=19363209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216019A Expired - Fee Related JP2662193B2 (ja) | 1993-09-09 | 1994-09-09 | 半導体メモリ装置の製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR950010078A (ja) |
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|---|---|---|---|---|
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| US5640338A (en) * | 1995-12-07 | 1997-06-17 | Hyundai Electronics Industries Co. Ltd. | Semiconductor memory device |
| JP2809185B2 (ja) * | 1996-03-29 | 1998-10-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
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| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| TW308727B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (4) |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| TW312828B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(5) |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| TW304288B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor |
| US5744833A (en) * | 1996-08-16 | 1998-04-28 | United Microelectronics Corporation | Semiconductor memory device having tree-type capacitor |
| US5739060A (en) * | 1996-08-16 | 1998-04-14 | United Microelecrtronics Corporation | Method of fabricating a capacitor structure for a semiconductor memory device |
| TW306036B (en) * | 1996-08-16 | 1997-05-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (part 2) |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
| TW366592B (en) * | 1996-08-16 | 1999-08-11 | United Microelectronics Corp | DRAM memory and the manufacturing method for the memory cells |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
| US5796138A (en) * | 1996-08-16 | 1998-08-18 | United Microelectronics Corporation | Semiconductor memory device having a tree type capacitor |
| JP2977077B2 (ja) * | 1996-08-16 | 1999-11-10 | ユナイテッド マイクロエレクトロニクス コープ | ツリー型コンデンサを備えた半導体メモリ素子 |
| US5714786A (en) * | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
| US5770510A (en) * | 1996-12-09 | 1998-06-23 | Vanguard International Semiconductor Corporation | Method for manufacturing a capacitor using non-conformal dielectric |
| TW345741B (en) * | 1997-11-25 | 1998-11-21 | United Microelectronics Corp | Process for producing a capacitor for DRAM |
| JP3943320B2 (ja) * | 1999-10-27 | 2007-07-11 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6190962B1 (en) * | 1999-12-20 | 2001-02-20 | United Microelectronics Corp. | Method of fabricating capacitor |
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|---|---|---|---|---|
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
-
1993
- 1993-09-09 KR KR1019930018108A patent/KR950010078A/ko not_active Application Discontinuation
-
1994
- 1994-09-07 US US08/301,623 patent/US5460996A/en not_active Expired - Lifetime
- 1994-09-09 JP JP6216019A patent/JP2662193B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| US5460996A (en) | 1995-10-24 |
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| JPH07169853A (ja) | 1995-07-04 |
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