JP2658810B2 - 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 - Google Patents
不均一チャネルドープｍｏｓトランジスタ及びその製造方法Info
- Publication number
- JP2658810B2 JP2658810B2 JP5190399A JP19039993A JP2658810B2 JP 2658810 B2 JP2658810 B2 JP 2658810B2 JP 5190399 A JP5190399 A JP 5190399A JP 19039993 A JP19039993 A JP 19039993A JP 2658810 B2 JP2658810 B2 JP 2658810B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- region
- gate
- channel region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不均一チャネルドープＭ
ＯＳトランジスタ及びその製造方法に関する。
ＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタでは通常図７
（ａ）のように、基板２３上に形成された素子分離層２
０，２０上にマスク２２を施し、素子分離層２０，２０
間の素子領域２１の全面にチャネルイオンの注入を行っ
ていた。ところが、この方法では図７（ｂ）のようにド
レイン２４の両側に形成されたソース２５及びドレイン
２６での基板濃度が高くなり、ソース・ドレイン部での
接合容量が大きくなり、トランジスタの動作時の負荷が
増大して速度が低下するという問題があった。そこで、
図８（ａ）のようにマスク２２を用いてチャネル部とな
るべき部分にのみ注入を行って、接合容量を低減する方
法が提案された（半導体装置の製造方法特願平２−１３
４８６５号）。
（ａ）のように、基板２３上に形成された素子分離層２
０，２０上にマスク２２を施し、素子分離層２０，２０
間の素子領域２１の全面にチャネルイオンの注入を行っ
ていた。ところが、この方法では図７（ｂ）のようにド
レイン２４の両側に形成されたソース２５及びドレイン
２６での基板濃度が高くなり、ソース・ドレイン部での
接合容量が大きくなり、トランジスタの動作時の負荷が
増大して速度が低下するという問題があった。そこで、
図８（ａ）のようにマスク２２を用いてチャネル部とな
るべき部分にのみ注入を行って、接合容量を低減する方
法が提案された（半導体装置の製造方法特願平２−１３
４８６５号）。
【０００３】
【発明が解決しようとする課題】しかしながら、図８に
示したゲート２４のみに注入を行う方法では、チャネル
注入用マスクとゲート用マスクとの位置ずれが起こった
場合に、ゲート電極の下方の基板不純物濃度に部分的に
低い領域ができ、しきい値電圧が変動するという問題が
あった。また、ソース２５側の容量の低減は動作速度の
向上に対して通常影響せず、ある程度大きい方が電源電
圧の安定のためには望ましい。ところが、図８の方法で
は、ソース２５側の容量まで減ってしまい電源電圧が不
安定となる問題があった。
示したゲート２４のみに注入を行う方法では、チャネル
注入用マスクとゲート用マスクとの位置ずれが起こった
場合に、ゲート電極の下方の基板不純物濃度に部分的に
低い領域ができ、しきい値電圧が変動するという問題が
あった。また、ソース２５側の容量の低減は動作速度の
向上に対して通常影響せず、ある程度大きい方が電源電
圧の安定のためには望ましい。ところが、図８の方法で
は、ソース２５側の容量まで減ってしまい電源電圧が不
安定となる問題があった。
【０００４】本発明の目的は、高速の動作が可能なＭＯ
Ｓトランジスタ及びその製造方法を提供することにあ
る。
Ｓトランジスタ及びその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不均一チャネルドープＭＯＳトランジ
スタは、ゲートと、ソースと、ドレインと、高濃度チャ
ネル注入領域とを基板に有する不均一チャネルドープＭ
ＯＳトランジスタであって、ゲートは、基板内のチャネ
ル領域の一部に酸化膜を介して積層形成されたものであ
り、ソースとドレインとは、ゲートの両側に配置され、
基板のチャネル領域内に埋設して形成されたものであ
り、高濃度チャネル注入領域は、ゲート下方のチャネル
領域と、ソース及びドレインが形成されたチャネル領域
とに跨がり、その深さを異ならせて注入して形成された
ものであって、高濃度チャネル注入領域の注入深さは、
ゲート下方のチャネル領域及びソース部分のチャネル領
域での深さがドレイン部分のチャネル領域でのものより
深くなっている。
め、本発明に係る不均一チャネルドープＭＯＳトランジ
スタは、ゲートと、ソースと、ドレインと、高濃度チャ
ネル注入領域とを基板に有する不均一チャネルドープＭ
ＯＳトランジスタであって、ゲートは、基板内のチャネ
ル領域の一部に酸化膜を介して積層形成されたものであ
り、ソースとドレインとは、ゲートの両側に配置され、
基板のチャネル領域内に埋設して形成されたものであ
り、高濃度チャネル注入領域は、ゲート下方のチャネル
領域と、ソース及びドレインが形成されたチャネル領域
とに跨がり、その深さを異ならせて注入して形成された
ものであって、高濃度チャネル注入領域の注入深さは、
ゲート下方のチャネル領域及びソース部分のチャネル領
域での深さがドレイン部分のチャネル領域でのものより
深くなっている。
【０００６】
【０００７】
【０００８】また、本発明に係る不均一チャネルドープ
ＭＯＳトランジスタの製造方法は、高エネルギーイオン
注入工程と、低エネルギーイオン注入工程とを有し、ゲ
ートの下方に位置するチャネル領域と、ゲートの両側に
配置されたソースとドレインが埋設して形成されるチャ
ネル領域とに跨がり、その深さが異なる高濃度チャネル
注入領域を形成する不均一チャネルドープＭＯＳトラン
ジスタの製造方法であって、高エネルギーイオン注入工
程は、ゲート部に相当するチャネル領域、又はゲート及
びソース部に相当するチャネル領域に高エネルギーによ
るイオン注入を行って、該チャネル領域に高濃度チャネ
ル注入領域を、ゲート下方のチャネル領域及びソース部
分のチャネル領域での深さがドレイン部分のチャネル領
域でのものよりも深く形成する工程であり、低エネルギ
ーイオン注入工程は、ゲート及びソース並びにドレイン
部に相当する全チャネル領域に低エネルギーによるしき
い値制御用チャネル注入を行い、高エネルギーによるイ
オン注入が行われなかった少なくともドレイン部のチャ
ネル領域に、高濃度チャネル注入領域を浅く形成する工
程である。
ＭＯＳトランジスタの製造方法は、高エネルギーイオン
注入工程と、低エネルギーイオン注入工程とを有し、ゲ
ートの下方に位置するチャネル領域と、ゲートの両側に
配置されたソースとドレインが埋設して形成されるチャ
ネル領域とに跨がり、その深さが異なる高濃度チャネル
注入領域を形成する不均一チャネルドープＭＯＳトラン
ジスタの製造方法であって、高エネルギーイオン注入工
程は、ゲート部に相当するチャネル領域、又はゲート及
びソース部に相当するチャネル領域に高エネルギーによ
るイオン注入を行って、該チャネル領域に高濃度チャネ
ル注入領域を、ゲート下方のチャネル領域及びソース部
分のチャネル領域での深さがドレイン部分のチャネル領
域でのものよりも深く形成する工程であり、低エネルギ
ーイオン注入工程は、ゲート及びソース並びにドレイン
部に相当する全チャネル領域に低エネルギーによるしき
い値制御用チャネル注入を行い、高エネルギーによるイ
オン注入が行われなかった少なくともドレイン部のチャ
ネル領域に、高濃度チャネル注入領域を浅く形成する工
程である。
【０００９】また、本発明に係る不均一チャネルドープ
ＭＯＳトランジスタの製造方法は、高エネルギーイオン
注入工程と、回転斜めイオン注入工程を有し、ゲートの
下方に位置するチャネル領域と、ゲートの両側に配置さ
れたソースとドレインが埋設して形成されるチャネル領
域とに跨がり、その深さが異なる高濃度チャネル注入領
域を形成する不均一チャネルドープＭＯＳトランジスタ
の製造方法であって、高エネルギーイオン注入工程は、
ゲート部に相当するチャネル領域、又はゲート及びソー
ス部に相当するチャネル領域に高エネルギーによるイオ
ン注入を行って、該チャネル領域に高濃度チャネル注入
領域を、ゲート下方のチャネル領域及びソース部分のチ
ャネル領域での深さがドレイン部分のチャネル領域での
ものよりも深く形成する工程であり、回転斜めイオン注
入工程は、チャネル領域の一部に積層されたゲートをマ
スクとして、ゲートを除くチャネル領域に低エネルギー
によるしきい値制御用チャネル注入を行い、高エネルギ
ーによるイオン注入が行われなかった少なくともドレイ
ン部のチャネル領域に、高濃度チャネル注入領域を浅く
形成する工程である。
ＭＯＳトランジスタの製造方法は、高エネルギーイオン
注入工程と、回転斜めイオン注入工程を有し、ゲートの
下方に位置するチャネル領域と、ゲートの両側に配置さ
れたソースとドレインが埋設して形成されるチャネル領
域とに跨がり、その深さが異なる高濃度チャネル注入領
域を形成する不均一チャネルドープＭＯＳトランジスタ
の製造方法であって、高エネルギーイオン注入工程は、
ゲート部に相当するチャネル領域、又はゲート及びソー
ス部に相当するチャネル領域に高エネルギーによるイオ
ン注入を行って、該チャネル領域に高濃度チャネル注入
領域を、ゲート下方のチャネル領域及びソース部分のチ
ャネル領域での深さがドレイン部分のチャネル領域での
ものよりも深く形成する工程であり、回転斜めイオン注
入工程は、チャネル領域の一部に積層されたゲートをマ
スクとして、ゲートを除くチャネル領域に低エネルギー
によるしきい値制御用チャネル注入を行い、高エネルギ
ーによるイオン注入が行われなかった少なくともドレイ
ン部のチャネル領域に、高濃度チャネル注入領域を浅く
形成する工程である。
【００１０】
【作用】本発明においては、しきい値電圧に対する影響
の大きい浅いチャネル注入を素子領域全面に行うこと
で、チャネル注入用マスクとゲートマスクの目合わせズ
レが起こった場合でも、ゲート電極の下方の基板不純物
濃度に濃度の低い領域は発生せず、しきい値電圧の変動
を小さくできる。
の大きい浅いチャネル注入を素子領域全面に行うこと
で、チャネル注入用マスクとゲートマスクの目合わせズ
レが起こった場合でも、ゲート電極の下方の基板不純物
濃度に濃度の低い領域は発生せず、しきい値電圧の変動
を小さくできる。
【００１１】また、ソース部にゲート部と同じ深いチャ
ネル注入を行うことで、ソース接合部での基板濃度が増
大し、ソース・基板間の容量を増大させ、回路動作時に
ソース電極の電圧が安定し、高速な動作が可能となる。
ネル注入を行うことで、ソース接合部での基板濃度が増
大し、ソース・基板間の容量を増大させ、回路動作時に
ソース電極の電圧が安定し、高速な動作が可能となる。
【００１２】
【実施例】以下、本発明の実施例を図により説明する。
以下の説明はｎ型ＭＯＳＦＥＴについて行うが、ｐ型Ｍ
ＯＳＦＥＴについても同様に適用できる。
以下の説明はｎ型ＭＯＳＦＥＴについて行うが、ｐ型Ｍ
ＯＳＦＥＴについても同様に適用できる。
【００１３】（実施例１）図１は、本発明の実施例１を
示す断面図である。
示す断面図である。
【００１４】図１において、本発明に係る不均一チャネ
ルドープＭＯＳトランジスタは、ゲート１と、ソース２
と、ドレイン３と、高濃度チャネル注入領域４とを基板
５に有している。
ルドープＭＯＳトランジスタは、ゲート１と、ソース２
と、ドレイン３と、高濃度チャネル注入領域４とを基板
５に有している。
【００１５】ゲート１は、基板５内に素子分離層（図２
中の素子分離層６，６に相当する）で隔離されたチャネ
ル領域７の一部に酸化膜８を介して積層形成され、ソー
ス２とドレイン３とは、ゲート１の両側に配置され、基
板５のチャネル領域７内に埋設して形成されている。
中の素子分離層６，６に相当する）で隔離されたチャネ
ル領域７の一部に酸化膜８を介して積層形成され、ソー
ス２とドレイン３とは、ゲート１の両側に配置され、基
板５のチャネル領域７内に埋設して形成されている。
【００１６】高濃度チャネル注入領域４は、ゲート１の
下方のチャネル領域７と、ソース２及びドレイン３が形
成されたチャネル領域７とに跨がり、その深さを異なら
せて注入して形成されており、高濃度チャネル注入領域
４の深さは、ゲート１の下方のチャネル領域７での深さ
Ｄ1がソース２及びドレイン３部分のチャネル領域７で
の深さＤ2より深く（Ｄ1＞Ｄ2）なっている。
下方のチャネル領域７と、ソース２及びドレイン３が形
成されたチャネル領域７とに跨がり、その深さを異なら
せて注入して形成されており、高濃度チャネル注入領域
４の深さは、ゲート１の下方のチャネル領域７での深さ
Ｄ1がソース２及びドレイン３部分のチャネル領域７で
の深さＤ2より深く（Ｄ1＞Ｄ2）なっている。
【００１７】図のように、高濃度チャネル注入領域４
は、チャネル部（ゲート１の下方に位置するチャネル領
域）では深い部分まで形成され、ソース・ドレイン部で
は、ソース・ドレインの接合よりも浅い部分にのみ形成
されるため、ソース・ドレインの接合部の基板濃度が低
くなり、この部分の容量が減少する。
は、チャネル部（ゲート１の下方に位置するチャネル領
域）では深い部分まで形成され、ソース・ドレイン部で
は、ソース・ドレインの接合よりも浅い部分にのみ形成
されるため、ソース・ドレインの接合部の基板濃度が低
くなり、この部分の容量が減少する。
【００１８】このトランジスタの製造工程を図２に基づ
いて以下に説明する
いて以下に説明する
【００１９】図２（ａ）に示すように、チャネル部のみ
が開口したマスク９を用いて、高エネルギーのチャネル
イオン注入を行い、基板のチャネルが形成される部分に
基板深くまで高濃度チャネル注入領域４を形成する。
が開口したマスク９を用いて、高エネルギーのチャネル
イオン注入を行い、基板のチャネルが形成される部分に
基板深くまで高濃度チャネル注入領域４を形成する。
【００２０】図２（ｂ）に示すようにチャネル領域７の
全面が開口したマスク１０を用いて（ＣＭＯＳでない場
合はマスク不要）、低エネルギーのしきい値制御用チャ
ネル注入を行う。これにより、チャネル領域７の全面の
浅い部分に高濃度チャネル注入領域４を形成する。
全面が開口したマスク１０を用いて（ＣＭＯＳでない場
合はマスク不要）、低エネルギーのしきい値制御用チャ
ネル注入を行う。これにより、チャネル領域７の全面の
浅い部分に高濃度チャネル注入領域４を形成する。
【００２１】最後に酸化膜８を介してチャネル領域７の
一部にゲート１を形成し、素子領域全面が開口したマス
ク１０を用いて（ＣＭＯＳでない場合はマスク不要）、
ゲート１の両側に位置するチャネル領域７にソース・ド
レインのイオン注入を行い、ソース２とドレイン３との
接合をチャネル領域７内に埋設して図２に示す製造工程
を通常のＣＭＯＳトランジスタの製造工程と組み合わせ
る場合、図２（ａ）で使用するマスクの工程は、通常の
チャネル注入用マスクの工程であるため、図２（ｂ）の
マスクの分だけ工程が増加するのみである。
一部にゲート１を形成し、素子領域全面が開口したマス
ク１０を用いて（ＣＭＯＳでない場合はマスク不要）、
ゲート１の両側に位置するチャネル領域７にソース・ド
レインのイオン注入を行い、ソース２とドレイン３との
接合をチャネル領域７内に埋設して図２に示す製造工程
を通常のＣＭＯＳトランジスタの製造工程と組み合わせ
る場合、図２（ａ）で使用するマスクの工程は、通常の
チャネル注入用マスクの工程であるため、図２（ｂ）の
マスクの分だけ工程が増加するのみである。
【００２２】次に、図１に示すＭＯＳトランジスタの製
造方法の別の実施例を図３に基づいて説明する。図３
（ａ）に示すように、チャネル部のみが開口したマスク
９を用いて、高エネルギーのチャネルイオン注入を行
い、基板のチャネルが形成される部分に基板深くまで高
濃度チャネル注入領域４を形成する。その後図３（ｂ）
に示すように、酸化膜８を介してゲート１をチャネル領
域７上に形成する。
造方法の別の実施例を図３に基づいて説明する。図３
（ａ）に示すように、チャネル部のみが開口したマスク
９を用いて、高エネルギーのチャネルイオン注入を行
い、基板のチャネルが形成される部分に基板深くまで高
濃度チャネル注入領域４を形成する。その後図３（ｂ）
に示すように、酸化膜８を介してゲート１をチャネル領
域７上に形成する。
【００２３】次に図３（ｃ）に示すように、素子領域全
面が開口したマスク１１を用いて（ＣＭＯＳでない場合
はマスク不要）、回転斜めイオン注入により、低エネル
ギーのしきい値制御用チャネル注入を行う。これによ
り、チャネル領域７の全面の浅い部分に高濃度チャネル
注入領域４を形成する。
面が開口したマスク１１を用いて（ＣＭＯＳでない場合
はマスク不要）、回転斜めイオン注入により、低エネル
ギーのしきい値制御用チャネル注入を行う。これによ
り、チャネル領域７の全面の浅い部分に高濃度チャネル
注入領域４を形成する。
【００２４】最後にチャネル領域７の全面が開口したマ
スク１１を用いて（ＣＭＯＳでない場合はマスク不
要）、ゲート１を除いたチャネル領域７にソース・ドレ
インのイオン注入を行い、ソース２とドレイン３との接
合を形成する。
スク１１を用いて（ＣＭＯＳでない場合はマスク不
要）、ゲート１を除いたチャネル領域７にソース・ドレ
インのイオン注入を行い、ソース２とドレイン３との接
合を形成する。
【００２５】図３に示す製造工程は、図２（ｂ）のマス
クを使用しない方法である。この工程では図３（ｃ）と
（ｄ）は同じマスクを使用するため、図２の工程に比べ
てＰＲ工程を１枚減らすことができる。図３の工程では
（ａ）〜（ｃ）のプロセスの間で、アニールによる結晶
の回復を行わないことで、チャネル部の結晶性の乱れが
他の部分よりも大きくなり、この部分での不純物の拡散
が促進されて、図３（ｃ）で注入された不純物がチャネ
ル部へ拡散しやすくなる。
クを使用しない方法である。この工程では図３（ｃ）と
（ｄ）は同じマスクを使用するため、図２の工程に比べ
てＰＲ工程を１枚減らすことができる。図３の工程では
（ａ）〜（ｃ）のプロセスの間で、アニールによる結晶
の回復を行わないことで、チャネル部の結晶性の乱れが
他の部分よりも大きくなり、この部分での不純物の拡散
が促進されて、図３（ｃ）で注入された不純物がチャネ
ル部へ拡散しやすくなる。
【００２６】（実施例２）図４は、本発明の実施例２を
示す断面図である。
示す断面図である。
【００２７】図４のように、高濃度チャネル注入領域４
の深さは、チャネル部の深さＤ1とソース２での深さＤ2
が深くなっており、ドレイン３での高濃度チャネル注入
領域４が、ドレイン３の結合よりも浅い部分のみに形成
されている。このような構造にすると、ドレイン３の接
合部の基板濃度が低いため、この部分の容量が減少する
が、ソース２と基板５との間の容量は従来のＭＯＳＦＥ
Ｔと変わらず、この容量は安定化容量として働く。ま
た、この方式では、チャネル注入用マスクがゲート１に
対してドレイン側にずれた場合には、しきい値電圧はほ
とんど変動せず、ソース側にずれた場合のみゲート下方
の基板不純物濃度が減少してしきい値が変動する。この
ため、図８の従来方式と比較して目合わせずれにより、
しきい値の変動する確率は１／２となる。この構造の製
造工程は次のようになる。
の深さは、チャネル部の深さＤ1とソース２での深さＤ2
が深くなっており、ドレイン３での高濃度チャネル注入
領域４が、ドレイン３の結合よりも浅い部分のみに形成
されている。このような構造にすると、ドレイン３の接
合部の基板濃度が低いため、この部分の容量が減少する
が、ソース２と基板５との間の容量は従来のＭＯＳＦＥ
Ｔと変わらず、この容量は安定化容量として働く。ま
た、この方式では、チャネル注入用マスクがゲート１に
対してドレイン側にずれた場合には、しきい値電圧はほ
とんど変動せず、ソース側にずれた場合のみゲート下方
の基板不純物濃度が減少してしきい値が変動する。この
ため、図８の従来方式と比較して目合わせずれにより、
しきい値の変動する確率は１／２となる。この構造の製
造工程は次のようになる。
【００２８】図４に示すＭＯＳトランジスタを製造する
には、図５（ａ）に示すように、チャネル部のみが開口
したマスク９を用いて、高エネルギーのチャネルイオン
注入を行い、基板のチャネルが形成される部分に基板深
くまで高濃度チャネル注入領域４を形成する。次に図５
（ｂ）に示すように、チャネル領域７の全面が開口した
マスクを用いて（ＣＭＯＳでない場合はマスク不要）、
低エネルギーのしきい値制御用チャネル注入を行う。こ
れにより、チャネル領域７の全面の浅い部分に高濃度チ
ャネル注入領域４を形成する。
には、図５（ａ）に示すように、チャネル部のみが開口
したマスク９を用いて、高エネルギーのチャネルイオン
注入を行い、基板のチャネルが形成される部分に基板深
くまで高濃度チャネル注入領域４を形成する。次に図５
（ｂ）に示すように、チャネル領域７の全面が開口した
マスクを用いて（ＣＭＯＳでない場合はマスク不要）、
低エネルギーのしきい値制御用チャネル注入を行う。こ
れにより、チャネル領域７の全面の浅い部分に高濃度チ
ャネル注入領域４を形成する。
【００２９】図５（ｃ）に示すように、ゲート１を形成
し、チャネル領域７の全面が開口したマスク９を用いて
（ＣＭＯＳでない場合はマスク不要）、ソース・ドレイ
ンのイオン注入を行い、ソース２とドレイン３との接合
を形成する。
し、チャネル領域７の全面が開口したマスク９を用いて
（ＣＭＯＳでない場合はマスク不要）、ソース・ドレイ
ンのイオン注入を行い、ソース２とドレイン３との接合
を形成する。
【００３０】図６は、図４に示すＭＯＳＦＥＴの製造方
法の別の実施例を示す工程図である。図６（ａ）に示す
ように、チャネル部のみが開口したマスク９を用いて、
高エネルギーのチャネルイオン注入を行い、基板のチャ
ネルが形成される部分に基板深くまで高濃度チャネル注
入領域４を形成する。その後、図６（ｂ）に示すように
ゲート１を形成する。図６（ｃ）に示すように、チャネ
ル領域７の全面が開口したマスク９を用いて（ＣＭＯＳ
でない場合はマスク不要）、回転斜めイオン注入によ
り、低エネルギーのしきい値制御用チャネル注入を行
う。これにより、チャネル領域７の全面の浅い部分に高
濃度チャネル注入領域４を形成する。最後に図６（ｄ）
に示すようにチャネル領域７の全面が開口したマスク９
を用いて（ＣＭＯＳでない場合はマスク不要）、ソース
・ドレインのイオン注入を行いソース・ドレインの接合
を形成する。
法の別の実施例を示す工程図である。図６（ａ）に示す
ように、チャネル部のみが開口したマスク９を用いて、
高エネルギーのチャネルイオン注入を行い、基板のチャ
ネルが形成される部分に基板深くまで高濃度チャネル注
入領域４を形成する。その後、図６（ｂ）に示すように
ゲート１を形成する。図６（ｃ）に示すように、チャネ
ル領域７の全面が開口したマスク９を用いて（ＣＭＯＳ
でない場合はマスク不要）、回転斜めイオン注入によ
り、低エネルギーのしきい値制御用チャネル注入を行
う。これにより、チャネル領域７の全面の浅い部分に高
濃度チャネル注入領域４を形成する。最後に図６（ｄ）
に示すようにチャネル領域７の全面が開口したマスク９
を用いて（ＣＭＯＳでない場合はマスク不要）、ソース
・ドレインのイオン注入を行いソース・ドレインの接合
を形成する。
【００３１】
【発明の効果】以上説明したように本発明では、ＭＯＳ
ＦＥＴのソース・ドレインもしくはドレインの接合容量
を減少させることでトランジスタを高速に動作させるこ
とができる。また、しきい値に対する影響の大きい浅い
チャネル注入を素子領域全面に行うため、チャネル注入
用マスクとゲート用マスクとの位置ずれによるしきい値
電圧の変動を抑制することができる。さらにドレイン部
の接合容量のみを減少させた場合には、ソースと基板と
の間の容量は従来のＭＯＳトランジスタと変わらない。
このためソースを電源又はグラウンド端子，ドレインを
信号端子として用いた場合、信号線は容量が小さくなっ
て高速な動作が可能になると同時に、電源・グラウンド
は基板との間の容量が安定化容量として働くために、ス
イッチング時の電圧の電圧降下が小さくなり、速度を低
下させることがない。
ＦＥＴのソース・ドレインもしくはドレインの接合容量
を減少させることでトランジスタを高速に動作させるこ
とができる。また、しきい値に対する影響の大きい浅い
チャネル注入を素子領域全面に行うため、チャネル注入
用マスクとゲート用マスクとの位置ずれによるしきい値
電圧の変動を抑制することができる。さらにドレイン部
の接合容量のみを減少させた場合には、ソースと基板と
の間の容量は従来のＭＯＳトランジスタと変わらない。
このためソースを電源又はグラウンド端子，ドレインを
信号端子として用いた場合、信号線は容量が小さくなっ
て高速な動作が可能になると同時に、電源・グラウンド
は基板との間の容量が安定化容量として働くために、ス
イッチング時の電圧の電圧降下が小さくなり、速度を低
下させることがない。
【図１】本発明の実施例１に係るＭＯＳトランジスタを
示す断面図である。
示す断面図である。
【図２】本発明の実施例１に係るＭＯＳトランジスタの
製造方法の一実施例を示す工程図である。
製造方法の一実施例を示す工程図である。
【図３】本発明の実施例１に係るＭＯＳトランジスタの
製造方法の他の実施例を示す工程図である。
製造方法の他の実施例を示す工程図である。
【図４】本発明の実施例２に係るＭＯＳトランジスタを
示す断面図である。
示す断面図である。
【図５】本発明の実施例２に係るＭＯＳトランジスタの
製造方法の一実施例を示す工程図である。
製造方法の一実施例を示す工程図である。
【図６】本発明の実施例２に係るＭＯＳトランジスタの
製造方法の他の実施例を示す工程図である。
製造方法の他の実施例を示す工程図である。
【図７】（ａ）は、注入範囲を制限しない従来のチャネ
ルイオン注入の方法を示す図、（ｂ）は、素子構造図で
ある。
ルイオン注入の方法を示す図、（ｂ）は、素子構造図で
ある。
【図８】（ａ）は、注入範囲を制限しない従来のチャネ
ルイオン注入の方法を示す図、（ｂ）は、素子構造図で
ある。
ルイオン注入の方法を示す図、（ｂ）は、素子構造図で
ある。
１ ゲート ２ ソース ３ ドレイン ４ 高濃度チャネル注入領域 ５ 基板 ７ チャネル領域 ８ 酸化膜
Claims (3)
- 【請求項１】 ゲートと、ソースと、ドレインと、高濃
度チャネル注入領域とを基板に有する不均一チャネルド
ープＭＯＳトランジスタであって、 ゲートは、基板内のチャネル領域の一部に酸化膜を介し
て積層形成されたものであり、 ソースとドレインとは、ゲートの両側に配置され、基板
のチャネル領域内に埋設して形成されたものであり、 高濃度チャネル注入領域は、ゲート下方のチャネル領域
と、ソース及びドレインが形成されたチャネル領域とに
跨がり、その深さを異ならせて注入して形成されたもの
であって、高濃度チャネル注入領域の注入深さは、ゲー
ト下方のチャネル領域及びソース部分のチャネル領域で
の深さがドレイン部分のチャネル領域でのものより深く
なっていることを特徴とする不均一チャネルドープＭＯ
Ｓトランジスタ。 - 【請求項２】 高エネルギーイオン注入工程と、低エネ
ルギーイオン注入工程とを有し、ゲートの下方に位置す
るチャネル領域と、ゲートの両側に配置されたソースと
ドレインが埋設して形成されるチャネル領域とに跨が
り、その深さが異なる高濃度チャネル注入領域を形成す
る不均一チャネルドープＭＯＳトランジスタの製造方法
であって、 高エネルギーイオン注入工程は、ゲート部に相当するチ
ャネル領域、又はゲート及びソース部に相当するチャネ
ル領域に高エネルギーによるイオン注入を行って、該チ
ャネル領域に高濃度チャネル注入領域を、ゲート下方の
チャネル領域及びソース部分のチャネル領域での深さが
ドレイン部分のチャネル領域でのものよりも深く形成す
る工程であり、 低エネルギーイオン注入工程は、ゲート及びソース並び
にドレイン部に相当する全チャネル領域に低エネルギー
によるしきい値制御用チャネル注入を行い、高エネルギ
ーによるイオン注入が行われなかった少なくともドレイ
ン部のチャネル領域に、高濃度チャネル注入領域を浅く
形成する工程であることを特徴とする不均一チャネルド
ープＭＯＳトランジスタの製造方法。 - 【請求項３】 高エネルギーイオン注入工程と、回転斜
めイオン注入工程を有し、ゲートの下方に位置するチャ
ネル領域と、ゲートの両側に配置されたソースとドレイ
ンが埋設して形成されるチャネル領域とに跨がり、その
深さが異なる高濃度チャネル注入領域を形成する不均一
チャネルドープＭＯＳトランジスタの製造方法であっ
て、 高エネルギーイオン注入工程は、ゲート部に相当するチ
ャネル領域、又はゲート及びソース部に相当するチャネ
ル領域に高エネルギーによるイオン注入を行って、該チ
ャネル領域に高濃度チャネル注入領域を、ゲート下方の
チャネル領域及びソース部分のチャネル領域での深さが
ドレイン部分のチャネル領域でのものよりも深く形成す
る工程であり、 回転斜めイオン注入工程は、チャネル領域の一部に積層
されたゲートをマスクとして、ゲートを除くチャネル領
域に低エネルギーによるしきい値制御用チャネル注入を
行い、高エネルギーによるイオン注入が行われなかった
少なくともドレイン部のチャネル領域に、高濃度チャネ
ル注入領域を浅く形成する工程であることを特徴とする
不均一チャネルドープＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190399A JP2658810B2 (ja) | 1993-07-30 | 1993-07-30 | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190399A JP2658810B2 (ja) | 1993-07-30 | 1993-07-30 | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745818A JPH0745818A (ja) | 1995-02-14 |
| JP2658810B2 true JP2658810B2 (ja) | 1997-09-30 |
Family
ID=16257508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5190399A Expired - Fee Related JP2658810B2 (ja) | 1993-07-30 | 1993-07-30 | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020244A (en) * | 1996-12-30 | 2000-02-01 | Intel Corporation | Channel dopant implantation with automatic compensation for variations in critical dimension |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582067A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59219967A (ja) * | 1983-04-29 | 1984-12-11 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電界効果トランジスタの製造方法 |
-
1993
- 1993-07-30 JP JP5190399A patent/JP2658810B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582067A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59219967A (ja) * | 1983-04-29 | 1984-12-11 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745818A (ja) | 1995-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3489871B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP3528420B2 (ja) | 半導体装置およびその製造方法 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JPH09270466A (ja) | 半導体装置及びその製造方法 | |
| KR910002037B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH0434968A (ja) | 相補型電界効果トランジスタおよびその製造方法 | |
| EP0091256A2 (en) | CMOS device | |
| JP2658810B2 (ja) | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2672694B2 (ja) | Ｍｏｓｆｅｔ | |
| JP2727590B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP3063692B2 (ja) | 半導体装置及びその製造方法 | |
| KR100549941B1 (ko) | 반도체소자의 게이트전극 구조 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03132077A (ja) | 半導体装置とその製造方法 | |
| JP2682426B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH02296342A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JPH03184372A (ja) | 半導体装置の製造方法 | |
| JPH11214682A (ja) | 半導体装置の製造方法 | |
| JP2608627B2 (ja) | 半導体装置の製造方法 | |
| JP3008579B2 (ja) | 半導体装置の製造方法 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |