JP2637105B2 - タイムスイッチ回路 - Google Patents
タイムスイッチ回路Info
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- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000012447 hatching Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は時分割交換を行う電子式交換機に用いるこ
とのできるタイムスイッチ回路に関するものである。
とのできるタイムスイッチ回路に関するものである。
（従来の技術） 従来、第３図に示すように、電子交換機33が端末33A
と端末33Dとの間及び、端末33Bと端末33Cとの間の通話
に対する交換を行う場合、当該電子交換機33の入力ハイ
ウェイと出力ハイウェイとには、第４図に示されるよう
にデータが用意されていた。
と端末33Dとの間及び、端末33Bと端末33Cとの間の通話
に対する交換を行う場合、当該電子交換機33の入力ハイ
ウェイと出力ハイウェイとには、第４図に示されるよう
にデータが用意されていた。
１フレームを４タイムスロットに別け、入力ハイウェ
イにおいては、端末33A,33B,33C,33Dから出力されたデ
ータを順次にAi,Bi,Ci,Diの各タイムスロットに入れて
取込み、出力ハイウェイにおいては、端末33D,33C,33B,
33Aに与えられるようにDi,Ci,Bi,Aiの各タイムスロット
にデータを入換えて１フレームに構成し、これを出力す
る。かかるデータ入換えを行うのが、第５図に示される
タイムスイッチ回路である。同図において、６はスイッ
チングメモリを示し、このスイッチングメモリ６には入
力ハイウェイ１を介して交換に係るデータが書込まれ、
スイッチングメモリ６からは出力ハイウェイ26に交換に
係るデータが出力される。ここで、９はカウンタを示
し、このカウンタ９はスイッチングメモリ６に書込用の
アドレスをバス14を介して出力するとともに、信号線10
を介してスイッチングメモリ６にリード／ライトの切換
を行わせるリード／ライト信号を与え、更に、セレクタ
21に対して信号線22を介してセレクト信号を与えてバス
14かバス20かの一方をバス23につなげる。16はコントロ
ールメモリを示し、このコントロールメモリ16はバス19
を介してCPU18から与えられるアドレスデータに基づき
スイッチングメモリ６の読出用のアドレスデータを出力
する。CPU18はバス17を介して電子交換機の全体を統括
制御する制御部からスイッチングデータを受取りこれに
基づき、コントロールメモリ16に対するアドレス指定を
行う。
イにおいては、端末33A,33B,33C,33Dから出力されたデ
ータを順次にAi,Bi,Ci,Diの各タイムスロットに入れて
取込み、出力ハイウェイにおいては、端末33D,33C,33B,
33Aに与えられるようにDi,Ci,Bi,Aiの各タイムスロット
にデータを入換えて１フレームに構成し、これを出力す
る。かかるデータ入換えを行うのが、第５図に示される
タイムスイッチ回路である。同図において、６はスイッ
チングメモリを示し、このスイッチングメモリ６には入
力ハイウェイ１を介して交換に係るデータが書込まれ、
スイッチングメモリ６からは出力ハイウェイ26に交換に
係るデータが出力される。ここで、９はカウンタを示
し、このカウンタ９はスイッチングメモリ６に書込用の
アドレスをバス14を介して出力するとともに、信号線10
を介してスイッチングメモリ６にリード／ライトの切換
を行わせるリード／ライト信号を与え、更に、セレクタ
21に対して信号線22を介してセレクト信号を与えてバス
14かバス20かの一方をバス23につなげる。16はコントロ
ールメモリを示し、このコントロールメモリ16はバス19
を介してCPU18から与えられるアドレスデータに基づき
スイッチングメモリ６の読出用のアドレスデータを出力
する。CPU18はバス17を介して電子交換機の全体を統括
制御する制御部からスイッチングデータを受取りこれに
基づき、コントロールメモリ16に対するアドレス指定を
行う。
この場合、入力ハイウェイ１と出力ハイウェイ26とに
おけるフレーム同期信号を同一のものとするが、スイッ
チングメモリ６と外部装置との間に存在するデータ伝達
遅延時間（以下、単に遅延時間τという。）のため、第
６図に示されるようにデータ破壊が生じることがある。
おけるフレーム同期信号を同一のものとするが、スイッ
チングメモリ６と外部装置との間に存在するデータ伝達
遅延時間（以下、単に遅延時間τという。）のため、第
６図に示されるようにデータ破壊が生じることがある。
例えば、第３図の端末33Aと端末33Dとの間のデータ交
換を例にすると、第６図に示すように、出力ハイウェイ
26にDn-1のタイムスロットのデータ（右下りのハッチン
グで示す）を挿入しようとしてデータの読出を行って
も、書込遅延のために、入力ハイウェイ１における１フ
レーム前のDn-1のタイムスロットのデータ（右下りのハ
ッチングで示す）が書込まれておらず、これより更に１
フレーム前の入力ハイウェイ１における１フレーム前の
Dn-2のタイムスロットのデータ（縦縞の線で示す）が当
初において読出され、途中からDn-1のタイムスロットの
データ（右下りのハッチングで示す）が読出されること
になる。同様に、Dn,Dn+1…のタイムスロットでも、デ
ータが混合してしまうという問題点があり、データが破
壊されるのである。
換を例にすると、第６図に示すように、出力ハイウェイ
26にDn-1のタイムスロットのデータ（右下りのハッチン
グで示す）を挿入しようとしてデータの読出を行って
も、書込遅延のために、入力ハイウェイ１における１フ
レーム前のDn-1のタイムスロットのデータ（右下りのハ
ッチングで示す）が書込まれておらず、これより更に１
フレーム前の入力ハイウェイ１における１フレーム前の
Dn-2のタイムスロットのデータ（縦縞の線で示す）が当
初において読出され、途中からDn-1のタイムスロットの
データ（右下りのハッチングで示す）が読出されること
になる。同様に、Dn,Dn+1…のタイムスロットでも、デ
ータが混合してしまうという問題点があり、データが破
壊されるのである。
（発明が解決しようとする問題点） 上記のように、従来のタイムスイッチ回路によると、
遅延時間のために、出力すべき１フレームのデータの最
初の部分では、未だ必要なデータが書込まれておらず、
この部分のタイムスロットでは前後する１フレームのデ
ータが混合して読出され、データ破壊が生じるという欠
点があった。本発明はこのような従来のタイムスイッチ
回路の欠点に鑑みなされたもので、その目的は、出力す
べき１フレームのデータの最初の部分のタイムスロット
においても入力された相前後する１フレームのデータが
混在することなく正常にデータが読出され得るタイムス
イッチ回路を提供することである。
遅延時間のために、出力すべき１フレームのデータの最
初の部分では、未だ必要なデータが書込まれておらず、
この部分のタイムスロットでは前後する１フレームのデ
ータが混合して読出され、データ破壊が生じるという欠
点があった。本発明はこのような従来のタイムスイッチ
回路の欠点に鑑みなされたもので、その目的は、出力す
べき１フレームのデータの最初の部分のタイムスロット
においても入力された相前後する１フレームのデータが
混在することなく正常にデータが読出され得るタイムス
イッチ回路を提供することである。
［発明の構成］ （問題点を解決するための手段） 本発明では、データが挿入されたタイムスロットを複
数有するように、１フレームが構成された入力側のデー
タを取込み、この各タイムスロットのデータを出力側の
１フレーム内の交換すべきタイムスロットに入れ換えて
１フレームを構成して出力するタイムスイッチ回路に、 前記１フレームのデータを格納可能な２つのメモリ
と、これら２つのメモリのいずれか一方を交互に読出可
能に切り換える読出指示信号を出力すると共に、この読
出指示信号の切り換わりタイミングより前記メモリと外
部回路との間のデータ伝達遅延時間だけ遅らせて、上記
読出指示信号により読出可能とされたメモリを書込可能
に切り換える書込指示信号を出力する書込読出切換手段
と、前記書込指示信号に切り換えが生じたときに自らの
イニシャライズを行い、その後に書込アドレスの歩進を
行う書込アドレス出力手段と、前記読出指示信号に切換
えが生じたとき自らのイニシャライズを行った後に、交
換に係るタイムスロットの位置を交換するように読出ア
ドレスを歩進させる読出アドレス出力手段とを具備させ
てタイムスイッチ回路を構成したものである。
数有するように、１フレームが構成された入力側のデー
タを取込み、この各タイムスロットのデータを出力側の
１フレーム内の交換すべきタイムスロットに入れ換えて
１フレームを構成して出力するタイムスイッチ回路に、 前記１フレームのデータを格納可能な２つのメモリ
と、これら２つのメモリのいずれか一方を交互に読出可
能に切り換える読出指示信号を出力すると共に、この読
出指示信号の切り換わりタイミングより前記メモリと外
部回路との間のデータ伝達遅延時間だけ遅らせて、上記
読出指示信号により読出可能とされたメモリを書込可能
に切り換える書込指示信号を出力する書込読出切換手段
と、前記書込指示信号に切り換えが生じたときに自らの
イニシャライズを行い、その後に書込アドレスの歩進を
行う書込アドレス出力手段と、前記読出指示信号に切換
えが生じたとき自らのイニシャライズを行った後に、交
換に係るタイムスロットの位置を交換するように読出ア
ドレスを歩進させる読出アドレス出力手段とを具備させ
てタイムスイッチ回路を構成したものである。
（作用） 上記構成によると、書込指示信号により書込可能とす
るメモリの指示の切換タイミングを読出指示信号により
読出可能とするメモリの指示の切換タイミングより遅延
時間τだけ遅らせられるので、この遅れによりずれを生
じる期間では、必ず一方のメモリが書込に、他方のメモ
リが読出に専用化されて使用される。つまり、このずれ
を生じる期間は、出力すべき１フレームのデータの最初
の部分のタイムスロットのデータ読出時に該当するか
ら、タイムスロットに挿入すべきデータが途中からメモ
リにおいて書換えられるという不具合が生じない。
るメモリの指示の切換タイミングを読出指示信号により
読出可能とするメモリの指示の切換タイミングより遅延
時間τだけ遅らせられるので、この遅れによりずれを生
じる期間では、必ず一方のメモリが書込に、他方のメモ
リが読出に専用化されて使用される。つまり、このずれ
を生じる期間は、出力すべき１フレームのデータの最初
の部分のタイムスロットのデータ読出時に該当するか
ら、タイムスロットに挿入すべきデータが途中からメモ
リにおいて書換えられるという不具合が生じない。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例のブロック図である。同図
において、第５図と同一の構成要素には同一の符号を付
し、その説明を省略する。6A、6Bは、夫々、データを１
フレーム分格納可能なスイッチングメモリを示す。これ
らスイッチングメモリ6A、6Bには、S/P（シリアル／パ
ラレル）変換器２を介して入力ハイウェイ１のデータが
書込まれ、スイッチングメモリ6A、6BのデータはP/S
（パラレル／シリアル）変換器25を介して出力ハイウェ
イ26の送出される。9Aはカウンタを示し、このカウンタ
9Aは信号線８を介して与えられる原振クロックを分周し
て、書込カウンタ12及び読出カウンタ13を歩進させるク
ロックを出力し、信号線10を介してリード／ライト信号
をスイッチングメモリ6A、6Bに与え、更に、信号線22を
介してセレクタ21、31にその入力を選択させる。読出カ
ウンタ13は信号線27を介して与えられるフレーム同期信
号の立上りのタイミングで、コントロールメモリ16へ信
号線15を介してイニシャライズ信号を送ってその出力を
「０」に戻させ、また、信号線30を介してスイッチング
メモリ6A,6Bの一方を読出可能とする読出指示信号を切
換えてセレクタ31へ与える。更に、読出カウンタ13は信
号線28を介して、フレーム同期信号の立上りより遅延時
間τに相当する時間だけ遅延させてリセット信号を、書
込カウンタ12に与える。書込カウンタ12は、このリセッ
ト信号の到来時に切換えを行って、信号線29を介してス
イッチングメモリ6A、6Bの一方を書込可能と書込指示信
号をセレクタ31へ与える。従って、書込指示信号の位相
は読出指示信号の位相より、遅延時間τに相当する時間
だけ遅延したものとなる（第２図）。また、書込カウン
タ12はリセットされた後、カウンタ9Aより与えられるク
ロックに基づき、「０」から書換用のアドレスデータの
歩進を開始する。このアドレスデータはバス14を介して
セレクタ21へ与えられる。上記において、リード／ライ
ト信号と選択信号とは同期して極めて高速で切換わるの
で、スイッチングメモリ6A、6Bに対する書込み及びスイ
ッチングメモリ6A、6Bからのデータの読出しは、並行し
て行われると考えて良い程である。
において、第５図と同一の構成要素には同一の符号を付
し、その説明を省略する。6A、6Bは、夫々、データを１
フレーム分格納可能なスイッチングメモリを示す。これ
らスイッチングメモリ6A、6Bには、S/P（シリアル／パ
ラレル）変換器２を介して入力ハイウェイ１のデータが
書込まれ、スイッチングメモリ6A、6BのデータはP/S
（パラレル／シリアル）変換器25を介して出力ハイウェ
イ26の送出される。9Aはカウンタを示し、このカウンタ
9Aは信号線８を介して与えられる原振クロックを分周し
て、書込カウンタ12及び読出カウンタ13を歩進させるク
ロックを出力し、信号線10を介してリード／ライト信号
をスイッチングメモリ6A、6Bに与え、更に、信号線22を
介してセレクタ21、31にその入力を選択させる。読出カ
ウンタ13は信号線27を介して与えられるフレーム同期信
号の立上りのタイミングで、コントロールメモリ16へ信
号線15を介してイニシャライズ信号を送ってその出力を
「０」に戻させ、また、信号線30を介してスイッチング
メモリ6A,6Bの一方を読出可能とする読出指示信号を切
換えてセレクタ31へ与える。更に、読出カウンタ13は信
号線28を介して、フレーム同期信号の立上りより遅延時
間τに相当する時間だけ遅延させてリセット信号を、書
込カウンタ12に与える。書込カウンタ12は、このリセッ
ト信号の到来時に切換えを行って、信号線29を介してス
イッチングメモリ6A、6Bの一方を書込可能と書込指示信
号をセレクタ31へ与える。従って、書込指示信号の位相
は読出指示信号の位相より、遅延時間τに相当する時間
だけ遅延したものとなる（第２図）。また、書込カウン
タ12はリセットされた後、カウンタ9Aより与えられるク
ロックに基づき、「０」から書換用のアドレスデータの
歩進を開始する。このアドレスデータはバス14を介して
セレクタ21へ与えられる。上記において、リード／ライ
ト信号と選択信号とは同期して極めて高速で切換わるの
で、スイッチングメモリ6A、6Bに対する書込み及びスイ
ッチングメモリ6A、6Bからのデータの読出しは、並行し
て行われると考えて良い程である。
上記の構成において、書込みカウンタ12と読出カウン
タ13とセレクタ31とは書込読出切換手段100を構成し、
書込カウンタ12は書込アドレス出力手段200を構成し、
読出カウンタ13、コントロールメモリ16は読出アドレス
出力手段300を構成する。
タ13とセレクタ31とは書込読出切換手段100を構成し、
書込カウンタ12は書込アドレス出力手段200を構成し、
読出カウンタ13、コントロールメモリ16は読出アドレス
出力手段300を構成する。
このように構成されたタイムスイッチ回路の動作を第
２図のタイムチャートを参照して説明する。
２図のタイムチャートを参照して説明する。
この実施例では書込指示信号が、Ｈレベルの場合には
スイッチングメモリ6Bが書込可能となり、Ｌレベルの場
合にはスイッチングメモリ6Aが書込可能となる。また、
読出指示信号が、Ｈレベルの場合にはスイッチングメモ
リ6Bが読出可能となり、Ｌレベルの場合にはスイッチン
グメモリ6Aが読出可能となる。
スイッチングメモリ6Bが書込可能となり、Ｌレベルの場
合にはスイッチングメモリ6Aが書込可能となる。また、
読出指示信号が、Ｈレベルの場合にはスイッチングメモ
リ6Bが読出可能となり、Ｌレベルの場合にはスイッチン
グメモリ6Aが読出可能となる。
フレーム同期信号が立上り、A1、D1のタイムスロット
を含む１フレームのデータが入力ハイウェイ１に到来
し、遅延時間τに相当する時間経過すると、スイッチン
グメモリ6A、6Bの入力端子に上記データが揃う。このと
き、書込カウンタ12がリセットされて「０」となり、か
つ、書込指示信号がＬレベルからＨレベルへ遷移する。
この結果、スイッチングメモリ6Bが書込可能な状態とな
る。一方、このとき読出指示信号はＨレベルであるか
ら、同じくスイッチングメモリ6Bが読出可能な状態とな
っている。そこで、カウンタ9Aから信号線22を介して出
力される選択信号により、信号線10を介して出力される
リード／ライト信号に同期したセレクタ21,31の切換え
が行われ、スイッチングメモリ6Bに対しA1、D1のタイム
スロットのデータが書込カウンタ12から出力されるアド
レスデータ「０」〜「1023」に順次に書込まれる。ま
た、並行して、スイッチングメモリ6Bからは、コントロ
ールメモリ16から出力されるアドレスデータに対応した
データが読出される。このコントロールメモリ16から出
力されるアドレスデータは、入力ハイウェイ１における
A1、D1のタイムスロットのデータが、タイムスロットの
位置を変換されるように、記憶されているものである。
そして、書込指示信号がＨレベルからＬレベルに遷移す
るよりも遅延時間τに相当する時間前で、読出指示信号
がＨレベルからＬレベルに遷移するのであるが、その直
前において、A1のタイムスロットのデータが読出され
る。このようにして読出され、出力端子に揃ったデータ
は遅延を受けて出力ハイウェイ26へ送出される。
を含む１フレームのデータが入力ハイウェイ１に到来
し、遅延時間τに相当する時間経過すると、スイッチン
グメモリ6A、6Bの入力端子に上記データが揃う。このと
き、書込カウンタ12がリセットされて「０」となり、か
つ、書込指示信号がＬレベルからＨレベルへ遷移する。
この結果、スイッチングメモリ6Bが書込可能な状態とな
る。一方、このとき読出指示信号はＨレベルであるか
ら、同じくスイッチングメモリ6Bが読出可能な状態とな
っている。そこで、カウンタ9Aから信号線22を介して出
力される選択信号により、信号線10を介して出力される
リード／ライト信号に同期したセレクタ21,31の切換え
が行われ、スイッチングメモリ6Bに対しA1、D1のタイム
スロットのデータが書込カウンタ12から出力されるアド
レスデータ「０」〜「1023」に順次に書込まれる。ま
た、並行して、スイッチングメモリ6Bからは、コントロ
ールメモリ16から出力されるアドレスデータに対応した
データが読出される。このコントロールメモリ16から出
力されるアドレスデータは、入力ハイウェイ１における
A1、D1のタイムスロットのデータが、タイムスロットの
位置を変換されるように、記憶されているものである。
そして、書込指示信号がＨレベルからＬレベルに遷移す
るよりも遅延時間τに相当する時間前で、読出指示信号
がＨレベルからＬレベルに遷移するのであるが、その直
前において、A1のタイムスロットのデータが読出され
る。このようにして読出され、出力端子に揃ったデータ
は遅延を受けて出力ハイウェイ26へ送出される。
上記で読出指示信号がＬレベルとなったことによっ
て、スイッチングメモリ6Aが読出可能な状態となる。こ
のため、スイッチングメモリ6BにD1のタイムスロットの
データが書込まれるのに並行して、スイッチングメモリ
6Aから１フレーム前の書込みに係るD0のタイムスロット
のデータが読出される。このとき、フレーム同期信号が
立上り、読出カウンタ13が「０」となり、信号線15を介
してイニシャライスされたコントロールメモリ16は、ス
イッチングメモリ6AにおけるD0のタイムスロットのデー
タが格納されているアドレスを指示しているのである。
て、スイッチングメモリ6Aが読出可能な状態となる。こ
のため、スイッチングメモリ6BにD1のタイムスロットの
データが書込まれるのに並行して、スイッチングメモリ
6Aから１フレーム前の書込みに係るD0のタイムスロット
のデータが読出される。このとき、フレーム同期信号が
立上り、読出カウンタ13が「０」となり、信号線15を介
してイニシャライスされたコントロールメモリ16は、ス
イッチングメモリ6AにおけるD0のタイムスロットのデー
タが格納されているアドレスを指示しているのである。
次に、読出指示信号より時間τ遅れて書込指示信号が
ＨレベルからＬレベルへ遷移し、スイッチングメモリ6A
が書込可能な状態となる。このとき、入力ハイウェイ１
から、時間τ遅れて、スイッチングメモリ6Aの入力端子
にはA2,B2のタイムスロットを含むデータが到来し、ス
イッチングメモリ6Aに書込まれる。このとき、並行して
D0,A2のタイムスロットを含む１フレームのデータが、
上記スイッチングメモリ6Bにおける場合と同様にして読
出される。
ＨレベルからＬレベルへ遷移し、スイッチングメモリ6A
が書込可能な状態となる。このとき、入力ハイウェイ１
から、時間τ遅れて、スイッチングメモリ6Aの入力端子
にはA2,B2のタイムスロットを含むデータが到来し、ス
イッチングメモリ6Aに書込まれる。このとき、並行して
D0,A2のタイムスロットを含む１フレームのデータが、
上記スイッチングメモリ6Bにおける場合と同様にして読
出される。
以下、同様の動作により、データ交換が行われる。そ
して、この実施例では、書込指示信号の位相が読出指示
信号の位相よりτだけ遅れているので、１フレームの最
初の部分では、一方のスイッチングメモリが書込可能
に、他方のスイッチングメモリが読出可能に、夫々置か
れるので、読出している途中でタイムスロット内のデー
タが書換えられ、データ破壊が生じるという不具合を防
止できる。
して、この実施例では、書込指示信号の位相が読出指示
信号の位相よりτだけ遅れているので、１フレームの最
初の部分では、一方のスイッチングメモリが書込可能
に、他方のスイッチングメモリが読出可能に、夫々置か
れるので、読出している途中でタイムスロット内のデー
タが書換えられ、データ破壊が生じるという不具合を防
止できる。
［発明の効果］ 以上説明したように本発明によれば、出力すべき１フ
レームのデータの最初の部分のタイムスロットのデータ
読出時には、一方のメモリが読出用に、他方のメモリが
書込用に、夫々切換えられ、読出している途中でタイム
スロット内のデータが書換えられ、データ破壊が生じる
という不具合を防止できる。
レームのデータの最初の部分のタイムスロットのデータ
読出時には、一方のメモリが読出用に、他方のメモリが
書込用に、夫々切換えられ、読出している途中でタイム
スロット内のデータが書換えられ、データ破壊が生じる
という不具合を防止できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の一実施例の動作を説明するためのタイムチャート、
第３図は電子交換機を用いた交換システムのブロック
図、第４図はデータ交換を説明するための図、第５図は
従来のタイムスイッチ回路のブロック図、第６図は第５
図に示した従来例の動作を説明するためのタイムチャー
トである。 6A,6B……スイッチングメモリ 9A……カウンタ、12……書込カウンタ 13……読出カウンタ、16……コントロールメモリ 21,31……セレクタ、100……書込読出切換手段 200……書込アドレス出力手段 300……読出アドレス出力手段
図の一実施例の動作を説明するためのタイムチャート、
第３図は電子交換機を用いた交換システムのブロック
図、第４図はデータ交換を説明するための図、第５図は
従来のタイムスイッチ回路のブロック図、第６図は第５
図に示した従来例の動作を説明するためのタイムチャー
トである。 6A,6B……スイッチングメモリ 9A……カウンタ、12……書込カウンタ 13……読出カウンタ、16……コントロールメモリ 21,31……セレクタ、100……書込読出切換手段 200……書込アドレス出力手段 300……読出アドレス出力手段
Claims (1)
- 【請求項１】データが挿入されたタイムスロットを複数
有するように、１フレームが構成された入力側のデータ
を取込み、この各タイムスロットのデータを出力側の１
フレーム内の交換すべきタイムスロットに入れ換えて１
フレームを構成して出力するタイムスイッチ回路におい
て、 前記１フレームのデータを格納可能な２つのメモリと、 これら２つのメモリのいずれか一方を交互に読出可能に
切り換える読出指示信号を出力すると共に、この読出指
示信号の切り換わりタイミングより前記メモリと外部回
路との間のデータ伝達遅延時間だけ遅らせて、上記読出
指示信号により読出可能とされたメモリを書込可能に切
り換える書込指示信号を出力する書込読出切換手段と、 前記書込指示信号に切り換えが生じたときに自らのイニ
シャライズを行い、その後に書込アドレスの歩進を行う
書込アドレス出力手段と、 前記読出指示信号に切換えが生じたとき自らのイニシャ
ライズを行った後に、交換に係るタイムスロットの位置
を変換するように読出アドレスを歩進させる読出アドレ
ス出力手段と、 を具備することを特徴とするタイムスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178015A JP2637105B2 (ja) | 1987-07-16 | 1987-07-16 | タイムスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178015A JP2637105B2 (ja) | 1987-07-16 | 1987-07-16 | タイムスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6420796A JPS6420796A (en) | 1989-01-24 |
| JP2637105B2 true JP2637105B2 (ja) | 1997-08-06 |
Family
ID=16041074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62178015A Expired - Fee Related JP2637105B2 (ja) | 1987-07-16 | 1987-07-16 | タイムスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637105B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226593A (ja) * | 1983-06-08 | 1984-12-19 | Iwatsu Electric Co Ltd | 時分割形スイツチ回路 |
-
1987
- 1987-07-16 JP JP62178015A patent/JP2637105B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420796A (en) | 1989-01-24 |
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