JP2633817B2

JP2633817B2 - 不揮発性半導体メモリ

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Publication number: JP2633817B2
Application number: JP11574995A
Authority: JP
Inventors: 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-05-15
Filing date: 1995-05-15
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH07307093A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は浮遊ゲート構造を有す
るＭＯＳＦＥＴをメモリセルとして使用した不揮発性半
導体メモリに関する。

【０００２】

【従来の技術】ＦＡＭＯＳ、ＳＡＭＯＳ等のような浮遊
ゲート構造を有するＭＯＳＦＥＴをメモリセルとして使
用した紫外線消去型不揮発性半導体メモリは一般に良く
使用されている。このようなメモリはプログラマブルＲ
ＯＭの分野では最も普及しているものの一つである。

【０００３】図１７はこのような構造のメモリセルを使
用した従来のメモリにおけるメモリセルアレイ部分の回
路図である。メモリセル90はそれぞれ浮遊ゲート構造を
有するＭＯＳＦＥＴで構成されており、これらメモリセ
ル90は行列状に配置されている。また、図中の横方向に
配置されているメモリセルの制御ゲートは１本の行線91
に共通に接続されており、図中の縦方向に配置されてい
るメモリセルのドレインは１本の列線92に共通に接続さ
れており、全てのメモリセルのソースは０Ｖのアース電
圧に接続されている。

【０００４】図１８は上記メモリセルアレイ部分を半導
体ウエハー上に集積化する際のメモリセル２個分のパタ
ーン平面図である。行線91と直交するように列線92が配
置されており、２ビット分のメモリセルの共通ドレイン
となる拡散領域93にはコンタクト部94を介して列線92が
接続されている。また各行線91の下部には電気的に浮遊
状態にされた浮遊ゲート95が設けられている。

【０００５】このようなメモリではそれぞれ１本の行線
91と列線92に高電圧を印加することにより、その交点に
存在する１つのメモリセルが選択される。選択されたメ
モリセルではドレイン近傍にインパクト・アイオニゼー
ション（impact ionization）が発生し、さらにこれに
よって発生した電子が浮遊ゲートに注入されることによ
ってデータの書き込みが行われる。浮遊ゲートに電子が
注入されると、そのセルの閾値電圧は上昇する。閾値電
圧が上昇したセルは、制御ゲートに通常の読み出し電
圧、例えば５Ｖの電圧を印加してもオンしなくなる。一
方、電子が注入されていないセルでは閾値電圧は元の低
い状態なので、制御ゲートに５Ｖの電圧を印加するとオ
ン状態になる。そして、図示しない負荷素子により列線
92を“１”に設定しておくことによりメモリセルのオ
ン、オフ状態に基づいて列線92の電位が変化し、この列
線電位をセンスアンプ等で検出することにより読み出し
データの判定が行われる。

【０００６】一方、データの消去は紫外線を照射するこ
とにより行われる。すなわち、紫外線が照射されると浮
遊ゲートから電子が放出され、これによりメモリセルの
閾値電圧が元の低い状態に戻る。

【０００７】上記メモリでは、選択された一つのメモリ
セルのドレイン及び制御ゲートに高電圧を印加する必要
があるため、各セルを列線に接続する必要がある。上記
従来のメモリでは図１８に示すように、２個のメモリセ
ルの共通ドレインに対して１個のコンタクト部を設ける
ようにしているので、コンタクト部の数が多くなり、大
容量化を行なう際にコンタクト部の占有面積が大きなも
のとなる。この結果、従来のメモリではチップサイズが
大型化し、製造価格が高価となる欠点がある。

【０００８】

【発明が解決しようとする課題】このように従来では、
コンタクト部の数が多く、チップサイズが大型化するの
で、製造価格が高価となる問題がある。この発明は上記
のような事情を考慮してなされたものであり、その目的
は、チップサイズの小型化を図ることによって安価に製
造することができると共に、非選択なメモリセルに加え
られる電圧ストレスを軽減させることによって信頼性の
向上を図ることができる不揮発性半導体メモリを提供す
ることにある。

【０００９】

【課題を解決するための手段】この発明の不揮発性半導
体メモリは、一端が第１の端子に接続される選択用トラ
ンジスタと、それぞれが制御ゲート、浮遊ゲート、ドレ
イン、ソース、チャネル領域を有し上記選択用トランジ
スタの他端と基準電位との間に直列に接続された複数個
のメモリセルとからなり、上記浮遊ゲート中の電子の蓄
積状態によって上記メモリセルにデータが記憶され、上
記メモリセルが選択された時に導通するか否かによって
記憶されたデータが読み出されるメモリセルブロック
と、上記選択用トランジスタに接続され、上記選択用ト
ランジスタを選択するための第１の行線と、上記メモリ
セルに接続され、上記メモリセルを選択するための第２
の行線と、上記第１の行線に接続され、上記選択用トラ
ンジスタを選択するための信号を出力する第１の行デコ
ーダと、上記第２の行線に接続され、上記メモリセルを
選択するために上記第２の行線に第１の論理レベルの信
号あるいはこの第１の論理レベルの信号よりも電位が高
く設定された第２の論理レベルの信号を供給する第２の
行デコーダと、上記第１の端子に接続され、データの書
き込み時に上記メモリセルに所定の電圧を印加する書き
込み電圧印加手段とを具備し、上記メモリセルに対する
データを書き込み時及びメモリセルからのデータ読み出
し時において、上記選択用トランジスタが非選択である
この非選択な選択用トランジスタが含まれる上記メモリ
ブロックが非選択の時は、上記非選択なメモリブロック
に接続される第２の行線を上記第２の行デコーダによっ
て上記第１の論理レベルの信号に設定し、かつ上記第１
の論理レベルの信号を上記基準電位に設定することによ
って上記メモリセルへ印加される電圧ストレスを軽減す
るように構成したことを特徴としている。

【００１０】

【作用】この発明の不揮発性半導体メモリは、浮遊ゲー
ト構造のＭＯＳＦＥＴからなるメモリセルを複数個直列
接続して使用することにより、２個以上のメモリセル毎
に１個のコンタクト部を設ければよく、これによりコン
タクト部の数を従来に比べて減少させることができる。

【００１１】また、選択用トランジスタが非選択である
この非選択な選択用トランジスタが含まれるメモリブロ
ックが非選択の時は、非選択なメモリブロックに接続さ
れる第２の行線を第２の行デコーダによって第１の論理
レベルの信号に設定し、かつ第１の論理レベルの信号を
基準電位に設定することによって、メモリセルへ印加さ
れる電圧ストレスが軽減される。

【００１２】

【実施例】以下、図面を参照してこの発明を説明する。
図１はこの発明に係る不揮発性半導体メモリの原理を説
明するための回路図である。図おいてＭＣ1 ないしＭＣ
4 はそれぞれ浮遊ゲート、制御ゲート、ドレイン、ソー
ス及びチャネル領域を有する浮遊ゲート構造のＭＯＳＦ
ＥＴからなるメモリセルであり、これら４個のメモリセ
ルＭＣ1 ないしＭＣ4 は直列に接続されて直列回路10を
構成している。上記直列回路10の一端すなわち、メモリ
セルＭＣ1 のドレインは書き込み電圧印加用のエンハン
スメント型（以下、Ｅ型と称する）のＭＯＳＦＥＴ11を
介して例えば１２．５Ｖの高電圧である書き込み電圧Ｖ
Ｐに接続され、直列回路10の他端すなわち、メモリセル
ＭＣ4 のソースは０Ｖのアース電圧（基準電位）に接続
されている。上記ＭＯＳＦＥＴ11のゲートには書き込み
データに応じた電圧Ｖdataが印加されるようになってお
り、４個のメモリセルＭＣ1 ないしＭＣ4 の制御ゲート
には選択電圧ＶＧ1 ないしＶＧ4 が印加されるようにな
っている。

【００１３】図２は上記図１の回路を半導体ウエハー上
に集積化する際のパターン平面図である。図中の拡散領
域20はそれぞれＭＯＳＦＥＴ11及び４個のメモリセルＭ
Ｃ1ないしＭＣ4 それぞれのソース，ドレイン領域とな
るものであり、21はＭＯＳＦＥＴ11のゲート、22はメモ
リセルＭＣ1 ないしＭＣ4 それぞれの制御ゲート、23は
メモリセルＭＣ1 ないしＭＣ4 それぞれの浮遊ゲートで
ある。また、各ソース、ドレイン領域間はチャネル領域
となり、図示しないがこのチャネル領域とその上の浮遊
ゲートとの間及び浮遊ゲートとその上の制御ゲートとの
間にはそれぞれゲート絶縁膜が設けられている。

【００１４】このような構成のメモリでは直列回路10の
一端すなわち、メモリセルＭＣ1 と書き込み電圧印加用
のＭＯＳＦＥＴ11との接続点を、コンタクト部を介して
図示しない列線に接続して使用する。従って、図１の回
路では４個のメモリセルに対して１個のコンタクト部を
設ければよい。このため、従来のメモリに比べてコンタ
クト部の数を減少させることができ、大容量化を行なう
際にコンタクト部の占有面積が小さくできる。

【００１５】ところで、この発明のメモリではコンタク
ト部の数を減少させるために複数個のメモリセルを直列
接続しているので、従来のようにインパクト・アイオニ
ゼーションによって発生した電子を浮遊ゲートに注入し
てデータを書き込む方法は採用できない。すなわち、こ
の発明のメモリでは浮遊ゲートから電子を抜き取るか、
もしくは浮遊ゲートに正孔を注入し、メモリセルの閾値
電圧を負極性の値にすることによりデータの書き込みを
行なう方法を採用する。

【００１６】いま、図３に示すような回路モデルを考え
る。すなわち、浮遊ゲート構造のＭＯＳＦＥＴ12のドレ
インは負荷回路13を介して電圧ＶＤに接続し、ソースは
アース電圧に接続する。この状態で、ＭＯＳＦＥＴ12の
制御ゲートの電圧ＶＧを０Ｖに、電圧ＶＤを高電圧にそ
れぞれ設定してＭＯＳＦＥＴ12のドレイン近傍でブレー
クダウンを起こさせると、浮遊ゲートから電子が放出さ
れ、ＭＯＳＦＥＴ12の閾値電圧が負になる現象がある。

【００１７】図４は浮遊ゲート構造のＭＯＳＦＥＴの電
圧−電流特性を示す曲線図である。図中の特性曲線ａは
ブレークダウンが起こる前のものであり、この特性のと
きに制御ゲート電圧ＶＧが正極性のある値以上にならな
いとドレイン電流ＩＤは流れない。これに対し、特性曲
線ｂはブレークダウンが起こった後のものであり、この
特性のときには制御ゲート電圧ＶＧが負極性の値でもド
レイン電流ＩＤが流れる。すなわち、図３の回路でブレ
ークダウンが起こった後は、ＭＯＳＦＥＴ12は曲線ｂの
特性を持つようになり、閾値電圧は正極性から負極性に
変わる。また、必ずしもブレークダウンが起こらなくと
も、例えばパンチスルーによる電流が流れても、このと
きの制御ゲート電圧ＶＧの値が低ければ、ＭＯＳＦＥＴ
12の閾値電圧は負極性に変わる。さらに、制御ゲート電
圧ＶＧが０Ｖ以上にされていてもブレークダウンは発生
する。つまり、ＭＯＳＦＥＴ12のドレインと浮遊ゲート
との間の電界が重要であり、ドレイン近傍のブレークダ
ウンもしくはパンチスルーにより発生する正孔の一部が
ドレインと浮遊ゲートとの間の電界によって引かれ、浮
遊ゲートに注入される。これにより浮遊ゲートが正に帯
電し、これによって閾値電圧が負になると考えられる。
この発明のメモリではＶＧを低くすることが重要であ
り、ＶＧが低いがため、正孔が浮遊ゲートに注入される
ことになる。

【００１８】次に図１の回路の動作について図５及び図
６のタイミングチャートを用いて説明する。図５のタイ
ミングチャートはデータ書き込み時のものであり、この
例ではＴ１の期間にメモリセルＭＣ3 にデータを書き込
み、Ｔ２の期間にはメモリセルＭＣ2 にデータを書き込
む場合である。まず、期間Ｔ１では選択電圧ＶＧ1 、Ｖ
Ｇ2及びＶＧ4 を例えば１２．５Ｖ程度の高電圧に設定
し、ＶＧ3 のみを低電圧、例えば０Ｖに設定する。この
状態でＭＯＳＦＥＴ11のゲートの電圧Ｖdataを高電圧に
設定する。これによりＭＯＳＦＥＴ11がオン状態とな
り、ＶＰによる高電圧が直列回路10の一端に印加され
る。さらに、直列回路10ではメモリセルＭＣ1 、ＭＣ2
、ＭＣ4 がオン状態、メモリセルＭＣ3 がオフ状態と
なるため、オフ状態のメモリセルＭＣ3 のドレインに高
電圧が加わる。このとき、このメモリセルＭＣ3 のドレ
イン近傍でブレークダウンあるいはパンチスルーが起こ
る程度にＶＰ、Ｖdataの値を設定することにより、ブレ
ークダウンあるいはパンチスルーがメモリセルＭＣ3 に
起こる。メモリセルＭＣ3 の制御ゲート電圧ＶＧ3 は０
Ｖに設定されているので、ブレークダウンあるいはパン
チスルーにより発生した正孔がその浮遊ゲートに注入さ
れる。この結果、メモリセルＭＣ3 の閾値電圧が負極性
の値に変わり、これによってメモリセルＭＣ3 のデータ
の書き込みが行われる。

【００１９】期間Ｔ２では選択電圧ＶＧ1 、ＶＧ3 及び
ＶＧ4 を１２．５Ｖに設定し、ＶＧ2 のみを０Ｖに設定
する。このとき電圧Ｖdataは高電圧の設定状態のままに
しておく。これにより、今度はメモリセルＭＣ2 のドレ
イン近傍でブレークダウンあるいはパンチスルーが起こ
り、これにより発生した正孔がその浮遊ゲートに注入さ
れ、メモリセルＭＣ3 のデータの書き込みが行われる。

【００２０】一般に、ドレインの近傍に発生するアバラ
ンシエ・ブレークダウンは、ゲート電圧の低い時の方が
より低いドレイン電圧で起こることが知られている。こ
のため、制御ゲート電圧が０Ｖにされているときにはブ
レークダウンが起り、高電圧のときにはブレークダウン
は起こらない。

【００２１】図６のタイミングチャートはデータ読み出
し時のものであり、この例ではメモリセルＭＣ1 から順
次データを読み出す場合である。このデータの読み出し
時には図示しない手段により、直列回路10の一端に５Ｖ
よりも低い読み出し電圧が印加される。そして非選択の
メモリセルの制御ゲート電圧ＶＧが高電位、例えば５Ｖ
に設定され、選択されたメモリセルの制御ゲート電圧Ｖ
Ｇは低電位、例えば０Ｖに設定される。従って、まず始
めにメモリセルＭＣ1 の制御ゲート電圧ＶＧ1が０Ｖに
設定され、メモリセルＭＣ1 が選択される。例えばこの
メモリセルＭＣ1 にはデータが書き込まれていず、その
閾値電圧が正極性であるとすれば、このメモリセルＭＣ
1 はオフしたままである。このとき、直列回路10には電
流は流れない。

【００２２】次に、メモリセルＭＣ2 の制御ゲート電圧
ＶＧ2 が０Ｖに設定され、メモリセルＭＣ2 が選択され
る。例えばこのメモリセルＭＣ2 にはデータが書き込ま
れており、その閾値電圧が負極性であるとすれば、この
メモリセルＭＣ2 はオン状態になる。このとき、他のメ
モリセルＭＣ1 、ＭＣ3 、ＭＣ4 の制御ゲート電圧ＶＧ
1 、ＶＧ3 、ＶＧ4 は高電圧であるから、これらメモリ
セルＭＣ1 、ＭＣ3 、ＭＣ4 は全てオンしている。従っ
て、この場合には直列回路10を介して電流が流れる。以
下、メモリセルＭＣ3 、ＭＣ4 の順に制御ゲート電圧Ｖ
Ｇ3 、ＶＧ4 を０Ｖに設定する。

【００２３】このデータ読み出し時の際、選択されたメ
モリセルのオン、オフ状態に基づいて直列回路10の一端
の電位が変化し、この電位変化をセンスアンプ等で検出
することにより読み出しデータの判定が行われる。

【００２４】図７はこの発明を複数ビット出力構成の不
揮発性半導体メモリに実施した場合の、全体の構成を示
す回路図である。図において300 ないし30M はそれぞれ
１ビットのデータを読み出すメモリブロックである。各
メモリブロック30はメモリブロック300 と同様に構成さ
れている。すなわち、各メモリブロック30内には、制御
ゲートと浮遊ゲートを有する浮遊ゲート構造のｎ個のメ
モリセルＭＣ1 ，ＭＣ2 …ＭＣn を直列に接続して構成
された直列回路10が行列状に多数配置されている。これ
ら各直列回路10の一端は直列回路選択用のＥ型のＭＯＳ
ＦＥＴ31を介して複数の列線Ｃ1 ，Ｃ2 …Ｃp のうち対
応する１本に接続されている。また、各直列回路10に接
続されたＭＯＳＦＥＴ31のゲートは、全てのメモリブロ
ック30について共通に設けられた行デコーダ41からのデ
コード出力が印加される行線Ｗ1，Ｗ2 ，…に接続さ
れ、各直列回路10内のメモリセルＭＣ1 〜ＭＣn の制御
ゲートは行デコーダ41からのデコード出力が印加される
Ｗ11，Ｗ12…Ｗ1n、Ｗ21，Ｗ22，…Ｗ2n、…にそれぞれ
接続されている。上記各列線Ｃは、全てのメモリブロッ
ク30について共通に設けられた列デコーダ42からのデコ
ード出力が印加される列選択線ＣＳ1 ，ＣＳ2 ，…ＣＳ
p それぞれがゲートに接続された列選択用のＥ型のＭＯ
ＳＦＥＴ32それぞれを介して、データ書込み／読み出し
ノード33に共通に接続されている。

【００２５】上記ノード33は前記図１中のＭＯＳＦＥＴ
11に相当する書き込み電圧印加用のＥ型ＮチャネルＭＯ
ＳＦＥＴ34を介して書き込み電圧ＶＰの印加点に接続さ
れている。このＭＯＳＦＥＴ34のゲートにはデータ入力
回路35の出力端が接続されている。このデータ入力回路
35は書き込みデータに基づいて前記電圧Ｖdataを出力す
る。さらに上記ノード33はゲートに所定のバイアス電圧
Ｖbiasが印加されている電位分離用のＥ型ＮチャネルＭ
ＯＳＦＥＴ36を介してデータ検出ノード37に接続されて
いる。このデータ検出ノード37には負荷用のＥ型Ｐチャ
ネルＭＯＳＦＥＴ38のドレインとゲートが接続されてお
り、このＦＥＴ38のソースは読み出し時の電源電圧ＶＣ
に接続されている。上記データ検出ノード37にはセンス
アンプ39が接続されており、ここで判定された読み出し
データは出力バッファ40を介して出力されるようになっ
ている。

【００２６】このような構成のメモリでは、ｎ個のメモ
リセル毎にＭＯＳＦＥＴ31を列線Ｃに接続すればよいの
で、メモリセルを列線に接続する際に必要とするコンタ
クト部の数は大幅に減少する。このため、コンタクト部
の占有面積が削減でき、大容量化する際のチップサイズ
を大幅に小さくすることができ、これにより製造価格を
安価にすることができる。

【００２７】次に上記メモリの動作を説明する。図８は
上記メモリでデータの書き込みを行なう時の動作の一例
を示すタイミングチャートである。この例は行線Ｗ1 、
Ｗ11〜Ｗ1nと列線Ｃ1 とに接続された１個の直列回路10
を選択し、この直列回路10内のメモリセルに対してデー
タの書き込みを行なう場合である。このとき、列デコー
ダ42のデコード出力により、１本の列選択線ＣＳ1 のみ
が高電圧に設定され、列線Ｃ1 に接続されている列選択
用のＭＯＳＦＥＴ32がオンする。このとき、他の列選択
線ＣＳ2 〜ＣＳp は全て低電圧に設定され、列線Ｃ2 〜
Ｃp に接続されている残りの列選択用のＭＯＳＦＥＴ32
はオフする。また、行デコーダ41のデコード出力によ
り、行線Ｗ1 ，Ｗ2 ，…のうち１本の行線Ｗ1 のみが高
電圧に設定され、同一行に配置されている直列回路10に
接続されている直列回路選択用のＭＯＳＦＥＴ31がオン
する。この状態で、行デコーダ41のデコード出力により
行線Ｗ11のみが低電圧に設定される。このとき、データ
入力回路35からの出力電圧Ｖdataは高電圧に設定されて
いるとする。これによりＭＯＳＦＥＴ34がオンし、高電
圧の書き込み電圧ＶＰがノード33に与えられる。さら
に、このノード33に出力された高電圧は、オンしている
列選択用のＭＯＳＦＥＴ32を介して列線Ｃ1 に与えられ
る。これにより、選択された直列回路10内のメモリセル
ＭＣ1 のドレイン近傍で前記のようなブレークダウンが
起り、その浮遊ゲートに正孔が注入されてデータの書き
込みが行われる。

【００２８】この後、行デコーダ41のデコード出力によ
り行線Ｗ12のみが低電圧に設定される。このとき、デー
タ入力回路35の出力電圧Ｖdataが低電圧に設定されてい
れば、行線Ｗ12に接続されているメモリセルＭＣ2 の浮
遊ゲートには正孔は注入されない。このように正孔の注
入を行なわないメモリセルについてもその制御ゲート電
圧を低電圧に設定している。その理由は、行線Ｗが全て
のメモリブロック30で共通になっており、他のメモリブ
ロックでは対応するメモリセルの浮遊ゲートに正孔を注
入する必要が生じるからである。

【００２９】以下、同様にして行線Ｗ1nまでを順次低電
圧に設定すると共に電圧Ｖdataを書き込みデータに応じ
た電圧に設定することにより、選択された直列回路10内
のｎ個のメモリセルに対するデータの書き込みが行われ
る。

【００３０】このとき、選択されない他の行の直列回路
でブレークダウンが起こらないようにするため、各ＭＯ
ＳＦＥＴ31のドレイン領域の不純物濃度を薄くして、ゲ
ートとドレインとの間の電界によるアバランシエ・ブレ
ークダウンの開始電圧値をメモリセルよりも高くしてお
く必要がある。

【００３１】図９はデータ書き込み時における行線Ｗ11
〜Ｗ1nの電圧波形の他の例を示すタイミングチャートで
ある。図８のタイミングチャートでは行線は通常は高電
圧にしておき、データの書き込みを行なうときにのみ所
定期間だけ低電圧に設定していたが、この例では行線を
Ｗ1nからＷ11へ順次低電圧に設定していくことによって
メモリセルＭＣn からＭＣ1 に向かって順次正孔の注入
を行なうようにしたものである。

【００３２】また、図８のタイミングチャートに示す動
作では、行線は通常は高電圧、例えば１２．５Ｖにして
おき、データの書き込みを行なうときにのみ所定期間だ
け低電圧、例えば０Ｖに設定していたが、図１０のタイ
ミングチャートに示すようにいずれのメモリセルも、選
択されない期間には各行線の電圧を１２．５Ｖよりも低
い電圧、例えば５Ｖに設定することにより、メモリセル
に対する電圧ストレスを低減させることができる。

【００３３】図７のメモリにおけるデータの読み出し
は、行線Ｗ1 ，Ｗ2 ，…のうち選択されたメモリセルが
接続されているものが高電圧、例えば５Ｖに設定され
る。そして、行線Ｗ11，Ｗ12，Ｗ13，…Ｗ1n、Ｗ21，Ｗ
22，Ｗ23，…Ｗ2n、…のうち選択されたメモリセルが接
続されているもののみが低電圧に設定される。残りの行
線は全て高電圧に設定され、これらに接続されたメモリ
セルはオン状態となる。このとき、低電圧にされた行線
に接続されている選択セルは、その閾値電圧に応じてオ
ンもしくはオフ状態となる。この選択セルの動作状態に
基づき、ノード37がＭＯＳＦＥＴ38によって充電された
ままになるか、もしくは放電される。そして、このノー
ドの電位変化がセンスアンプ39で検出され、読み出しデ
ータとして出力バッファ40を介して出力される。

【００３４】図１１はこの発明の他の実施例に係るメモ
リの構成を示す回路図である。上記図７の実施例のメモ
リでは、各直列回路10の他端、すなわち、メモリセルＭ
Ｃnのソースをアース電圧に接続している。ところが、
この実施例のメモリでは、データの書き込み時に低電圧
にされる信号線／Ｐがゲートに接続されたＭＯＳＦＥＴ
51を介して、各直列回路10の他端をアース電圧（基準電
位）に接続するようにしたものである。このような構成
にすると、データの書き込み時に直列回路10を流れる貫
通電流が発生しなくなり、そのドレイン近傍にブレーク
ダウンが起こるセルのドレイン電圧の低下が防止でき、
効率よく正孔をその浮遊ゲートに注入することができ
る。なお、このＭＯＳＦＥＴ51は各直列回路10それぞれ
に設けるようにしてもよいが、複数の直列回路10に対し
て共通に設けることもできる。

【００３５】図１２は上記図７中の行デコーダ41の、一
つの行線Ｗ1 の電圧設定を行なうデコーダ部の具体的な
構成を示す回路図である。この例では行アドレス信号と
してＡ０〜Ａ５の６ビットが入力され、前記直列回路10
は各列線Ｃに対して４個設けられ、各直列回路10はそれ
ぞれ１６個のメモリセルで構成される。

【００３６】この行線Ｗ1 の電圧設定を行なうデコーダ
部にはアドレスＡ４とＡ５が入力されており、両アドレ
スが共に“１”のときにはＮチャネルＭＯＳＦＥＴ61，
62がオン状態になり、常時オン状態にされているＰチャ
ネルＭＯＳＦＥＴ63を介して電圧ＶＣに接続されている
ノード64は“０”となる。これにより、上記ノード64の
信号が入力されるＰチャネルＭＯＳＦＥＴ65及びＮチャ
ネルＭＯＳＦＥＴ66からなるインバータ67の出力ノード
68の信号は“１”となる。

【００３７】データ書き込み時には信号線／Ｐは０Ｖに
され、信号Ｈは高電圧にされる。信号Ｈが高電圧にされ
るとＮチャネルＭＯＳＦＥＴ69及びデプレッション型
（以下、Ｄ型と称する）のＮチャネルＭＯＳＦＥＴ70を
介して行線Ｗ1 が高電圧ＶＰで充電される。このとき、
上記ノード68と行線Ｗ1 との間に接続されているＤ型の
ＮチャネルＭＯＳＦＥＴ71のゲートは０Ｖにされている
ので、行線Ｗ1 からノード68側に高電圧ＶＰによる電流
は流れない。

【００３８】データの読み出し時には信号線／Ｐは例え
ば５Ｖにされ、このとき高電圧ＶＰは供給されないの
で、インバータ67の出力ノード68の信号“１”がそのま
ま行線Ｗ1 に出力される。他の行線Ｗ2 ，Ｗ3 ，Ｗ4 の
電圧設定を行なう図示しない他のデコーダ部では、Ｎチ
ャネルＭＯＳＦＥＴ61，62のゲートにアドレスＡ４とＡ
５、Ａ４とＡ５、Ａ４とＡ５の組合わせがそれぞれ入力
されている。そして、両アドレス信号入力が共に“１”
になったときに対応する行線から高電圧もしくは“１”
レベルの信号が出力される。

【００３９】図１３は上記図７中の行デコーダ41の、一
つの行線Ｗ11の電圧設定を行なうデコーダ部の具体的な
構成を示す回路図である。このデコーダ部にはアドレス
Ａ０，Ａ１，Ａ２，Ａ３が入力されており、全てのアド
レスが“１”のときにはＮチャネルＭＯＳＦＥＴ71，7
2，73，74がオン状態になり、常時オン状態にされてい
るＰチャネルＭＯＳＦＥＴ75を介して電圧ＶＣに接続さ
れているノード76は“０”となる。これにより、上記ノ
ード76の信号が入力されるＰチャネルＭＯＳＦＥＴ77及
びＮチャネルＭＯＳＦＥＴ78からなるインバータ79の出
力ノード80の信号は“１”、このインバータ79の出力ノ
ード80の信号が入力されるＰチャネルＭＯＳＦＥＴ81及
びＮチャネルＭＯＳＦＥＴ82からなるインバータ83の出
力ノード84の信号は“０”となる。

【００４０】データ書き込み時には信号線／Ｐは０Ｖに
され、信号Ｈは高電圧にされる。信号Ｈが高電圧にされ
るとＮチャネルＭＯＳＦＥＴ85及びＤ型ＮチャネルＭＯ
ＳＦＥＴ86を介して行線Ｗ11が高電圧ＶＰで充電され
る。このとき、インバータ83の出力ノード84の信号は
“０”になっているので、Ｄ型ＮチャネルＭＯＳＦＥＴ
87を介して行線Ｗ11からノード84側に電流が流れ、行線
Ｗ11は低電圧すなわち０Ｖに設定される。他方、アドレ
スＡ０，Ａ１，Ａ２，Ａ３のいずれかが“０”のときに
はインバータ83の出力ノード84の信号が“１”となり、
行線Ｗ11は高電圧ＶＰで充電される。すなわち、データ
の書き込み時、行線Ｗ11の選択時は０Ｖとなり、非選択
時は高電圧となる。

【００４１】データの読み出し時には信号線／Ｐは例え
ば５Ｖにされ、このとき高電圧ＶＰは供給されないの
で、インバータ83の出力ノード84の信号がそのまま行線
Ｗ11に出力される。

【００４２】他の行線Ｗ12〜Ｗ110 〜Ｗ116 （前記ｎが
１６の場合）の電圧設定を行なう図示しない他のデコー
ダ部では、ＮチャネルＭＯＳＦＥＴ71，72，73，74のゲ
ートにアドレスＡ０〜Ａ３の異なる組合わせが入力され
ている。そして、データ書き込み時、全てのアドレス信
号が共に“１”になったときに対応する行線から０Ｖの
電圧が出力される。

【００４３】さらに上記図１３の回路では、破線で囲ま
れたＮチャネルＭＯＳＦＥＴ78Ａ，78Ｂ及びＰチャネル
ＭＯＳＦＥＴ81Ａ，81Ｂを設けるようにしている。これ
らのＦＥＴを設けることにより、アドレスＡ４，Ａ５が
共に“１”となり、一つの行線Ｗ1 が“１”になったと
きのみ、Ｗ11がＡ０〜Ａ３の論理レベルに応じて
“１”，“０”を出力するようになる。行線Ｗ1 が選択
されていないとき、すなわちＷ1 が“０”のときにはＷ
11は常に“０”となり、直列に接続されたメモリセル群
が選択されないときにその行線を“０”にでき、信頼性
上好ましい。

【００４４】すなわち、上記図１３の行デコーダ41で
は、メモリセルに無駄な電圧が印加されて信頼性を損な
うことがないように、選択用トランジスタのゲートに接
続される行線Ｗ1 を選択するためのアドレスＡ４、Ａ５
とも論理をとり、メモリセルブロック内の選択用トラン
ジスタが非選択な時は、この選択用トランジスタに接続
されたメモリセルの制御ゲートが常に０Ｖになるように
している。このようにメモリセルブロックが非選択な時
は、常にメモリセルの制御ゲートが０Ｖであるために、
非選択のメモリセルブロック内のメモリセルに印加され
る電圧ストレスを軽減することができ、これによりデー
タ書き込み時の信頼性あるいはデータ読み出し時の信頼
性を向上させることができる。

【００４５】ところで、上記図１３の回路では、データ
の書き込み時に行線Ｗ11が選択されるとその電圧は０Ｖ
にされる。データの書き込みをブレークダウンを起こさ
せることにより行なう場合には０Ｖでもかまわないが、
パンチスルーによって行なう場合にはこの電圧を１Ｖ程
度に設定した方がよい。この場合には図１４に示すよう
に、前記図１３中のインバータ83のＮチャネルＭＯＳＦ
ＥＴ82とアース電圧との間にバイアス回路88を挿入し、
ＮチャネルＭＯＳＦＥＴ82のソース電圧が、書込みが行
われていないメモリセルの閾値電圧、例えば１Ｖ程度と
なるようにすればよい。このバイアス回路88としては図
示するように、ゲートとドレインを接続したＮチャネル
ＭＯＳＦＥＴが使用できる。

【００４６】また、この図１４の回路を使用することに
より、データ読み出し時にオン状態にされるセルの電流
が多くなり、読み出しマージンを広げることができる。
図１５は前記図８に示すような電圧波形を出力する行デ
コーダ41の真理値状態をまとめて示す図である。ここで
プログラム信号Ｐはデータの読み出し時に“０”にされ
る信号であるが、図８の波形はこの信号Ｐに関係なくア
ドレスＡ０ないしＡ３の変化に伴って１６本の行線Ｗ11
〜Ｗ116 のいずれか１本が“０”に設定される。前記行
デコーダ41はこのような真理値状態を満足するように構
成されていればよい。

【００４７】図１６はデータ書き込み時に前記図９に示
すような電圧波形を出力する行デコーダ41の真理値状態
をまとめて示す図である。アドレス信号Ａ０ないしＡ３
の変化に伴って１６本の行線Ｗ11〜Ｗ116 がＷ116 から
Ｗ11に向かって順次“０”に設定される。前記行デコー
ダ41はこのような真理値状態を満足するように構成され
ていればよい。このとき、信号Ｐにより読み出し／書込
みを区別し、信号Ｐが“０”の読み出し時は、図１５に
示す真理値状態を満足するように構成される。

【００４８】

【発明の効果】以上説明したようにこの発明によれば、
チップサイズの小型化を図ることによって安価に製造す
ることができると共に、非選択なメモリセルに加えられ
る電圧ストレスを軽減させることによって信頼性の向上
を図ることができる不揮発性半導体メモリを提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係る不揮発性半導体メモリの原理を
説明するための回路図。

【図２】図１の回路のパターン平面図。

【図３】図１の回路を説明するために使用する回路モデ
ルを示す図。

【図４】浮遊ゲート構造ＭＯＳＦＥＴの電圧−電流特性
を示す曲線図。

【図５】図１の回路の動作を説明するためのタイミング
チャート。

【図６】図１の回路の動作を説明するためのタイミング
チャート。

【図７】この発明を複数ビット出力構成の不揮発性半導
体メモリに実施した場合の全体の構成を示す回路図。

【図８】図７の実施例のメモリの動作を説明するための
タイミングチャート。

【図９】図７の実施例のメモリの動作を説明するための
タイミングチャート。

【図１０】図７の実施例のメモリの動作を説明するため
のタイミングチャート。

【図１１】この発明の他の実施例に係るメモリの構成を
示す回路図。

【図１２】図７の実施例のメモリ中の行デコーダの具体
的な構成を示す回路図。

【図１３】図７の実施例のメモリ中の行デコーダの具体
的な構成を示す回路図。

【図１４】図１３の回路の変形例の構成を示す回路図。

【図１５】図７の回路中の行デコーダの真理値状態を示
す図。

【図１６】図７の回路中の行デコーダの真理値状態を示
す図。

【図１７】従来メモリのメモリセルアレイ部分の回路
図。

【図１８】図１７に示す従来メモリのパターン平面図。

【符号の説明】

10…直列回路、11，34…書き込み電圧印加用のＭＯＳＦ
ＥＴ、30…メモリブロック、31…直列回路選択用のＭＯ
ＳＦＥＴ、32…列選択用のＭＯＳＦＥＴ、33…データ書
込み／読み出しノード、35…データ入力回路、39…セン
スアンプ、40…出力バッファ、41…行デコーダ、42…列
デコーダ、ＭＣ…メモリセル、Ｗ…行線、Ｃ…列線、Ｃ
Ｓ…列選択線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792

Claims

(57)【特許請求の範囲】

【請求項１】一端が第１の端子に接続される選択用ト
ランジスタと、それぞれが制御ゲート、浮遊ゲート、ド
レイン、ソース、チャネル領域を有し上記選択用トラン
ジスタの他端と基準電位との間に直列に接続された複数
個のメモリセルとからなり、上記浮遊ゲート中の電子の
蓄積状態によって上記メモリセルにデータが記憶され、
上記メモリセルが選択された時に導通するか否かによっ
て記憶されたデータが読み出されるメモリセルブロック
と、上記選択用トランジスタに接続され、上記選択用トラン
ジスタを選択するための第１の行線と、上記メモリセルに接続され、上記メモリセルを選択する
ための第２の行線と、上記第１の行線に接続され、上記選択用トランジスタを
選択するための信号を出力する第１の行デコーダと、上記第２の行線に接続され、上記メモリセルを選択する
ために上記第２の行線に第１の論理レベルの信号あるい
はこの第１の論理レベルの信号よりも電位が高く設定さ
れた第２の論理レベルの信号を供給する第２の行デコー
ダと、上記第１の端子に接続され、データの書き込み時に上記
メモリセルに所定の電圧を印加する書き込み電圧印加手
段とを具備し、上記メモリセルに対するデータを書き込み時及びメモリ
セルからのデータ読み出し時において、上記選択用トラ
ンジスタが非選択であるこの非選択な選択用トランジス
タが含まれる上記メモリブロックが非選択の時は、上記
非選択なメモリブロックに接続される第２の行線を上記
第２の行デコーダによって上記第１の論理レベルの信号
に設定し、かつ上記第１の論理レベルの信号を上記基準
電位に設定することによって上記メモリセルへ印加され
る電圧ストレスを軽減するように構成したことを特徴と
する不揮発性半導体メモリ。