JP2624373B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2624373B2 JP2624373B2 JP31906390A JP31906390A JP2624373B2 JP 2624373 B2 JP2624373 B2 JP 2624373B2 JP 31906390 A JP31906390 A JP 31906390A JP 31906390 A JP31906390 A JP 31906390A JP 2624373 B2 JP2624373 B2 JP 2624373B2
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- Japan
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- silicon substrate
- chip
- semiconductor device
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- drain region
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高耐圧横型MOS（酸化金属半導体）電界効
果トランジスタ等の半導体装置に関する。
果トランジスタ等の半導体装置に関する。
従来の技術 以下、従来の高耐圧横型MOS電界効果トランジスタ
（以下、LMOSと略す。）について説明する。第６図は従
来のチップ周辺部のLMOSの断面構造を示した図である。
高濃度のドレイン領域１は延長ドレイン領域２内に形成
され、さらに同様に延長ドレイン領域２に包含されたシ
リコン基板３と同一導電型領域4A（以下、PT領域と略
す。）にまわりを取り囲まれるように形成されている。
延長ドレイン領域２とシリコン基板３とのシリコン表面
部における接合部のシリコン基板３側にはチャネル部５
が形成され、チャネル部５上にはゲート酸化膜６および
ゲート電極となるポリシリコン７が並設されている。チ
ャネル部５の横には、延長ドレイン領域２に相対してシ
リコン基板３と逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度のシ
リコン基板３と同一導電型でパンチスルー防止領域９が
形成されている。さらにチャネル部５のシリコン基板３
のバイアス効果を抑制するため、ソース領域８に隣接し
て基板３と同一導電型の高濃度領域10を設け、ソース領
域８と同様にソース電極11と電気的に接続されている。
なお、12はドレイン電極で、13は空乏層である。
（以下、LMOSと略す。）について説明する。第６図は従
来のチップ周辺部のLMOSの断面構造を示した図である。
高濃度のドレイン領域１は延長ドレイン領域２内に形成
され、さらに同様に延長ドレイン領域２に包含されたシ
リコン基板３と同一導電型領域4A（以下、PT領域と略
す。）にまわりを取り囲まれるように形成されている。
延長ドレイン領域２とシリコン基板３とのシリコン表面
部における接合部のシリコン基板３側にはチャネル部５
が形成され、チャネル部５上にはゲート酸化膜６および
ゲート電極となるポリシリコン７が並設されている。チ
ャネル部５の横には、延長ドレイン領域２に相対してシ
リコン基板３と逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度のシ
リコン基板３と同一導電型でパンチスルー防止領域９が
形成されている。さらにチャネル部５のシリコン基板３
のバイアス効果を抑制するため、ソース領域８に隣接し
て基板３と同一導電型の高濃度領域10を設け、ソース領
域８と同様にソース電極11と電気的に接続されている。
なお、12はドレイン電極で、13は空乏層である。
発明が解決しようとする課題 このような従来の半導体装置では、チップ周辺部とチ
ップ内部のMOSパターンは同一であった。ところが、素
子のブレークダウン時におけるシリコン基板３に伸びる
空乏層13は、チップ内部においては、隣合うMOSパター
ンから伸びる空乏層によって曲率が緩和されるのに対
し、チップ周辺部においては隣合うMOSパターンが存在
しないため、曲率は緩和されない。したがって、素子の
ドレイン・ソース間耐圧はチップ周辺部では決定され
る。このためLMOSの電力負荷がモータやソレノイド等の
誘導性のとき、ブレークダウンはチップ周辺部に集中
し、延長ドレイン領域，シリコン基板，ソース領域で形
成される寄生のバイポーラトランジスタが動作し、LMOS
は発熱により破壊に至る。このように、従来のLMOSは逆
方向の安全動作領域（以下、RASOと略す。）が弱いとい
う課題があった。
ップ内部のMOSパターンは同一であった。ところが、素
子のブレークダウン時におけるシリコン基板３に伸びる
空乏層13は、チップ内部においては、隣合うMOSパター
ンから伸びる空乏層によって曲率が緩和されるのに対
し、チップ周辺部においては隣合うMOSパターンが存在
しないため、曲率は緩和されない。したがって、素子の
ドレイン・ソース間耐圧はチップ周辺部では決定され
る。このためLMOSの電力負荷がモータやソレノイド等の
誘導性のとき、ブレークダウンはチップ周辺部に集中
し、延長ドレイン領域，シリコン基板，ソース領域で形
成される寄生のバイポーラトランジスタが動作し、LMOS
は発熱により破壊に至る。このように、従来のLMOSは逆
方向の安全動作領域（以下、RASOと略す。）が弱いとい
う課題があった。
課題を解決するための手段 本発明は上記目的を達成するために、複数個の横型MO
S電界効果トランジスタのうち、チップの一番外側に位
置する横型MOS電界効果トランジスタのシリコン基板と
同一導電型領域のシリコン基板の表面に平行方向の長さ
がチップ内部のものより長いという構成よりなる。
S電界効果トランジスタのうち、チップの一番外側に位
置する横型MOS電界効果トランジスタのシリコン基板と
同一導電型領域のシリコン基板の表面に平行方向の長さ
がチップ内部のものより長いという構成よりなる。
作用 本発明は上記構成により、延長ドレイン領域からシリ
コン基板内に広がる空乏層がソース領域まで伸びにくく
なり、寄生バイポーラトランジスタの動作が緩和され
る。
コン基板内に広がる空乏層がソース領域まで伸びにくく
なり、寄生バイポーラトランジスタの動作が緩和され
る。
実施例 以下に図面を参照して、本発明のLMOSの構造を詳しく
述べる。
述べる。
第１図は本発明の一実施例のチップ周辺部のLMOSの断
面図を示している。従来例の第６図と同一部分には同一
番号を付し、説明を省略する。すなわち本発明の特徴は
第１図に示すようにチップ周辺部のLMOSのPT領域4Bの長
さを第２図（後述）に示すようなチップ内部のPT領域4A
の長さより長くしていることである。
面図を示している。従来例の第６図と同一部分には同一
番号を付し、説明を省略する。すなわち本発明の特徴は
第１図に示すようにチップ周辺部のLMOSのPT領域4Bの長
さを第２図（後述）に示すようなチップ内部のPT領域4A
の長さより長くしていることである。
この構成により、逆バイアス電圧はソース領域８より
離れたドレイン領域１に近いシリコン基板３およびPT領
域4Bに強くかかるので、PT領域4Bを長くすると、空乏層
がソース領域８の方まで伸びにくくなる。その結果チッ
プ周辺部のLMOSの耐圧がチップ内部のものより高くな
る。したがって素子の耐圧はチップ内部で決定され、ブ
レークダウン電流はチップ内部全体に流れることとな
り、延長ドレイン領域2,シリコン基板3,ソース領域８で
形成される寄生バイポーラトランジスタの動作は緩和さ
れ、LMOSの破壊は抑制される。第２図はチップ内部のLM
OSの断面図で、PT領域4A以外は第１図と同じであるので
説明は省略する。なおチップ内部の構造である第２図は
従来例と同じである。
離れたドレイン領域１に近いシリコン基板３およびPT領
域4Bに強くかかるので、PT領域4Bを長くすると、空乏層
がソース領域８の方まで伸びにくくなる。その結果チッ
プ周辺部のLMOSの耐圧がチップ内部のものより高くな
る。したがって素子の耐圧はチップ内部で決定され、ブ
レークダウン電流はチップ内部全体に流れることとな
り、延長ドレイン領域2,シリコン基板3,ソース領域８で
形成される寄生バイポーラトランジスタの動作は緩和さ
れ、LMOSの破壊は抑制される。第２図はチップ内部のLM
OSの断面図で、PT領域4A以外は第１図と同じであるので
説明は省略する。なおチップ内部の構造である第２図は
従来例と同じである。
第３図は、RASOレベルの測定回路を示す。ここで14は
インダクタンスである。第４図は第３図の測定回路で本
発明による半導体装置と従来の半導体装置のRASOレベル
を測定した結果を示している。本発明によるもののRASO
レベルは従来品の約10倍に向上している。以上のように
本発明によれば、従来と同様のプロセスでLMOSのRASOが
格段に向上する。
インダクタンスである。第４図は第３図の測定回路で本
発明による半導体装置と従来の半導体装置のRASOレベル
を測定した結果を示している。本発明によるもののRASO
レベルは従来品の約10倍に向上している。以上のように
本発明によれば、従来と同様のプロセスでLMOSのRASOが
格段に向上する。
第５図はチップの平面図で、Ａ−Ａ′線は第１図のチ
ップの一番外側、Ｂ−Ｂ′線は第２図のチップ内部相当
部で、ソース電極11とドレイン電極12を示す。
ップの一番外側、Ｂ−Ｂ′線は第２図のチップ内部相当
部で、ソース電極11とドレイン電極12を示す。
発明の効果 以上の実施例から明らかなように本発明によれば、複
数個の横型MOS電界効果トランジスタのうち、チップの
一番外側に位置する横型MOS電界効果トランジスタのシ
リコン基板と同一導電型領域のシリコン基板の表面に平
行方向の長さがチップ内部のものより長い構成よりなる
ので、チップの一番外側の横型MOS電界効果トランジス
タの耐圧が高くなり、全体として高耐圧の半導体装置を
提供できる。
数個の横型MOS電界効果トランジスタのうち、チップの
一番外側に位置する横型MOS電界効果トランジスタのシ
リコン基板と同一導電型領域のシリコン基板の表面に平
行方向の長さがチップ内部のものより長い構成よりなる
ので、チップの一番外側の横型MOS電界効果トランジス
タの耐圧が高くなり、全体として高耐圧の半導体装置を
提供できる。
第１図は本発明の一実施例の半導体装置のチップの一番
外側の横型MOS電界効果トランジスタ部の断面図、第２
図は第１図の一番外側に対してチップ内部の横型MOS電
界効果トランジスタ部の空乏層の広がる様子を示す断面
図、第３図は半導体装置のRASOレベルの測定回路図、第
４図は第３図の測定回路で本発明による半導体装置と従
来の半導体装置のRASOレベルを測定した結果を示す図、
第５図は第１図および第２図を含む半導体装置全体の平
面図、第６図は従来の半導体装置の第１図に対応する部
分の断面図である。 １……ドレイン領域、２……延長ドレイン領域、３……
シリコン基板、4B……シリコン基板と同一導電型領域
（PT領域）、５……チャネル部。
外側の横型MOS電界効果トランジスタ部の断面図、第２
図は第１図の一番外側に対してチップ内部の横型MOS電
界効果トランジスタ部の空乏層の広がる様子を示す断面
図、第３図は半導体装置のRASOレベルの測定回路図、第
４図は第３図の測定回路で本発明による半導体装置と従
来の半導体装置のRASOレベルを測定した結果を示す図、
第５図は第１図および第２図を含む半導体装置全体の平
面図、第６図は従来の半導体装置の第１図に対応する部
分の断面図である。 １……ドレイン領域、２……延長ドレイン領域、３……
シリコン基板、4B……シリコン基板と同一導電型領域
（PT領域）、５……チャネル部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 裕之 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 宇野 利彦 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 川崎 英夫 大阪府門真市大字門真1006番地 松下電 子工業株式会社内
Claims (1)
- 【請求項１】シリコン基板と、そのシリコン基板の表面
に形成されたそのシリコン基板とは逆の導電型の延長ド
レイン領域と、その延長ドレイン領域内の前記シリコン
基板の表面に形成されたドレイン領域と、そのドレイン
領域とチャネル部との間の前記延長ドレイン領域の表面
に形成された前記シリコン基板と同一導電型領域とを少
なくとも備えた横型MOS電界効果トランジスタを複数個
有する半導体装置において、 前記複数個の横型MOS電界効果トランジスタのうち、チ
ップの一番外側に位置する横型MOS電界効果トランジス
タの、前記シリコン基板と同一導電型領域の、前記シリ
コン基板の表面に平行方向の長さがチップ内部のものよ
り長いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31906390A JP2624373B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31906390A JP2624373B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188768A JPH04188768A (ja) | 1992-07-07 |
| JP2624373B2 true JP2624373B2 (ja) | 1997-06-25 |
Family
ID=18106087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31906390A Expired - Lifetime JP2624373B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624373B2 (ja) |
-
1990
- 1990-11-21 JP JP31906390A patent/JP2624373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04188768A (ja) | 1992-07-07 |
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