JP2613656B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2613656B2 JP2613656B2 JP1304984A JP30498489A JP2613656B2 JP 2613656 B2 JP2613656 B2 JP 2613656B2 JP 1304984 A JP1304984 A JP 1304984A JP 30498489 A JP30498489 A JP 30498489A JP 2613656 B2 JP2613656 B2 JP 2613656B2
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- JP
- Japan
- Prior art keywords
- bit line
- level
- write
- potential
- write control
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置に関し、特に外部のデー
タの書き込みの高速化に関する。
タの書き込みの高速化に関する。
（従来の技術） 近年の半導体記憶装置の進歩は著しいものがあり、RA
M、ROMその他のメモリとも、３年に４倍の集積度となる
ように集積度が進み、また着実な高速化が行なわれてい
る。しかし、CPUの高速化や画像処理へのメモリの応用
など、さらなる高速化の要求は後を絶たないのが現状で
ある。
M、ROMその他のメモリとも、３年に４倍の集積度となる
ように集積度が進み、また着実な高速化が行なわれてい
る。しかし、CPUの高速化や画像処理へのメモリの応用
など、さらなる高速化の要求は後を絶たないのが現状で
ある。
このような状況の下、たとえばDRAMでは、高速ページ
モードやスタティックコラムモード、拡張ニブルモード
など１行分のデータの様々な高速シリアルアクセスモー
ダが提供されている。
モードやスタティックコラムモード、拡張ニブルモード
など１行分のデータの様々な高速シリアルアクセスモー
ダが提供されている。
（発明が解決しようとする課題） しかしながら、これらはいずれもシリアルアクセスで
あり、パラレルアクセスの速度には及ばない。
あり、パラレルアクセスの速度には及ばない。
そこで、この発明の目的は、上記の問題点に鑑み、同
一のデータであれば１行分をパラレルに書き込むことが
でき、したがって高速にアクセスできる半導体記憶装置
を提供することにある。
一のデータであれば１行分をパラレルに書き込むことが
でき、したがって高速にアクセスできる半導体記憶装置
を提供することにある。
（課題を解決するための手段） 上記目的を達成するために、この発明の半導体記憶装
置は、記憶素子が接続され、書き込み動作前に予め電源
電位と接地電位との間のプリチャージ電位が与えられる
複数のビット線対と、外部からの書き込みデータに対応
する信号が入力され、書き込み制御信号に同期して上記
入力された信号に対応した信号を出力する書き込み制御
回路と、この書き込み制御回路の出力に応じて、上記各
対をなす一方のビット線と他方のビット線にそれぞれ上
記電源電位、接地電位を与える複数の書き込み回路とを
備えたことを特徴としている。
置は、記憶素子が接続され、書き込み動作前に予め電源
電位と接地電位との間のプリチャージ電位が与えられる
複数のビット線対と、外部からの書き込みデータに対応
する信号が入力され、書き込み制御信号に同期して上記
入力された信号に対応した信号を出力する書き込み制御
回路と、この書き込み制御回路の出力に応じて、上記各
対をなす一方のビット線と他方のビット線にそれぞれ上
記電源電位、接地電位を与える複数の書き込み回路とを
備えたことを特徴としている。
（作用） 各ビット線対には、書き込み動作前に予め電源電位と
接地電位との間のプリチャージ電位が与えられる。書き
込み時には、外部からの書き込みデータに対応する信号
が書き込み制御回路に入力され、書き込み制御回路は書
き込み制御信号に同期して上記入力された信号に対応し
た信号を出力する。そして、各書き込み回路が、書き込
み制御回路の出力に応じて、上記各対をなす一方のビッ
ト線と他方のビット線にそれぞれ上記電源電位、接地電
位を与える。これにより、各ビット線対に接続されてい
るそれぞれの記憶素子に同時に書き込みが行われる。し
たがって、同一のデータであれば１行分をパラレルに書
き込むことができ、高速アクセスが実現される。
接地電位との間のプリチャージ電位が与えられる。書き
込み時には、外部からの書き込みデータに対応する信号
が書き込み制御回路に入力され、書き込み制御回路は書
き込み制御信号に同期して上記入力された信号に対応し
た信号を出力する。そして、各書き込み回路が、書き込
み制御回路の出力に応じて、上記各対をなす一方のビッ
ト線と他方のビット線にそれぞれ上記電源電位、接地電
位を与える。これにより、各ビット線対に接続されてい
るそれぞれの記憶素子に同時に書き込みが行われる。し
たがって、同一のデータであれば１行分をパラレルに書
き込むことができ、高速アクセスが実現される。
また、上記各対をなす一方のビット線と他方のビット
線にはそれぞれ電源電位、接地電位が与えられるので、
上記一方のビット線と他方のビット線との間の電位差は
十分に確保される。したがって、この電位差を用いてそ
のまま記憶素子に書き込みを行うことができ、ビット線
対に与えられた電位差を特に増幅する必要はない。した
がって、ビット線対に与えられた電位差を増幅する場合
に比して高速にアクセスを行うことが可能となる。
線にはそれぞれ電源電位、接地電位が与えられるので、
上記一方のビット線と他方のビット線との間の電位差は
十分に確保される。したがって、この電位差を用いてそ
のまま記憶素子に書き込みを行うことができ、ビット線
対に与えられた電位差を特に増幅する必要はない。した
がって、ビット線対に与えられた電位差を増幅する場合
に比して高速にアクセスを行うことが可能となる。
（実施例） 以下、この発明の半導体記憶装置を実施例により詳細
に説明する。
に説明する。
第１図は、この発明の基礎となるDRAMにおける１行パ
ラレル書き込み回路の構成を示している。第１図におい
て、１は書き込み制御回路、２は書き込み回路、３はセ
ンスアンプ、４は記憶素子であり、第１図には書き込み
回路２、センスアンプ３、記憶素子４及びビット線対B
L,BL＃等で構成される回路を１組しか示してないが、こ
のような回路が、書き込み制御回路１の出力線OUT1,OUT
2及びワード線WLに対して複数個並列に接続されてい
る。11はインバータ、12及び13はAND（論理積）ゲー
ト、21及び22はNMOSトランジスタである。
ラレル書き込み回路の構成を示している。第１図におい
て、１は書き込み制御回路、２は書き込み回路、３はセ
ンスアンプ、４は記憶素子であり、第１図には書き込み
回路２、センスアンプ３、記憶素子４及びビット線対B
L,BL＃等で構成される回路を１組しか示してないが、こ
のような回路が、書き込み制御回路１の出力線OUT1,OUT
2及びワード線WLに対して複数個並列に接続されてい
る。11はインバータ、12及び13はAND（論理積）ゲー
ト、21及び22はNMOSトランジスタである。
プリチャージ状態では書き込み制御信号φｐが“L"レ
ベルであり、ANDゲート12,13の出力はいずれも“L"レベ
ルとなる。従って、NMOSトランジスタ21,22はいずれも
非導通状態となっている。
ベルであり、ANDゲート12,13の出力はいずれも“L"レベ
ルとなる。従って、NMOSトランジスタ21,22はいずれも
非導通状態となっている。
書き込み動作に入ると、入力信号DINには入力データ
に対応した“H"レベルまたは“L"レベルが与えられる。
その後、制御信号φｐが“H"レベルに立ち上がると、入
力信号DINが“H"レベルであればNMOSトランジスタ22が
導通状態となって、ビット線BL＃がGNDレベルへ引き落
とされる。一方、入力信号DINが“L"レベルであればNMO
Sトランジスタ21が導通状態となって、ビット線BLがGND
レベルに引き落とされる。いずれの場合も、引き落とさ
れなかったビット線は、元のプリチャージ状態のレベル
（通常1/2Vccレベルが用いられる）に保持される。
に対応した“H"レベルまたは“L"レベルが与えられる。
その後、制御信号φｐが“H"レベルに立ち上がると、入
力信号DINが“H"レベルであればNMOSトランジスタ22が
導通状態となって、ビット線BL＃がGNDレベルへ引き落
とされる。一方、入力信号DINが“L"レベルであればNMO
Sトランジスタ21が導通状態となって、ビット線BLがGND
レベルに引き落とされる。いずれの場合も、引き落とさ
れなかったビット線は、元のプリチャージ状態のレベル
（通常1/2Vccレベルが用いられる）に保持される。
次に、ワード線WLを立ち上げた後、センスアンプ３を
動作させ、ビット線対BL,BL＃のレベルを記憶素子４に
書き込むのに十分なレベルに増幅して書き込みを行う。
最後にワード線WLを立ち下げ、記憶素子４への書き込み
動作を終了する。
動作させ、ビット線対BL,BL＃のレベルを記憶素子４に
書き込むのに十分なレベルに増幅して書き込みを行う。
最後にワード線WLを立ち下げ、記憶素子４への書き込み
動作を終了する。
以上の動作により、ワード線WLに接続されている複数
の記憶素子4,4…に対して、共通の書き込み制御回路１
の出力に応じて同時に、すなわちパラレルに書き込みを
行うことができる。
の記憶素子4,4…に対して、共通の書き込み制御回路１
の出力に応じて同時に、すなわちパラレルに書き込みを
行うことができる。
第２図は、この発明の一実施例のDRAMにおける１行パ
ラレル書き込み回路の構成を示している。この１行パラ
レル書き込み回路は、第１図のものに対して、書き込み
制御回路１にインバータ14,15を追加して出力線OUT1,OU
T2をそれぞれ２系統のラインとし、書き込み回路２にPM
OSトランジスタ23,24を追加した点が異なっている。
ラレル書き込み回路の構成を示している。この１行パラ
レル書き込み回路は、第１図のものに対して、書き込み
制御回路１にインバータ14,15を追加して出力線OUT1,OU
T2をそれぞれ２系統のラインとし、書き込み回路２にPM
OSトランジスタ23,24を追加した点が異なっている。
プリチャージ状態では書き込み制御信号φｐが“L"レ
ベルであり、ANDゲート12,13の出力はいずれも“L"レベ
ル、インバータ14,15の出力はいずれも“H"レベルとな
る。従って、NMOSトランジスタ21,22、PMOSトランジス
タ23,24はいずれも非導通状態となっている。したがっ
て、ビット線BL,BL＃はプリチャージ電位（通常1/2Vcc
レベルが用いられる）に保持される。
ベルであり、ANDゲート12,13の出力はいずれも“L"レベ
ル、インバータ14,15の出力はいずれも“H"レベルとな
る。従って、NMOSトランジスタ21,22、PMOSトランジス
タ23,24はいずれも非導通状態となっている。したがっ
て、ビット線BL,BL＃はプリチャージ電位（通常1/2Vcc
レベルが用いられる）に保持される。
書き込み動作に入ると、入力信号DINには入力データ
に対応した“H"レベルまたは“L"レベルが与えられる。
その後、制御信号φｐが“H"レベルに立ち上がる。この
とき、入力信号DINが“H"レベルであれば、ANDゲート13
の出力が“H"レベル、インバータ14の出力が“L"レベル
となる。この結果、PMOSトランジスタ23とNMOSトランジ
スタ22が導通状態となって、ビット線BLがVccレベルに
引き上げられ、ビット線BL＃がGNDレベルへ引き落とさ
れる。一方、入力信号DINが“L"レベルであれば、ANDゲ
ート14の出力が“H"レベル、インバータ15の出力が“L"
レベルとなる。この結果、NMOSトランジスタ21とPMOSト
ランジスタ24が導通状態となって、ビット線BLがGNDレ
ベルへ引き落とされ、ビット線BL＃がVccレベルに引き
上げられる。このように、入力信号DINに応じて、ビッ
ト線対BL,BL＃の一方がVccレベルに引き上げられ、他方
がGNDレベルに引き落とされる。
に対応した“H"レベルまたは“L"レベルが与えられる。
その後、制御信号φｐが“H"レベルに立ち上がる。この
とき、入力信号DINが“H"レベルであれば、ANDゲート13
の出力が“H"レベル、インバータ14の出力が“L"レベル
となる。この結果、PMOSトランジスタ23とNMOSトランジ
スタ22が導通状態となって、ビット線BLがVccレベルに
引き上げられ、ビット線BL＃がGNDレベルへ引き落とさ
れる。一方、入力信号DINが“L"レベルであれば、ANDゲ
ート14の出力が“H"レベル、インバータ15の出力が“L"
レベルとなる。この結果、NMOSトランジスタ21とPMOSト
ランジスタ24が導通状態となって、ビット線BLがGNDレ
ベルへ引き落とされ、ビット線BL＃がVccレベルに引き
上げられる。このように、入力信号DINに応じて、ビッ
ト線対BL,BL＃の一方がVccレベルに引き上げられ、他方
がGNDレベルに引き落とされる。
次に、ワード線WLを立ち上げた後、ビット線対BL,BL
＃の電位差を用いてそのまま記憶素子４に書き込みを行
う。このとき、ビット線対BL,BL＃の電位差は十分に確
保されているので、ビット線対の電位差を増幅する必要
はない。最後にワード線WLを立ち下げ、記憶素子４への
書き込み動作を終了する。
＃の電位差を用いてそのまま記憶素子４に書き込みを行
う。このとき、ビット線対BL,BL＃の電位差は十分に確
保されているので、ビット線対の電位差を増幅する必要
はない。最後にワード線WLを立ち下げ、記憶素子４への
書き込み動作を終了する。
以上の動作により、ワード線WLに接続されている複数
の記憶素子4,4…に対して、共通の書き込み制御回路１
の出力に応じて同時に、すなわちパラレルに書き込みを
行うことができる。また、ビット線対BL,BL＃に与えら
れた電位差を用いてそのまま記憶素子４に書き込みを行
うので、ビット線対の電位差をセンスアンプで増幅する
場合に比して高速にアクセスを行うことができる。
の記憶素子4,4…に対して、共通の書き込み制御回路１
の出力に応じて同時に、すなわちパラレルに書き込みを
行うことができる。また、ビット線対BL,BL＃に与えら
れた電位差を用いてそのまま記憶素子４に書き込みを行
うので、ビット線対の電位差をセンスアンプで増幅する
場合に比して高速にアクセスを行うことができる。
なお、書き込み制御回路１のアンドゲート12,13をオ
アゲートに変更し、制御信号φｐの“H"または“L"のレ
ベル設定を逆にするなど、回路構成を適宜変更しても良
い。
アゲートに変更し、制御信号φｐの“H"または“L"のレ
ベル設定を逆にするなど、回路構成を適宜変更しても良
い。
（発明の効果） 以上より明らかなように、この発明の半導体記憶装置
は、同一のデータであれば１行分をパラレルに書き込む
ことができ、高速アクセスを実現できる。また、ビット
線対BL,BL＃に与えられた電位差を用いてそのまま記憶
素子４に書き込みを行うので、ビット線対の電位差を増
幅する場合に比して高速にアクセスを行うことができ
る。また、テスト時間の短縮を図ることができる。
は、同一のデータであれば１行分をパラレルに書き込む
ことができ、高速アクセスを実現できる。また、ビット
線対BL,BL＃に与えられた電位差を用いてそのまま記憶
素子４に書き込みを行うので、ビット線対の電位差を増
幅する場合に比して高速にアクセスを行うことができ
る。また、テスト時間の短縮を図ることができる。
第１図はこの発明の基礎となるDRAMの１行パラレル書き
込み回路の構成を示す図、第２図はこの発明の半導体記
憶装置の一実施例のDRAMの１行パラレル書き込み回路の
構成を示す図である。 １……書き込み制御回路、２……書き込み回路、 ３……センスアンプ、４……記憶素子、 BL,BL＃……ビット線対、WL……ワード線。
込み回路の構成を示す図、第２図はこの発明の半導体記
憶装置の一実施例のDRAMの１行パラレル書き込み回路の
構成を示す図である。 １……書き込み制御回路、２……書き込み回路、 ３……センスアンプ、４……記憶素子、 BL,BL＃……ビット線対、WL……ワード線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−266691（ＪＰ，Ａ) 特開 昭61−59698（ＪＰ，Ａ) 特開 昭63−266695（ＪＰ，Ａ) 特開 昭62−223890（ＪＰ，Ａ) 特開 昭63−293791（ＪＰ，Ａ) 特開 昭62−6490（ＪＰ，Ａ) 特開 平１−165093（ＪＰ，Ａ) 特開 平１−178196（ＪＰ，Ａ) 特開 昭63−79299（ＪＰ，Ａ)
Claims (1)
- 【請求項１】記憶素子が接続され、書き込み動作前に予
め電源電位と接地電位との間のプリチャージ電位が与え
られる複数のビット線対と、 外部からの書き込みデータに対応する信号が入力され、
書き込み制御信号に同期して上記入力された信号に対応
した信号を出力する書き込み制御回路と、 この書き込み制御回路の出力に応じて、上記各対をなす
一方のビット線と他方のビット線にそれぞれ上記電源電
位、接地電位を与える複数の書き込み回路とを備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304984A JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
| US07/944,719 US5245579A (en) | 1989-11-24 | 1992-09-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304984A JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165397A JPH03165397A (ja) | 1991-07-17 |
| JP2613656B2 true JP2613656B2 (ja) | 1997-05-28 |
Family
ID=17939674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304984A Expired - Fee Related JP2613656B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613656B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159698A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0752577B2 (ja) * | 1988-01-07 | 1995-06-05 | 株式会社東芝 | 半導体メモリ |
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
-
1989
- 1989-11-24 JP JP1304984A patent/JP2613656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165397A (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |