JP2600299B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.技術的背景［第２図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体装置の製造方法、特に回路素子が形成
される半導体層の厚さが異なるようにされたSOI構造の
半導体装置の製造方法に関する。
される半導体層の厚さが異なるようにされたSOI構造の
半導体装置の製造方法に関する。
（B.発明の概要） 本発明は、上記の半導体装置の製造方法において、 回路素子が形成される半導体表面が平坦になるように
するため、 第１の半導体基板の表面より深いところに酸素等のイ
オン打込みにより第１のストッパ用のシリコン酸化層等
の化合物層を形成し、該ストッパ用化合物層より浅いと
ころに酸素等のイオン打込みにより選択的に第２のスト
ッパ用のシリコン酸化層等の化合物層を形成し、該化合
物層より表面側の半導体を除去した後第１の半導体基板
表面上に絶縁層を表面が平坦になるように形成し、該絶
縁層上に第２の半導体基板を貼り合せ、第１の半導体基
板を裏側から除去し、更に上記第１のストッパ用化合物
層を除去して半導体を露出させ、その露出した半導体表
面に回路素子を形成するようにするものである。
するため、 第１の半導体基板の表面より深いところに酸素等のイ
オン打込みにより第１のストッパ用のシリコン酸化層等
の化合物層を形成し、該ストッパ用化合物層より浅いと
ころに酸素等のイオン打込みにより選択的に第２のスト
ッパ用のシリコン酸化層等の化合物層を形成し、該化合
物層より表面側の半導体を除去した後第１の半導体基板
表面上に絶縁層を表面が平坦になるように形成し、該絶
縁層上に第２の半導体基板を貼り合せ、第１の半導体基
板を裏側から除去し、更に上記第１のストッパ用化合物
層を除去して半導体を露出させ、その露出した半導体表
面に回路素子を形成するようにするものである。
（C.技術的背景）［第２図］ SOI基板上にバイポーラトランジスタとCMOSトランジ
スタというタイプの異なる回路素子を形成した半導体装
置が必要となる場合が多くなっている。ところで、バイ
ポーラトランジスタを形成する場合は半導体層の厚さが
例えば１〜２μｍ程度必要であるが、CMOSトランジスタ
の場合には例えば0.1〜0.5μｍ程度あれば良く、必要以
上に半導体層の厚さが厚いとSOIの特徴を有効に活かせ
ず超高性能のCMOS回路をつくることが難しくなる。
スタというタイプの異なる回路素子を形成した半導体装
置が必要となる場合が多くなっている。ところで、バイ
ポーラトランジスタを形成する場合は半導体層の厚さが
例えば１〜２μｍ程度必要であるが、CMOSトランジスタ
の場合には例えば0.1〜0.5μｍ程度あれば良く、必要以
上に半導体層の厚さが厚いとSOIの特徴を有効に活かせ
ず超高性能のCMOS回路をつくることが難しくなる。
そこで、第２図に示すように半導体基板ａ上にSiO2膜
ｂを介して形成された半導体層ｃの厚さをバイポーラ領
域の方は厚くCMOS領域の方は薄くするようにすることが
考えられる。
ｂを介して形成された半導体層ｃの厚さをバイポーラ領
域の方は厚くCMOS領域の方は薄くするようにすることが
考えられる。
しかし、第２図に示すようにした場合には半導体層ｃ
の表面に該層ｃの厚さの差による段差ｄが生じる。そし
て、この段差ｄは配線等の形成に悪影響を及ぼすので好
ましい存在ではない。具体的には断線等が生じ易くな
る。そこで、厚さが場所によって異なりつつ表面が平坦
な半導体層ｃを形成できるようにする必要性が生じた。
そして、その必要性に応えようとする技術が特開昭57−
130448号公報により紹介されている。この技術はシリコ
ン半導体基板の表面にＵ字形のエッチング溝を形成し、
該半導体基板の表面より稍深いところに絶縁層を形成
し、更に該半導体基板の表面上に半導体層をエピタキシ
ャル成長し、このエピタキシャル成長により形成した半
導体層の表面を研磨して平坦化するものであり、Ｕ字形
の溝を形成したところは半導体層の厚さが厚くなり、溝
を形成しなかったところは半導体層の厚さが薄くなる。
の表面に該層ｃの厚さの差による段差ｄが生じる。そし
て、この段差ｄは配線等の形成に悪影響を及ぼすので好
ましい存在ではない。具体的には断線等が生じ易くな
る。そこで、厚さが場所によって異なりつつ表面が平坦
な半導体層ｃを形成できるようにする必要性が生じた。
そして、その必要性に応えようとする技術が特開昭57−
130448号公報により紹介されている。この技術はシリコ
ン半導体基板の表面にＵ字形のエッチング溝を形成し、
該半導体基板の表面より稍深いところに絶縁層を形成
し、更に該半導体基板の表面上に半導体層をエピタキシ
ャル成長し、このエピタキシャル成長により形成した半
導体層の表面を研磨して平坦化するものであり、Ｕ字形
の溝を形成したところは半導体層の厚さが厚くなり、溝
を形成しなかったところは半導体層の厚さが薄くなる。
（D.発明が解決しようとする問題点） ところで、上記の特開昭57−130448号公報に記載され
た技術には下記の問題点があった。
た技術には下記の問題点があった。
先ず、Ｕ字形の溝の深さのコントロールが難しいとい
う問題である。というのは、Ｕ字形の溝の深さはこの技
術においては半導体層の厚い部分と薄い部分の厚さの差
を決定するものであり、そのバラツキがそのまま半導体
層の厚さの差のバラツキの差をもたらすのでより高性能
の回路素子を形成するにはそのＵ字形の溝の深さを高精
度に制御する必要がある。しかるに、このエッチングに
ついてはストッパが設けられていないのでエッチング深
さのコントロールが非常に難しく、数μｍのバラツキが
生じる虞れがある。
う問題である。というのは、Ｕ字形の溝の深さはこの技
術においては半導体層の厚い部分と薄い部分の厚さの差
を決定するものであり、そのバラツキがそのまま半導体
層の厚さの差のバラツキの差をもたらすのでより高性能
の回路素子を形成するにはそのＵ字形の溝の深さを高精
度に制御する必要がある。しかるに、このエッチングに
ついてはストッパが設けられていないのでエッチング深
さのコントロールが非常に難しく、数μｍのバラツキが
生じる虞れがある。
また、エピタキシャル成長により半導体層を形成した
後該半導体層を研磨して表面を平坦化するが、この研磨
するときのストッパも存在していない。従って、研磨す
る厚さのバラツキによって半導体層の厚さは厚く設定し
たところも薄く設定したところもバラツイてしまうとい
う問題もある。
後該半導体層を研磨して表面を平坦化するが、この研磨
するときのストッパも存在していない。従って、研磨す
る厚さのバラツキによって半導体層の厚さは厚く設定し
たところも薄く設定したところもバラツイてしまうとい
う問題もある。
本発明はこのような事情に鑑みて為されたもので、回
路素子が形成される半導体層の厚さが異なるようにされ
た半導体装置の製造方法においてその半導体層表面が平
坦になるようにすると共に、半導体層の薄いところと厚
いところそれぞれの厚さを高精度に制御できるようにす
ることを目的とする。
路素子が形成される半導体層の厚さが異なるようにされ
た半導体装置の製造方法においてその半導体層表面が平
坦になるようにすると共に、半導体層の薄いところと厚
いところそれぞれの厚さを高精度に制御できるようにす
ることを目的とする。
（E.問題点を解決するための手段） 本発明半導体装置の製造方法は上記問題点を解決する
ため、第１の半導体基板の表面より深いところに酸素等
のイオン打込みにより第１のストッパ用のシリコン酸化
層等の化合物層を形成し、該ストッパ用化合物層より浅
いところに酸素等のイオン打込みにより選択的に第２の
ストッパ用のシリコン酸化層等の化合物層を形成し、該
化合物層より表面側の半導体を除去した後第１の半導体
基板表面上に絶縁層を表面が平坦になるように形成し、
該絶縁層上に第２の半導体基板を貼り合せ、第１の半導
体基板を裏側から除去し、更に上記第１のストッパ用化
合物層を除去して半導体を露出させ、その露出した半導
体表面に回路素子を形成するようにすることを特徴とす
る。
ため、第１の半導体基板の表面より深いところに酸素等
のイオン打込みにより第１のストッパ用のシリコン酸化
層等の化合物層を形成し、該ストッパ用化合物層より浅
いところに酸素等のイオン打込みにより選択的に第２の
ストッパ用のシリコン酸化層等の化合物層を形成し、該
化合物層より表面側の半導体を除去した後第１の半導体
基板表面上に絶縁層を表面が平坦になるように形成し、
該絶縁層上に第２の半導体基板を貼り合せ、第１の半導
体基板を裏側から除去し、更に上記第１のストッパ用化
合物層を除去して半導体を露出させ、その露出した半導
体表面に回路素子を形成するようにすることを特徴とす
る。
（F.作用） 本発明半導体装置の製造方法によれば、第１の半導体
基板の第１のストッパ用化合物層の深さが半導体層の厚
い部分の厚さを決定し、それより浅いところに形成され
る第２のストッパ用化合物層の深さが半導体層の薄いと
ころの厚さを決定するが、化合物層の深さはイオン打込
みするときのエネルギーを変えることによって高精度に
制御できる。従って、半導体層の厚さを厚いところも薄
いところもそれぞれ高精度に制御することができる。勿
論、この第１のストッパ用化合物層は第１の半導体基板
を裏側から研磨あるいはエッチング等により除去をする
ときのストッパとなり、第２のストッパ用化合物層も第
１の半導体基板のエッチングにおけるストッパとなり研
磨あるいはエッチングの量が少すぎたり多すぎたりする
虞れはない。そして第１のストッパ用化合物層と第１の
半導体基板との界面が回路素子が形成される半導体層表
面になり、第１の半導体基板として表面が平坦でないも
のを選ばない限り半導体層表面を平坦にすることができ
るのである。
基板の第１のストッパ用化合物層の深さが半導体層の厚
い部分の厚さを決定し、それより浅いところに形成され
る第２のストッパ用化合物層の深さが半導体層の薄いと
ころの厚さを決定するが、化合物層の深さはイオン打込
みするときのエネルギーを変えることによって高精度に
制御できる。従って、半導体層の厚さを厚いところも薄
いところもそれぞれ高精度に制御することができる。勿
論、この第１のストッパ用化合物層は第１の半導体基板
を裏側から研磨あるいはエッチング等により除去をする
ときのストッパとなり、第２のストッパ用化合物層も第
１の半導体基板のエッチングにおけるストッパとなり研
磨あるいはエッチングの量が少すぎたり多すぎたりする
虞れはない。そして第１のストッパ用化合物層と第１の
半導体基板との界面が回路素子が形成される半導体層表
面になり、第１の半導体基板として表面が平坦でないも
のを選ばない限り半導体層表面を平坦にすることができ
るのである。
（G.実施例）［第１図］ 以下、本発明半導体装置の製造方法を図示実施例に従
って詳細に説明する。
って詳細に説明する。
第１図（Ａ）乃至（Ｈ）は本発明半導体装置の製造方
法の一つの実施例を工程順に示す断面図である。
法の一つの実施例を工程順に示す断面図である。
（Ａ）先ず、同図（Ａ）に示すように、単結晶シリコン
Siからなる第１の半導体基板１を用意し、該第１の半導
体基板１の表面２側から酸素Ｏを表面２から例えば1.5
μｍの深さのところにイオン打込みしてシリコン酸化層
SiOx（第１のストッパ用シリコン酸化層）３を形成す
る。このイオン打込みはチャネリングを利用し、エネル
ギーによってシリコン酸化層SiOx3が所望の深さのとこ
ろにできるように行う。
Siからなる第１の半導体基板１を用意し、該第１の半導
体基板１の表面２側から酸素Ｏを表面２から例えば1.5
μｍの深さのところにイオン打込みしてシリコン酸化層
SiOx（第１のストッパ用シリコン酸化層）３を形成す
る。このイオン打込みはチャネリングを利用し、エネル
ギーによってシリコン酸化層SiOx3が所望の深さのとこ
ろにできるように行う。
（Ｂ）次に、同図（Ｂ）に示すように、第１の半導体基
板１の表面２にフォトレジスト膜４を選択的に形成し、
これをマスクとして第１の半導体基板１の表面２側から
酸素Ｏを表面２から例えば1.0μｍの深さのところにイ
オン打込みすることにより第２のストッパ用シリコン酸
化層SiOx5を選択的に形成する。具体的には、CMOS領域
にシリコン酸化層SiOx5を形成し、バイポーラ領域には
シリコン酸化層SiOx5を形成しない。換言すれば、バイ
ポーラ領域をフォトレジスト膜４でマスクして酸素Ｏの
イオン打込みをする。勿論、このイオン打込みは第１図
（Ａ）のイオン打込みよりも打込みエネルギーを小さく
しなければならない。
板１の表面２にフォトレジスト膜４を選択的に形成し、
これをマスクとして第１の半導体基板１の表面２側から
酸素Ｏを表面２から例えば1.0μｍの深さのところにイ
オン打込みすることにより第２のストッパ用シリコン酸
化層SiOx5を選択的に形成する。具体的には、CMOS領域
にシリコン酸化層SiOx5を形成し、バイポーラ領域には
シリコン酸化層SiOx5を形成しない。換言すれば、バイ
ポーラ領域をフォトレジスト膜４でマスクして酸素Ｏの
イオン打込みをする。勿論、このイオン打込みは第１図
（Ａ）のイオン打込みよりも打込みエネルギーを小さく
しなければならない。
（Ｃ）次に、第１図（Ｃ）に示すように第１の半導体基
板１の表面をフォトレジスト膜４をマスクとしてエッチ
ングすることにより第１の半導体基板１のうちのシリコ
ン酸化層５の表面２側にあたる部分を除去する。このエ
ッチグは厚さが約1.0μｍであるが、0.8μｍ位まではRI
Eにより行い、その後はKOHを用いたソリューションエッ
チングにより行うと良い。というのは、シリコン酸化層
５はKOHに対して非常に強い耐蝕性を有するので、スト
ッパとして非常に有効に機能しエッチング過剰の虞れが
ないようにできるからである。
板１の表面をフォトレジスト膜４をマスクとしてエッチ
ングすることにより第１の半導体基板１のうちのシリコ
ン酸化層５の表面２側にあたる部分を除去する。このエ
ッチグは厚さが約1.0μｍであるが、0.8μｍ位まではRI
Eにより行い、その後はKOHを用いたソリューションエッ
チングにより行うと良い。というのは、シリコン酸化層
５はKOHに対して非常に強い耐蝕性を有するので、スト
ッパとして非常に有効に機能しエッチング過剰の虞れが
ないようにできるからである。
（Ｄ）次に、上記フォトレジスト膜４を除去し、その後
半導体層６（シリコン酸化層３よりも上側の半導体部
分）の表面に加熱酸化により第１図（Ｄ）に示すように
シリコン酸化層（SiO2）７を形成する。この加熱酸化に
よりシリコン酸化層５はSiOx層よりSiO2層７になる。こ
の加熱酸化はこの後の工程で形成されるSOG膜中の好ま
しくない不純物が半導体層６中に侵入するのをシリコン
酸化層（SiO2）７によって防止するために行われる。
半導体層６（シリコン酸化層３よりも上側の半導体部
分）の表面に加熱酸化により第１図（Ｄ）に示すように
シリコン酸化層（SiO2）７を形成する。この加熱酸化に
よりシリコン酸化層５はSiOx層よりSiO2層７になる。こ
の加熱酸化はこの後の工程で形成されるSOG膜中の好ま
しくない不純物が半導体層６中に侵入するのをシリコン
酸化層（SiO2）７によって防止するために行われる。
（Ｅ）次に、第１図（Ｅ）に示すようにシリコン酸化層
７表面上にSOG層８を形成する。該SOG層８は下地に凹凸
があるにも拘らずその表面が平坦な絶縁層を得るために
形成される。
７表面上にSOG層８を形成する。該SOG層８は下地に凹凸
があるにも拘らずその表面が平坦な絶縁層を得るために
形成される。
（Ｆ）次に、第１図（Ｆ）に示すように第２の半導体基
板９を第１の半導体基板１のSOG層８の表面に貼り合せ
る。10、11は第２の半導体基板９の両主面のシリコン酸
化層である。
板９を第１の半導体基板１のSOG層８の表面に貼り合せ
る。10、11は第２の半導体基板９の両主面のシリコン酸
化層である。
（Ｇ）次に第１図（Ｇ）に示すように第１の半導体基板
１を裏側から研磨及びKOHによるエッチングをして第１
のストッパ用シリコン酸化層３を露出させる。シリコン
酸化層３はシリコンSiに比較して顕著に硬度が大きくKO
Hに対する耐蝕性も強いので、研磨及びKOHによるエッチ
ングに対するストッパとして有効に機能するのである。
１を裏側から研磨及びKOHによるエッチングをして第１
のストッパ用シリコン酸化層３を露出させる。シリコン
酸化層３はシリコンSiに比較して顕著に硬度が大きくKO
Hに対する耐蝕性も強いので、研磨及びKOHによるエッチ
ングに対するストッパとして有効に機能するのである。
（Ｈ）その後、第１図（Ｈ）に示すようにストッパ用シ
リコン酸化層３をエッチングにより除去し、半導体層６
を露出させる。この半導体層６は表面12が平坦で、厚み
が部分的に異なっており、厚いところはバイポーラ領域
領域とされ、薄いところはCMOS領域とされる。
リコン酸化層３をエッチングにより除去し、半導体層６
を露出させる。この半導体層６は表面12が平坦で、厚み
が部分的に異なっており、厚いところはバイポーラ領域
領域とされ、薄いところはCMOS領域とされる。
この半導体装置の製造方法によれば、第１の半導体基
板１の表面２から深いところに酸素Ｏをイオン打込みす
ることにより形成した第１のストッパ用シリコン酸化層
と、第１の半導体基板１との界面が回路素子が形成され
る半導体層６の表面となり、半導体層６の表面を平坦に
することができる。
板１の表面２から深いところに酸素Ｏをイオン打込みす
ることにより形成した第１のストッパ用シリコン酸化層
と、第１の半導体基板１との界面が回路素子が形成され
る半導体層６の表面となり、半導体層６の表面を平坦に
することができる。
そして、半導体層６の厚い部分と薄い部分それぞれの
膜厚は第１のストッパ用シリコン酸化層３を形成するイ
オン打込みと第２のストッパ用シリコン酸化層５を形成
するイオン打込みのエネルギーの調整により高精度に制
御することができる。そして、第２のストッパ用シリコ
ン酸化層５は第１図（Ｃ）に示した工程におけるKOHを
用いたエッチングに際して、第１のシリコン酸化層３は
第１図（Ｇ）に示した研磨に際して強力なストッパとし
て機能するので、エッチング、研磨の過不足を防止する
ことができる。
膜厚は第１のストッパ用シリコン酸化層３を形成するイ
オン打込みと第２のストッパ用シリコン酸化層５を形成
するイオン打込みのエネルギーの調整により高精度に制
御することができる。そして、第２のストッパ用シリコ
ン酸化層５は第１図（Ｃ）に示した工程におけるKOHを
用いたエッチングに際して、第１のシリコン酸化層３は
第１図（Ｇ）に示した研磨に際して強力なストッパとし
て機能するので、エッチング、研磨の過不足を防止する
ことができる。
尚、イオン打込みするイオンとして酸素Ｏに代えて窒
素Ｎイオンを用い、シリコン窒化層をストッパとして形
成するようにしても良い。
素Ｎイオンを用い、シリコン窒化層をストッパとして形
成するようにしても良い。
（H.発明の効果） 以上に述べたように、本発明半導体装置の製造方法
は、第１の半導体基板の表面より深いところに第１のス
トッパ用化合物層を形成し、該化合物層より浅いところ
にイオン打込みにより選択的に第２のストッパ用化合物
層を形成し、第１の半導体基板のうちシリコン酸化層の
表面側にあたる部分を除去した後第１の半導体基板表面
上に絶縁層を表面が平坦になるように形成し、該絶縁層
上に第２の半導体基板を貼り合せ、第１の半導体基板を
裏側から除去し、更に上記第１のストッパ用化合物層を
除去して半導体を露出させるようにしたことを特徴とす
るものである。
は、第１の半導体基板の表面より深いところに第１のス
トッパ用化合物層を形成し、該化合物層より浅いところ
にイオン打込みにより選択的に第２のストッパ用化合物
層を形成し、第１の半導体基板のうちシリコン酸化層の
表面側にあたる部分を除去した後第１の半導体基板表面
上に絶縁層を表面が平坦になるように形成し、該絶縁層
上に第２の半導体基板を貼り合せ、第１の半導体基板を
裏側から除去し、更に上記第１のストッパ用化合物層を
除去して半導体を露出させるようにしたことを特徴とす
るものである。
従って、本発明半導体装置の製造方法によれば、第１
の半導体基板の表面からイオン打込みして形成した第１
のストッパ用化合物層と第１の半導体基板との界面が回
路素子が形成される半導体層表面になり、第１の半導体
基板として表面が平坦でないものを選ばない限り半導体
層表面を容易に平坦にすることができる。
の半導体基板の表面からイオン打込みして形成した第１
のストッパ用化合物層と第１の半導体基板との界面が回
路素子が形成される半導体層表面になり、第１の半導体
基板として表面が平坦でないものを選ばない限り半導体
層表面を容易に平坦にすることができる。
そして、第１の半導体基板の第１のストッパ用化合物
層とそれより浅いところに選択的に形成される化合物層
の第１の半導体基板表面からの深さが半導体層の厚さを
厚い部分と薄い部分を含め決定するが、その２つの化合
物層の深さは共にイオン打込みによって高精度に制御で
きる。しかも、化合物層はエッチングに際しては基板用
エッチング液に対する耐蝕性によって、研磨に際しては
半導体基板に比較して顕著に硬度が大きいことによって
ストッパとして有効に機能する。従って、半導体層を厚
いところと薄いところを含め厚さを簡単且つ高精度にコ
ントロールすることができる。
層とそれより浅いところに選択的に形成される化合物層
の第１の半導体基板表面からの深さが半導体層の厚さを
厚い部分と薄い部分を含め決定するが、その２つの化合
物層の深さは共にイオン打込みによって高精度に制御で
きる。しかも、化合物層はエッチングに際しては基板用
エッチング液に対する耐蝕性によって、研磨に際しては
半導体基板に比較して顕著に硬度が大きいことによって
ストッパとして有効に機能する。従って、半導体層を厚
いところと薄いところを含め厚さを簡単且つ高精度にコ
ントロールすることができる。
第１図（Ａ）乃至（Ｈ）は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図、第２図は発明の
技術的背景を示す断面図である。 符号の説明 １……第１の半導体基板、 ２……第１の半導体基板の表面、 ３……第１のストッパ用化合物層、 ４……マスク、 ５……第２のストッパ用化合物層、 ６……半導体層、８……絶縁層、 ９……第２の半導体基板。
の一つの実施例を工程順に示す断面図、第２図は発明の
技術的背景を示す断面図である。 符号の説明 １……第１の半導体基板、 ２……第１の半導体基板の表面、 ３……第１のストッパ用化合物層、 ４……マスク、 ５……第２のストッパ用化合物層、 ６……半導体層、８……絶縁層、 ９……第２の半導体基板。
Claims (1)
- 【請求項１】第１の半導体基板の表面から基板と反応し
て化合物をつくるイオンをイオン打込みして表面より深
いところに第１のストッパ用化合物層を形成する工程
と、 第１の半導体基板の表面を選択的にマスクしてその表面
から基板と反応して化合物をつくるイオンをイオン打込
みして表面より深く第１のストッパ用化合物層よりも浅
いところに第２の化合物層を選択的に形成する工程と、 第１の半導体基板のうち第２の化合物層の表面側にあた
る部分を除去する工程と、 第１の半導体基板の表面上に平坦な表面を有する絶縁層
を形成する工程と、 上記絶縁層の表面に第２の半導体基板を固着する工程
と、 第１の半導体基板を裏面側から第２のストッパ用化合物
層に至るまで除去し、更に該ストッパ用化合物層を除去
して半導体を露出させる工程と、 を有することを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15741888A JP2600299B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15741888A JP2600299B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027467A JPH027467A (ja) | 1990-01-11 |
| JP2600299B2 true JP2600299B2 (ja) | 1997-04-16 |
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ID=15649202
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15741888A Expired - Fee Related JP2600299B2 (ja) | 1988-06-24 | 1988-06-24 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP2600299B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1988
- 1988-06-24 JP JP15741888A patent/JP2600299B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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