JP2599184B2 - Ｄｍａｃのリード転送制御装置 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ） 一実施例の構成の説明（第２図） （ｂ） 一実施例の動作の説明（第３図） （ｃ） 他の実施例の説明 発明の効果 〔概要〕 メモリ部とI/O部のデータ転送を制御するDMACにおけ
るリード転送時のデータ転送制御装置に関し、 I/O部の待ち時間を短縮し、データ転送性能を向上す
ることを目的とし、 アドレス更新と、バイトカウント更新を行う動作制御
部を有し、I/O部とメモリ部にバスを介し接続され、該I
/O部の転送要求に対し、設定されたアドレスから設定さ
れたバイト数分該メモリ部をアクセスし、該I/O部にデ
ータを転送するDMACにおいて、該メモリ部からのリード
データを格納するバッファと、リード転送モード時、予
め該メモリ部からデータをリードすることを指示する先
行リード指示部とを設け、該I/O部の転送要求前に、該
先行リード指示部の指示により該メモリ部から該バッフ
ァに予めデータをリードしておき、該I/O部からの転送
要求に対し、該バッファのデータを該I/O部に転送す
る。

〔産業上の利用分野〕

本発明は、メモリ部とI/O部のデータ転送を制御するD
MACにおけるリード転送時のデータ転送制御装置に関す
る。

計算機システムにおいて、I/O（入出力）部とメモリ
部とのデータ転送の方法として、プロセッサを介在せ
ず、データ転送専用のDMAC（ダイレクト メモリ アク
セス コントローラ）を用いる方法がある。

係るDMACによるデータ転送においては、I/O部の高速
化に伴い、メモリ部とI/O部とのデータ転送の高速化が
要求されている。

このため、モメリバスの高速化が図られているが、メ
モリ素子のアクセスサイクルによって性能が決定されて
しまうので、より高速化を図るため、DMACのデータ転送
制御方式の工夫が望まれている。

〔従来の技術〕

第４図は従来技術の説明図である。

第４図（Ａ）において、バス５によりプロセッサ１
と、DMAC2と、メモリ部３と、I/O部４とが接続されてい
る。

従来のDMAC2のデータ転送制御では、第４図（Ｂ）に
示すように、リード転送モードでは、プロセッサ１から
先頭アドレス、転送バイト数のセット後、DMACスタート
指示を受けてから、I/O部４からのデータ転送要求を受
け、バス５のアクセス権を獲得し、メモリ部３をリード
アクセスし、リードデータをI/O部４に転送するという
シークエンスをとっていた。

又、ライト転送モードでは、I/O部４からデータ転送
要求を受け、応答してから、メモリ部２へライトアクセ
スを行っていた。

〔発明が解決しようとする課題〕

ところで、バス５は、DMAC2のみならず、他の制御部
等と共用されて使用されるため、バス５のアクセス権を
得てから、メモリアクセスを行うため、時間がかかる場
合がある。

このため、従来技術では、リード転送モードにおい
て、第４図（Ｂ）に示すように、I/O部４の転送要求
後、DMAC2がバスのアクセス権を得て、メモリアクセス
してリードデータを得るため、I/O部４は転送要求から
時間Ｔだけ待たされてしまう。

この待ち時間は、ライト転送モードでは、I/O部４を
突き離した後にメモリアクセスを行うため問題となら
ず、リード転送モードでは、I/O部４とメモリ部３のデ
ータ転送性能を大きく低下させる原因となるという問題
があった。

従って、本発明は、I/O部の待ち時間を短縮し、デー
タ転送性能を向上せしめることのできるDMACのリード転
送制御装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は第１図に示すようにアドレス更新と、バイト
カウント更新を行う動作制御部20を有し、I/O部４とメ
モリ部３にバス５を介し接続され、該I/O部４の転送要
求に対し、設定されたアドレスから設定されたバイト数
分該メモリ部３をアクセスし、該I/O部４にデータを転
送するDMACにおいて、該メモリ部３からのリードデータ
を格納するバッファ22と、リード転送モード時、予め該
メモリ部３からデータをリードすることを指示する先行
リード指示部21とを設け、該I/O部４の転送要求前に、
該先行リード指示部21の指示により該メモリ部３から該
バッファ22に予めデータをリードしておき、該I/O部４
からの転送要求に対し、該バッファ22のデータを該I/O
部４に転送するものである。

〔作用〕

本発明では、予めメモリアクセスをして、リードデー
タをバッファ22へ保持しておき、I/O部４の転送要求に
応じてバッファ22からリードデータをI/O部４へ転送す
るものである。

このため、I/O部４からのデータ転送要求時に、直ち
にその要求に応答して、データをI/O部４へ転送でき
る。

従って、バスのアクセス権獲得及びメモリアクセス
は、データ転送要求前に済ましておくので、I/O部４は
アクセス権獲得の時間を待つことなく直ちにデータがえ
られる。

このことは、DMAC2がI/O部４のデータ転送要求に従属
してメモリアクセスするのではなく、独立にメモリアク
セスし、データ転送要求はDMAC2内のバッファ22上のデ
ータ要求として動作する。

このDMAC2のメモリアクセスは、転送要求前のスター
ト開始時及びI/O部４データ処理時間に行うことができ
るので、I/O部４を全く待たせることがない。

〔実施例〕

（ａ） 一実施例の構成の説明 第２図は本発明の一実施例のブロック図である。

図中、第１図及び第４図で示したものと同一のもの
は、同一の記号で示してある。

バス５は、システムバス5aと、メモリバス5bと、DMA
バス5cとに分割され、システムバス5aは、プロセッサ１
と、I/O部４と、DMAC2と、ディスクコントローラ等の制
御部６とを接続し、メモリバス5bは、DMAC2と、メモリ
部３と、制御部６とを接続し、DMAバス5cは、DMAC2とI/
O部４とを接続する。

20は前述の動作（チャンネル）制御部であり、スター
ト状態とストップ状態を保持し、スタート状態でDMA転
送を可能とし、ストップ状態でDMA転送を不可能とする
スタート／ストップレジスタ200と、リード転送モード
（メモリ部３からI/O部４へのデータ転送）と、ライト
転送モード（I/O部４からメモリ部３へのデータ転送）
とを指示するモードレジスタ201とを有する。

更に、チャンネル制御部20には、マルチプレクサ204
を介し転送データ量が設定され、１回のデータ転送を行
う毎に減算器203で「−１」減算され、「０」となるとD
MA転送を終了し、スタート／ストップレジスタ200をス
トップ状態とするデータレジスタ202と、マルチプレク
サ207を介しメモリアドレスが設定され、１回のデータ
転送を行う毎に加算器206で「＋１」されるアドレスレ
ジスタ205とを有している。

21は前述の先行リード指示部であり、チャンネル制御
部20がリード転送モードでスタート状態となると、後述
するメモリバス制御部に対しリードアクセス指示を行
い、次からは後述するDMA制御部のデータ転送終了（１
回毎のデータ転送終了）でリードアクセス指示をDMA転
送終了まで行うものである。

22aはリードバッファであり、メモリ部３からのリー
ドデータを一時的に保持するもの、22bはライトバッフ
ァであり、メモリ部３へのライトデータを一時的に保持
するものである。

23aはシステムバス制御部であり、上位（プロセッサ
１等）からのリード、ライトアクセスによって、DMAC内
部のレジスタ200、201、202、205等にリード、ライト制
御するもの、23bはメモリバス制御部であり、メモリバ
ス5bのアクセス獲得制御と、メモリバス5bを介してメモ
リ部３のアクセス制御を行うもの、23cはDMAバス制御部
であり、DMAバス5cを介してI/O部４とのデータ転送制御
を行うものである。

24は割込み発生部であり、チャンネル制御部20のDMA
転送終了をシステムバス5aを通して割込みとして上位
（プロセッサ１）へ通知するもの、R1、R2はレシーバで
あり、各々メモリ部３からのリードデータ、I/O部４か
らのライトデータ受信し、リードバッファ22a、ライト
バッファ22bへ出力するものである。

D1、D2、D3は各々ドライバであり、ドライバD1は、メ
モリバス制御部23bのメモリデータイネーブル信号MDEN
に応じて、ライトバッファ22bのライトデータをメモリ
バス5bへ出力し、ドライバD2は、DMAバス制御部23cのDM
Aデータイネーブル信号DDENに応じて、リードバッファ2
2aのリードデータをDMAバス5cへ出力し、ドライバD3
は、メモリバス制御部23bのアドレスイネーブル信号ADE
に応じて、アドレスレジスタ205のメモリアドレスをメ
モリバス5bに出力するものである。

この実施例では、バス５が、システムバス5a、メモリ
バス5b及びDMAバス5cの３つのバスで構成し、バスの負
荷を減少し、高速アクセスを可能としている。

（ｂ） 一実施例の動作の説明 第３図は本発明の一実施例タイムチャート図である。

ここで、メモリバス5b上のアクセス権の優先順位は、
制御部６の方が高いとする。

プロセッサ１は、DMA開始に当たって、システムバ
ス5aを介し、DMAC2のチャンネル制御部20のモードレジ
スタ201、データレジスタ202、アドレスレジスタ205の
各々に、リード転送モード、転送データ量（バイト
数）、メモリアドレスをセットする。

その後、プロセッサ１は、チャンネル制御部20のスタ
ート／ストップレジスタ200にスタート状態をセット
し、DMAC2がスタート状態となる。

このスタート状態とリード転送モードによって、先行
リード指示部21が起動され、先行リード指示部21は、メ
モリバス制御部23bにリードアクセス指示を行う。

メモリバス制御部23bは、メモリバス5bのアクセス
権を得るため、アクセス要求αをオンとする。

そして、制御部６のアクセス要求βがオフで、メモリ
バス5bがビジー状態でなければ、アクセス応答がオンと
なり、メモリバス5bのアクセス権を獲得する。

これによって、メモリバス制御部23bは、アドレス
イネーブル信号ADEをドライバD3に出力し、アドレスレ
ジスタ205のメモリアドレス（ｍ）をメモリバス5bに出
力する。

メモリ部３は、これによってメモリバス5bにメモリア
ドレス（ｍ）のデータ（RD1）を出力してくるので、メ
モリ制御部23bはリードバッファイネーブル信号RBFEを
リードバッファ22aに出力、メモリバス5b上のデータ（R
D1）をレシーバR1を介し、リードバッファ22aにセット
する。

プロセッサ１によって、システムバス5aを介しI/O
部４にI/Oスタートを指示すると、I/O部４のDMAがスタ
ートとなる。

I/O部４は、DMAC2にDMAバス5cよりデータ転送要求γ
を出力し、データ転送要求を行う。

DMAバス制御部23cは、データ転送要求γを受け、リ
ードバッファ22aに有効データ（RD1）がセットされてい
るので、直ちにI/O部４にデータ転送応答を出力し、DMA
データイネーブル信号DDENをドライバD2へ出力し、リー
ドバッファ22aのリードデータ（RD1）をDMAバス5cに出
力する。

I/O部４はDMAバス5cからデータを受信し、受信データ
を処理する。

このデータ転送応答によって、チャンネル制御部20
は、アドレスレジスタ205のモメリアドレスを（ｍ＋
１）に、データレジスタ202の内容を「−１」更新す
る。

これとともに、先行リード指示部21は、データ転送応
答に応じて、メモリバス制御部23bにリードアクセス指
示を行う。

I/O部４が、受信したデータ（RD1）を処理している
間に、〜のシーケンスを繰り返す。

この時、制御部６が、メモリバス5bをアクセス権を獲
得し、メモリ部３を使用している間は、メモリバス制御
部23bは、これを待ってアクセス権を獲得し、メモリア
クセスする。

このようにして、上述のシーケンスを繰り返し、デ
ータレジスタ202内容が「０」になると、DMA転送終了と
なり、スタート／ストップレジスタ200がストップ状態
となる。

これによって、プロセッサ１に割込み発生部24から割
込みが発生し、DMA転送シーケンスが終了する。

I/O部４も最終データを受信すると、DMAをストップす
る。

このようにして、リード転送モードでスタート状態に
なると、先行リード指示部21によってメモリバス制御部
２にリードアクセス指示を行い、メモリバス制御部２
は、メモリバス5bのアクセス権を得て、リードアクセス
を行い、リードデータをリードバッファ22aに保持して
おく。

そして、I/O部４からのデータ転送要求があると、DMA
バス制御部23cは、直ちにその要求に対して応答し、リ
ードバッファ22aのデータを転送して、１回のデータ転
送を終了する。

そして、そのデータ転送の応答を、先行リード指示部
21に通知し、先行リード指示部21は、これに応じてメモ
リバス制御部23bにリードアクセス指示を行い、以降DMA
転送が終了するまで、前述した動作を繰り返す。

従って、リード転送モードの場合には、I/O部４から
のデータ転送要求前に、予めメモリ部３からデータをリ
ードしておくため、I/O部４からのデータ転送要求時、
直ちにデータ転送の応答ができる。

（ｃ） 他の実施例の説明 上述の実施例では、バス５が３つのバスで構成された
ものについて説明したが、１つ又は２つのバスで構成す
るものに適用できる。

以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、次の効果を奏す
る。

指定されたアドレスから指定されたバイト数DMA転送
するのに際し、I/O部のデータ転送要求前に、予めメモ
リ部から指定されたデータをリードしておくので、I/O
部のデータ転送要求に対し直ちに応答でき、DMA転送を
高速化することができる。

スタート指示及びデータ転送応答に応じて、先行リー
ド指示を発する先行リード指示部を設け、且つデータ転
送応答に応じて、アドレス更新及びバイトカウント更新
するため、指定アドレスから指定バイト数分のDMA転送
終了まで連続して、データの先行リードが可能となる。

又、指定されたデータを先読みし、転送した後、再び
先読みするため、小容量のバッファメモリを設けるだけ
で済む。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例ブロック図、 第３図は本発明の一実施例タイムチャート図、 第４図は従来技術の説明図である。 図中、１……プロセッサ、 ２……DMAC、 ３……メモリ部、 ４……I/O部、 ５……バス、 20……動作制御部、 21……先行リード指示部、 22……バッファ。

フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−94127（ＪＰ，Ａ) 特開 昭64−68868（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】I/O部（４）とメモリ部（３）にバスを介
   し接続され、該I/O部（４）の転送要求に対し、指定さ
   れた開始アドレスから指定されたバイト数分該メモリ部
   （３）をアクセスし、該I/O部（４）に、データ転送応
   答とともに、データを転送するDMACにおいて、 該開始アドレス及び該バイト数がセットされ、該データ
   転送応答に応じてアドレス更新と、バイトカウント更新
   を行う動作制御部（20）と、 該メモリ部（３）からのリードデータを格納するバッフ
   ァ（22）と、 リード転送モード時、該動作制御部（20）からのスター
   ト指示及び該データ転送応答に応じて、予め該メモリ部
   （３）からデータをリードすることを指示する先行リー
   ド指示を発する先行リード指示部（21）と、 該先行リード指示部（21）の先行リード指示に応じて、
   該メモリ部（３）を該動作制御部（20）からのアドレス
   でアクセスして、該アクセスして得たデータを該バッフ
   ァ（22）に保持しておき、該I/O部（４）からの転送要
   求に対し、該バッファ（22）のデータを該データ転送応
   答とともに、該I/O部（22）に転送するバス制御部（23
   b、23c）とを設けたことを特徴とするDMACのリード転送
   制御装置。