JP2596359B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（Thin Film Tr
ansistor）負荷型ＳＲＡＭ（Static RandomAccess Memo
ry）の半導体集積回路装置に係り、特に低電圧動作に優
れ、かつソフトエラー耐性に優れた半導体集積回路装置
に関する。
ansistor）負荷型ＳＲＡＭ（Static RandomAccess Memo
ry）の半導体集積回路装置に係り、特に低電圧動作に優
れ、かつソフトエラー耐性に優れた半導体集積回路装置
に関する。
【０００２】
【従来の技術】従来のＴＦＴ負荷型ＳＲＡＭのメモリセ
ルとしては、例えば、公開特許公報平４─５９７８３
号、同平４─１６２４７３号の公知技術が知られてい
る。以下、特開平４─１６２４７３号公報に開示された
ＳＲＡＭのメモリセル構造について説明する。図６は従
来のＴＦＴ負荷型ＳＲＡＭのメモリセルの主要部分を示
す断面図である。
ルとしては、例えば、公開特許公報平４─５９７８３
号、同平４─１６２４７３号の公知技術が知られてい
る。以下、特開平４─１６２４７３号公報に開示された
ＳＲＡＭのメモリセル構造について説明する。図６は従
来のＴＦＴ負荷型ＳＲＡＭのメモリセルの主要部分を示
す断面図である。
【０００３】ＴＦＴ負荷型ＳＲＡＭのメモリセルは、２
個の駆動トランジスタ及び２個のアクセストランジスタ
の他に２個の負荷トランジスタ（薄膜トランジスタ）を
設けた６トランジスタのフリップフロップによって構成
されている。かかる負荷トランジスタはチャネル部分２
５ｃの下方にそのゲート電極２４が位置するボトムゲー
ト型に形成されている。
個の駆動トランジスタ及び２個のアクセストランジスタ
の他に２個の負荷トランジスタ（薄膜トランジスタ）を
設けた６トランジスタのフリップフロップによって構成
されている。かかる負荷トランジスタはチャネル部分２
５ｃの下方にそのゲート電極２４が位置するボトムゲー
ト型に形成されている。
【０００４】アクセストランジスタは、Ｎ型半導体基板
２０のＰ型ウェル２１内に形成されたソース・ドレイン
領域を成すＮ型高濃度不純物領域２２ａ、２２ｂと、第
１層ポリシリコン膜のゲート電極２３ａとによって形成
されている。駆動トランジスタのゲート電極２３ｃは、
第１層ポリシリコン膜によって形成される。このゲート
電極２３ｃの上方には酸化膜を介在させて負荷トランジ
スタの各電極２４、２５ａ、２５ｂ及びチャネル部２５
ｃが設けられている。なお、負荷トランジスタは、第２
層ポリシリコン膜によってゲート電極２４が形成され、
第３層ポリシリコン膜によって負荷トランジスタのドレ
イン電極２５ａ、ソース電極２５ｂ、チャネル部２５ｃ
が形成されている。そして、アクセストランジスタのド
レイン２２ａは、ポリシリコンパッド２６及び第１層メ
タル配線２７を介して第２層メタル配線のビット線２８
に接続されている。
２０のＰ型ウェル２１内に形成されたソース・ドレイン
領域を成すＮ型高濃度不純物領域２２ａ、２２ｂと、第
１層ポリシリコン膜のゲート電極２３ａとによって形成
されている。駆動トランジスタのゲート電極２３ｃは、
第１層ポリシリコン膜によって形成される。このゲート
電極２３ｃの上方には酸化膜を介在させて負荷トランジ
スタの各電極２４、２５ａ、２５ｂ及びチャネル部２５
ｃが設けられている。なお、負荷トランジスタは、第２
層ポリシリコン膜によってゲート電極２４が形成され、
第３層ポリシリコン膜によって負荷トランジスタのドレ
イン電極２５ａ、ソース電極２５ｂ、チャネル部２５ｃ
が形成されている。そして、アクセストランジスタのド
レイン２２ａは、ポリシリコンパッド２６及び第１層メ
タル配線２７を介して第２層メタル配線のビット線２８
に接続されている。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
ＴＦＴ負荷型ＳＲＡＭのメモリセルでは負荷トランジス
タがボトムゲート型になっているので、負荷トランジス
タのチャネル領域がいずれの電極層にもシールドされ
ず、ビット線の下方にむき出しのまま位置する構造にな
っている。このような構造では、本来のＳＲＡＭの負荷
素子である負荷トランジスタ（ＴＦＴ）の他に、ビット
線をゲート電極とした寄生的なトランジスタが存在する
ことになる。従って、ビット線の電位と負荷トランジス
タのゲート電位が複合的に負荷トランジスタのチャネル
に作用し、負荷トランジスタのオン・オフ特性に影響を
与え、誤動作の原因になるという問題がある。例えば、
ＳＲＡＭの書き込み動作時では、“Ｈ“レベルを書き込
む側のセルノードに接続された負荷トランジスタを“オ
ン“状態にし、かつその負荷トランジスタのドレインレ
ベルを電源電圧レベルに引き上げる必要がある。
ＴＦＴ負荷型ＳＲＡＭのメモリセルでは負荷トランジス
タがボトムゲート型になっているので、負荷トランジス
タのチャネル領域がいずれの電極層にもシールドされ
ず、ビット線の下方にむき出しのまま位置する構造にな
っている。このような構造では、本来のＳＲＡＭの負荷
素子である負荷トランジスタ（ＴＦＴ）の他に、ビット
線をゲート電極とした寄生的なトランジスタが存在する
ことになる。従って、ビット線の電位と負荷トランジス
タのゲート電位が複合的に負荷トランジスタのチャネル
に作用し、負荷トランジスタのオン・オフ特性に影響を
与え、誤動作の原因になるという問題がある。例えば、
ＳＲＡＭの書き込み動作時では、“Ｈ“レベルを書き込
む側のセルノードに接続された負荷トランジスタを“オ
ン“状態にし、かつその負荷トランジスタのドレインレ
ベルを電源電圧レベルに引き上げる必要がある。
【０００６】ところが、ビット線の電位が“Ｈ“レベル
になる場合には、上述した寄生的な負荷トランジスタが
“オフ“状態になるので、負荷トランジスタは充分に
“オン“状態に動作できず、書き込みセルノードの電位
を短時間で電源電圧レベルに充電できないという問題が
生じる。かかる問題は、特に電源電圧を低くしてＳＲＡ
Ｍを動作させる場合に生じる。また、セルノードの電位
の充電に長時間を要すると、アルファ粒子等がメモリセ
ルに入射してソフトエラーを起こす機会が増大し、半導
体集積回路装置のソフトエラー耐性を著しく低下させる
という問題も生じる。
になる場合には、上述した寄生的な負荷トランジスタが
“オフ“状態になるので、負荷トランジスタは充分に
“オン“状態に動作できず、書き込みセルノードの電位
を短時間で電源電圧レベルに充電できないという問題が
生じる。かかる問題は、特に電源電圧を低くしてＳＲＡ
Ｍを動作させる場合に生じる。また、セルノードの電位
の充電に長時間を要すると、アルファ粒子等がメモリセ
ルに入射してソフトエラーを起こす機会が増大し、半導
体集積回路装置のソフトエラー耐性を著しく低下させる
という問題も生じる。
【０００７】本発明は、これらの問題を解決するために
なされたもので、低電圧動作に優れ、かつソフトエラー
耐性に優れたＴＦＴ負荷型ＳＲＡＭを備えた半導体集積
回路装置を提供することを目的とする。
なされたもので、低電圧動作に優れ、かつソフトエラー
耐性に優れたＴＦＴ負荷型ＳＲＡＭを備えた半導体集積
回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の半導体集積回路装置は、半導体薄
膜構造の負荷トランジスタと、バルク半導体構造の駆動
トランジスタ及びアクセストランジスタとを構成素子と
してメモリセルを形成したＴＦＴ負荷型ＳＲＡＭを有す
る半導体集積回路装置において、負荷トランジスタのチ
ャネル領域と、アクセストランジスタに配線されたビッ
ト線との間に、負荷トランジスタのゲート電極が介在す
ることを特徴とする。なお、負荷トランジスタは、単結
晶半導体層、多結晶半導体層、或は単結晶半導体層及び
多結晶半導体層の積層構造より成る２層以上の薄膜で形
成しても、本発明を適用することができる。
め、請求項１の発明の半導体集積回路装置は、半導体薄
膜構造の負荷トランジスタと、バルク半導体構造の駆動
トランジスタ及びアクセストランジスタとを構成素子と
してメモリセルを形成したＴＦＴ負荷型ＳＲＡＭを有す
る半導体集積回路装置において、負荷トランジスタのチ
ャネル領域と、アクセストランジスタに配線されたビッ
ト線との間に、負荷トランジスタのゲート電極が介在す
ることを特徴とする。なお、負荷トランジスタは、単結
晶半導体層、多結晶半導体層、或は単結晶半導体層及び
多結晶半導体層の積層構造より成る２層以上の薄膜で形
成しても、本発明を適用することができる。
【０００９】請求項２の発明の半導体集積回路装置は、
半導体薄膜構造の負荷トランジスタと、バルク半導体構
造の駆動トランジスタ及びアクセストランジスタとを構
成素子としてメモリセルを形成したＴＦＴ負荷型ＳＲＡ
Ｍを有する半導体集積回路装置において、負荷トランジ
スタのチャネル領域とアクセストランジスタに配線され
たビット線との間に、グランド配線層と負荷トランジス
タのゲート電極とが介在することを特徴とする。なお、
請求項１又は請求項２の発明の半導体集積回路装置にお
いて、負荷トランジスタのチャネルを多結晶シリコンの
薄膜層で形成することは好ましい態様である。
半導体薄膜構造の負荷トランジスタと、バルク半導体構
造の駆動トランジスタ及びアクセストランジスタとを構
成素子としてメモリセルを形成したＴＦＴ負荷型ＳＲＡ
Ｍを有する半導体集積回路装置において、負荷トランジ
スタのチャネル領域とアクセストランジスタに配線され
たビット線との間に、グランド配線層と負荷トランジス
タのゲート電極とが介在することを特徴とする。なお、
請求項１又は請求項２の発明の半導体集積回路装置にお
いて、負荷トランジスタのチャネルを多結晶シリコンの
薄膜層で形成することは好ましい態様である。
【００１０】
【作用】請求項１の発明では、負荷トランジスタのチャ
ネル領域とビット線との間にその負荷トランジスタのゲ
ート電極が介在するので、負荷トランジスタのチャンネ
ルに対してビット線をゲート電極としたトランジスタの
寄生が防止される。従って、ビット線の電位が負荷トラ
ンジスタの正動作に悪影響を与えるのを防止できる。
ネル領域とビット線との間にその負荷トランジスタのゲ
ート電極が介在するので、負荷トランジスタのチャンネ
ルに対してビット線をゲート電極としたトランジスタの
寄生が防止される。従って、ビット線の電位が負荷トラ
ンジスタの正動作に悪影響を与えるのを防止できる。
【００１１】請求項２の発明では、負荷トランジスタの
チャネル領域とビット線との間に、グランド配線層及び
負荷トランジスタのゲート電極が介在するので、請求項
１の発明と同様にトランジスタの寄生が防止されるとと
もに、グランド配線がビット線から負荷トランジスタの
チャネルをシールドする。従って、ビット線が負荷トラ
ンジスタの正動作に悪影響を与えるのを完全に防止でき
る。
チャネル領域とビット線との間に、グランド配線層及び
負荷トランジスタのゲート電極が介在するので、請求項
１の発明と同様にトランジスタの寄生が防止されるとと
もに、グランド配線がビット線から負荷トランジスタの
チャネルをシールドする。従って、ビット線が負荷トラ
ンジスタの正動作に悪影響を与えるのを完全に防止でき
る。
【００１２】請求項３の発明では、負荷トランジスタに
多結晶シリコンの薄膜層をチャネルとした薄膜トランジ
スタを採用しているので、メモリセルの面積をコンパク
トにでき、低電圧駆動も可能になる。
多結晶シリコンの薄膜層をチャネルとした薄膜トランジ
スタを採用しているので、メモリセルの面積をコンパク
トにでき、低電圧駆動も可能になる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例の半導
体集積回路装置について説明する。ここで、図１は第１
実施例の半導体集積回路装置のＳＲＡＭの負荷トランジ
スタ（ＴＦＴ）の部分を示し、図２は同ＳＲＡＭの負荷
トランジスタの下層構造を示した平面図である。また、
図３は図１及び図２のＡ−Ａ方向の縦断面図、図４は図
１及び図２のＢ−Ｂ方向の縦断面図である。
体集積回路装置について説明する。ここで、図１は第１
実施例の半導体集積回路装置のＳＲＡＭの負荷トランジ
スタ（ＴＦＴ）の部分を示し、図２は同ＳＲＡＭの負荷
トランジスタの下層構造を示した平面図である。また、
図３は図１及び図２のＡ−Ａ方向の縦断面図、図４は図
１及び図２のＢ−Ｂ方向の縦断面図である。
【００１４】Ｐ型半導体基板１の主表面には、素子分離
領域２及びゲート酸化膜３が形成され、その上にＮ型Ｍ
ＯＳＦＥＴのゲート電極４ａ、４ｂ、４ｃ、４ｄが設け
られている。これらゲート電極４ａ、４ｂ、４ｃ、４ｄ
はマスクとして用いられ、自己整合的にＮ型ＭＯＳＦＥ
Ｔのドレイン領域５ａ、５ｃ、及びソース領域５ｂ、５
ｄが形成されている。なお、ゲート電極４ａ、４ｃはＳ
ＲＡＭメモリセルの駆動トランジスタのゲートを構成
し、ゲート電極４ｂ、４ｄはアクセストランジスタのゲ
ート及びワード線を構成している。
領域２及びゲート酸化膜３が形成され、その上にＮ型Ｍ
ＯＳＦＥＴのゲート電極４ａ、４ｂ、４ｃ、４ｄが設け
られている。これらゲート電極４ａ、４ｂ、４ｃ、４ｄ
はマスクとして用いられ、自己整合的にＮ型ＭＯＳＦＥ
Ｔのドレイン領域５ａ、５ｃ、及びソース領域５ｂ、５
ｄが形成されている。なお、ゲート電極４ａ、４ｃはＳ
ＲＡＭメモリセルの駆動トランジスタのゲートを構成
し、ゲート電極４ｂ、４ｄはアクセストランジスタのゲ
ート及びワード線を構成している。
【００１５】また、Ｎ型ＭＯＳＦＥＴのソース領域５
ｂ、５ｄは、それぞれセルノードを構成し、第１コンタ
クトホール６ａ、６ｂのＮ型不純物領域７ａ、７ｂを介
して駆動トランジスタのゲート電極４ａ、４ｃに接続さ
れている。
ｂ、５ｄは、それぞれセルノードを構成し、第１コンタ
クトホール６ａ、６ｂのＮ型不純物領域７ａ、７ｂを介
して駆動トランジスタのゲート電極４ａ、４ｃに接続さ
れている。
【００１６】グランド配線層８は、ゲート電極４ａ、４
ｂ、４ｃ、４ｄを覆った絶縁膜の上に金属シリサイドで
形成されるとともに、第２コンタクトホール９ａ、９ｂ
を介して駆動トランジスタのソース領域５ｂ、５ｄに接
続されている。このグランド配線層８の上には絶縁膜が
形成され、更にこの絶縁膜の上にビット線１０ａ、１０
ｂが設けられている。なお、ビット線１０ａ、１０ｂ
は、金属シリサイドによって形成され、第３コンタクト
ホール１１ａ、１１ｂを介してそれぞれのアクセストラ
ンジスタのドレイン領域５ａ、５ｃに接続されている。
ｂ、４ｃ、４ｄを覆った絶縁膜の上に金属シリサイドで
形成されるとともに、第２コンタクトホール９ａ、９ｂ
を介して駆動トランジスタのソース領域５ｂ、５ｄに接
続されている。このグランド配線層８の上には絶縁膜が
形成され、更にこの絶縁膜の上にビット線１０ａ、１０
ｂが設けられている。なお、ビット線１０ａ、１０ｂ
は、金属シリサイドによって形成され、第３コンタクト
ホール１１ａ、１１ｂを介してそれぞれのアクセストラ
ンジスタのドレイン領域５ａ、５ｃに接続されている。
【００１７】負荷トランジスタには、薄膜トランジスタ
（ＴＦＴ）が採用され、そのゲート電極１２ａ、１２ｂ
はＮ型不純物をドープしたポリシリコンによって形成さ
れている。そして、ゲート電極１２ａ、１２ｂは、第４
コントクトホール１３ａ、１３ｂを介してそれぞれセル
ノードを形成する駆動トランジスタのソース領域５ｂ、
５ｄに接続されている。
（ＴＦＴ）が採用され、そのゲート電極１２ａ、１２ｂ
はＮ型不純物をドープしたポリシリコンによって形成さ
れている。そして、ゲート電極１２ａ、１２ｂは、第４
コントクトホール１３ａ、１３ｂを介してそれぞれセル
ノードを形成する駆動トランジスタのソース領域５ｂ、
５ｄに接続されている。
【００１８】また、負荷トランジスタのゲート酸化膜１
８の上方には、この負荷トランジスタのチャネル１４
ａ、１４ｂ、ドレイン領域１４ｃ、１４ｄ、及びソース
領域１４ｅ、１４ｆが大粒径の多結晶シリコン膜で形成
されている。なお、大粒径の多結晶シリコン膜の形成
は、減圧ＣＶＤ法で半導体基板にアモルファス状態のシ
リコンを被着させた後に、低温窒素雰囲気中で長時間ア
ニールを施す形成方法が採用されている。
８の上方には、この負荷トランジスタのチャネル１４
ａ、１４ｂ、ドレイン領域１４ｃ、１４ｄ、及びソース
領域１４ｅ、１４ｆが大粒径の多結晶シリコン膜で形成
されている。なお、大粒径の多結晶シリコン膜の形成
は、減圧ＣＶＤ法で半導体基板にアモルファス状態のシ
リコンを被着させた後に、低温窒素雰囲気中で長時間ア
ニールを施す形成方法が採用されている。
【００１９】負荷トランジスタのドレイン領域１４ｃ、
１４ｄは、それぞれ第５コンタクトホール１５ａ、１５
ｂ及び負荷トランジスタのゲート電極１２ｂ、１２ａを
介してセルノードを形成する駆動トランジスタのソース
領域５ｂ、５ｄに接続されている。また、アルミ配線層
１７ａ、１７ｂは、層間絶縁膜１６上に形成され、第６
コンタクトホール（図示せず）を介して駆動トランジス
タのゲート電極（ワード線）４ａ、４ｂに接続され、ワ
ード線４ａ、４ｂの寄生抵抗による立ち上がりの遅れを
防いでいる。
１４ｄは、それぞれ第５コンタクトホール１５ａ、１５
ｂ及び負荷トランジスタのゲート電極１２ｂ、１２ａを
介してセルノードを形成する駆動トランジスタのソース
領域５ｂ、５ｄに接続されている。また、アルミ配線層
１７ａ、１７ｂは、層間絶縁膜１６上に形成され、第６
コンタクトホール（図示せず）を介して駆動トランジス
タのゲート電極（ワード線）４ａ、４ｂに接続され、ワ
ード線４ａ、４ｂの寄生抵抗による立ち上がりの遅れを
防いでいる。
【００２０】本実施例では、ビット線１０ａ、１０ｂと
負荷トランジスタのチャネル１４ａ、１４ｂとの間に負
荷トランジスタのゲート電極１２ａ、１２ｂが介在して
いるので、負荷トランジスタのチャネル１４ａ、１４ｂ
は、ビット線１０ａ、１０ｂの電位の影響を受けにくい
構造になっている。
負荷トランジスタのチャネル１４ａ、１４ｂとの間に負
荷トランジスタのゲート電極１２ａ、１２ｂが介在して
いるので、負荷トランジスタのチャネル１４ａ、１４ｂ
は、ビット線１０ａ、１０ｂの電位の影響を受けにくい
構造になっている。
【００２１】次に第２実施例の半導体集積回路装置につ
いて説明する。図５は第２実施例の半導体集積回路装置
におけるＳＲＡＭのメモリセルの部分を示す縦断面図で
ある。
いて説明する。図５は第２実施例の半導体集積回路装置
におけるＳＲＡＭのメモリセルの部分を示す縦断面図で
ある。
【００２２】本実施例と第１実施例との違いは、図４に
示した第１実施例のビット線１０ａ、１０ｂとグランド
配線膜８との形成順序を図５に示した第２実施例のグラ
ンド配線膜８とビット線１０ａ、１０ｂとの形成順に入
れ替えた点にある。即ち、本実施例では、ビット線１０
ａ、１０ｂと負荷トランジスタのチャネル１４ａ、１４
ｂとの間に、負荷トランジスタのゲート電極１２ａ、１
２ｂ、及びグランド配線８を形成した構成になってい
る。
示した第１実施例のビット線１０ａ、１０ｂとグランド
配線膜８との形成順序を図５に示した第２実施例のグラ
ンド配線膜８とビット線１０ａ、１０ｂとの形成順に入
れ替えた点にある。即ち、本実施例では、ビット線１０
ａ、１０ｂと負荷トランジスタのチャネル１４ａ、１４
ｂとの間に、負荷トランジスタのゲート電極１２ａ、１
２ｂ、及びグランド配線８を形成した構成になってい
る。
【００２３】第２実施例の構成を採用することにより、
負荷トランジスタのチャネル１４ａ、１４ｂは、その下
方に配置したグランド配線８で完全にシールドでき、ビ
ット線１０ａ、１０ｂの影響を無視できるようになって
いる。なお、上記第１及び第２実施例において、負荷ト
ランジスタとして、単結晶半導体層の薄膜トランジスタ
を用いたが、これに限定するものではない。例えば、多
結晶半導体層、又は単結晶半導体層及び多結晶半導体層
の積層構造より成る２層以上の薄膜で負荷トランジスタ
を形成しても良い。
負荷トランジスタのチャネル１４ａ、１４ｂは、その下
方に配置したグランド配線８で完全にシールドでき、ビ
ット線１０ａ、１０ｂの影響を無視できるようになって
いる。なお、上記第１及び第２実施例において、負荷ト
ランジスタとして、単結晶半導体層の薄膜トランジスタ
を用いたが、これに限定するものではない。例えば、多
結晶半導体層、又は単結晶半導体層及び多結晶半導体層
の積層構造より成る２層以上の薄膜で負荷トランジスタ
を形成しても良い。
【００２４】
【発明の効果】以上、説明したように請求項１の発明に
よれば、ビット線と負荷トランジスタのチャネル領域と
の間に負荷トランジスタのゲート電極を配置する構造に
なっているので、負荷トランジスタのチャネルに対する
ビット線の電位の影響を取り除くことができる。従っ
て、セルノードの充電遅れに伴う低電圧動作不良やソフ
トエラー耐性の低下を防止でき、ＳＲＡＭの性能、信頼
性を大きく向上させることができるという効果を奏す
る。
よれば、ビット線と負荷トランジスタのチャネル領域と
の間に負荷トランジスタのゲート電極を配置する構造に
なっているので、負荷トランジスタのチャネルに対する
ビット線の電位の影響を取り除くことができる。従っ
て、セルノードの充電遅れに伴う低電圧動作不良やソフ
トエラー耐性の低下を防止でき、ＳＲＡＭの性能、信頼
性を大きく向上させることができるという効果を奏す
る。
【００２５】請求項２の発明によれば、負荷トランジス
タのチャネル領域とビット線との間に、グランド配線層
及び負荷トランジスタのゲート電極が介在することにな
るので、グランド配線がビット線から負荷トランジスタ
のチャネルをシールドして保護する。従って、ビット線
が負荷トランジスタの正動作に悪影響を与えるのを完全
に防止できるという効果を奏する。
タのチャネル領域とビット線との間に、グランド配線層
及び負荷トランジスタのゲート電極が介在することにな
るので、グランド配線がビット線から負荷トランジスタ
のチャネルをシールドして保護する。従って、ビット線
が負荷トランジスタの正動作に悪影響を与えるのを完全
に防止できるという効果を奏する。
【００２６】請求項３の発明によれば、多結晶シリコン
の薄膜層をチャネルとした負荷トランジスタを用いてい
るので、メモリセルの面積をコンパクトにでき、低電圧
駆動の場合にも、負荷トランジスタ等の誤動作を有効に
防止できるという効果を奏する。
の薄膜層をチャネルとした負荷トランジスタを用いてい
るので、メモリセルの面積をコンパクトにでき、低電圧
駆動の場合にも、負荷トランジスタ等の誤動作を有効に
防止できるという効果を奏する。
【図１】本発明に係る第１実施例の半導体集積回路装置
におけるＳＲＡＭの負荷トランジスタ（ＴＦＴ）の部分
を示す平面図である。
におけるＳＲＡＭの負荷トランジスタ（ＴＦＴ）の部分
を示す平面図である。
【図２】同ＳＲＡＭの負荷トランジスタの下層構造を示
した平面図である。
した平面図である。
【図３】図１及び図２のＡ−Ａ方向の縦断面図である。
【図４】図１及び図２のＢ−Ｂ方向の縦断面図である。
【図５】本発明に係る第２実施例の半導体集積回路装置
におけるＳＲＡＭのメモリセルの部分を示す縦断面図で
ある。
におけるＳＲＡＭのメモリセルの部分を示す縦断面図で
ある。
【図６】従来のＴＦＴ負荷型ＳＲＡＭのメモリセルの主
要部分を示す断面図である。
要部分を示す断面図である。
１ Ｐ型半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ａ、４ｃ ゲート電極（駆動トランジスタ） ４ｂ、４ｄ ゲート電極（アクセストランジスタ）及び
ワード線 ５ａ、５ｃ ドレイン領域（Ｎ型ＭＯＳＦＥＴ） ５ｂ、５ｄ ソース領域（Ｎ型ＭＯＳＦＥＴ） ６ａ、６ｂ 第１コンタクトホール ７ａ、７ｂ Ｎ型不純物領域 ８ グランド配線層 ９ａ、９ｂ 第２コンタクトホール １０ａ、１０ｂ ビット線 １１ａ、１１ｂ 第３コンタクトホール １２ａ １２ｂ ゲート電極（負荷トランジスタ） １３ａ、１３ｂ 第４コンタクトホール １４ａ、１４ｂ チャネル（負荷トランジスタ） １４ｃ、１４ｄ ドレイン領域（負荷トランジスタ） １４ｅ、１４ｆ ソース領域（負荷トランジスタ） １５ａ、１５ｂ 第５コンタクトホール １６ 層間絶縁膜 １７ａ、ｂ アルミ配線層 １８ ゲート酸化膜（負荷トランジスタ）
ワード線 ５ａ、５ｃ ドレイン領域（Ｎ型ＭＯＳＦＥＴ） ５ｂ、５ｄ ソース領域（Ｎ型ＭＯＳＦＥＴ） ６ａ、６ｂ 第１コンタクトホール ７ａ、７ｂ Ｎ型不純物領域 ８ グランド配線層 ９ａ、９ｂ 第２コンタクトホール １０ａ、１０ｂ ビット線 １１ａ、１１ｂ 第３コンタクトホール １２ａ １２ｂ ゲート電極（負荷トランジスタ） １３ａ、１３ｂ 第４コンタクトホール １４ａ、１４ｂ チャネル（負荷トランジスタ） １４ｃ、１４ｄ ドレイン領域（負荷トランジスタ） １４ｅ、１４ｆ ソース領域（負荷トランジスタ） １５ａ、１５ｂ 第５コンタクトホール １６ 層間絶縁膜 １７ａ、ｂ アルミ配線層 １８ ゲート酸化膜（負荷トランジスタ）
Claims (3)
- 【請求項１】 半導体薄膜構造の負荷トランジスタと、
バルク半導体構造の駆動トランジスタ及びアクセストラ
ンジスタとを構成素子としてメモリセルを形成したＴＦ
Ｔ負荷型ＳＲＡＭを有する半導体集積回路装置におい
て、 前記負荷トランジスタのチャネル領域と、前記アクセス
トランジスタに配線されたビット線との間に、前記負荷
トランジスタのゲート電極が介在することを特徴とする
半導体集積回路装置。 - 【請求項２】 半導体薄膜構造の負荷トランジスタと、
バルク半導体構造の駆動トランジスタ及びアクセストラ
ンジスタとを構成素子としてメモリセルを形成したＴＦ
Ｔ負荷型ＳＲＡＭを有する半導体集積回路装置におい
て、 前記負荷トランジスタのチャネル領域と前記アクセスト
ランジスタに配線されたビット線との間に、グランド配
線層と前記負荷トランジスタのゲート電極とが介在する
ことを特徴とする半導体集積回路装置。 - 【請求項３】 前記負荷トランジスタのチャネルが多結
晶シリコンの薄膜層で形成されることを特徴とする、請
求項１又は２に記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317982A JP2596359B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体集積回路装置 |
| KR1019940034835A KR0158007B1 (ko) | 1993-12-17 | 1994-12-17 | 소프트 에러 내성이 높은 스태틱 랜덤 엑세스 메모리 디바이스 |
| US08/358,945 US5506802A (en) | 1993-12-17 | 1994-12-19 | Static random access memory device having high soft error immunity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317982A JP2596359B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176630A JPH07176630A (ja) | 1995-07-14 |
| JP2596359B2 true JP2596359B2 (ja) | 1997-04-02 |
Family
ID=18094168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317982A Expired - Fee Related JP2596359B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506802A (ja) |
| JP (1) | JP2596359B2 (ja) |
| KR (1) | KR0158007B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
| TW335503B (en) | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| JPH09270469A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| KR100265763B1 (ko) * | 1997-12-31 | 2000-09-15 | 윤종용 | 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법 |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214566A (ja) * | 1989-04-10 | 1990-01-18 | Seiko Epson Corp | フリップフロップ |
| JPH0770624B2 (ja) * | 1990-06-22 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
| JPH0459783A (ja) * | 1990-06-29 | 1992-02-26 | Shin Etsu Chem Co Ltd | 含フッ素有機ケイ素化合物 |
| JPH04162473A (ja) * | 1990-10-24 | 1992-06-05 | Hitachi Ltd | 半導体記憶装置 |
| JP3231345B2 (ja) * | 1991-03-08 | 2001-11-19 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
-
1993
- 1993-12-17 JP JP5317982A patent/JP2596359B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-17 KR KR1019940034835A patent/KR0158007B1/ko not_active Expired - Fee Related
- 1994-12-19 US US08/358,945 patent/US5506802A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0158007B1 (ko) | 1998-12-01 |
| US5506802A (en) | 1996-04-09 |
| KR950021668A (ko) | 1995-07-26 |
| JPH07176630A (ja) | 1995-07-14 |
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