JP2596132Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2596132Y2 JP2596132Y2 JP1992022597U JP2259792U JP2596132Y2 JP 2596132 Y2 JP2596132 Y2 JP 2596132Y2 JP 1992022597 U JP1992022597 U JP 1992022597U JP 2259792 U JP2259792 U JP 2259792U JP 2596132 Y2 JP2596132 Y2 JP 2596132Y2
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- Japan
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- layer
- shift
- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 230000007261 regionalization Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000012447 hatching Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、半導体装置、特に基板
上に並んで形成されたパターンの面積に基づいて所定の
特性比を有する複数のＮＰＮトランジスタ等の回路素子
を備えたバイポーラＩＣに関するものである。
上に並んで形成されたパターンの面積に基づいて所定の
特性比を有する複数のＮＰＮトランジスタ等の回路素子
を備えたバイポーラＩＣに関するものである。
【０００２】
【従来の技術】従来、このような半導体装置として、バ
イポーラＩＣは、例えば、図２に示すように、構成され
ている。
イポーラＩＣは、例えば、図２に示すように、構成され
ている。
【０００３】即ち、図２において、バイポーラＩＣ１
は、ｐ型シリコン基板２の表面に対して、熱拡散等によ
ってｎ＋ 型埋込層３を形成し、該基板２の表面全体に
亘って、エピタキシャル成長により、ｎ型層４を形成し
た後に、該ｎ型層４の周囲にｐ＋ 型層５を形成するこ
とにより、上記ｎ型層４を分離する。
は、ｐ型シリコン基板２の表面に対して、熱拡散等によ
ってｎ＋ 型埋込層３を形成し、該基板２の表面全体に
亘って、エピタキシャル成長により、ｎ型層４を形成し
た後に、該ｎ型層４の周囲にｐ＋ 型層５を形成するこ
とにより、上記ｎ型層４を分離する。
【０００４】続いて、同様にして、該ｎ型層４の表面
に、熱拡散によりｐ型ベース層６及びｎ＋ 型コレクタ
層７を形成すると共に、該ｐ型ベース層６の表面に、熱
拡散によりｎ＋ 型エミッタ層８を形成し、さらに該ｐ
型ベース層６，ｎ＋ 型コレクタ層７及びｎ＋ 型層８
の表面に接点部６ａ，７ａ，８ａを形成することによ
り、構成されている。
に、熱拡散によりｐ型ベース層６及びｎ＋ 型コレクタ
層７を形成すると共に、該ｐ型ベース層６の表面に、熱
拡散によりｎ＋ 型エミッタ層８を形成し、さらに該ｐ
型ベース層６，ｎ＋ 型コレクタ層７及びｎ＋ 型層８
の表面に接点部６ａ，７ａ，８ａを形成することによ
り、構成されている。
【０００５】このように構成されたバイポーラＩＣ１に
よれば、該ｐ型ベース層６，ｎ＋型コレクタ層７及びｎ
＋ 型エミッタ層８が、それぞれトランジスタのベー
ス，コレクタ及びエミッタとして作用することにより、
基板２上に、ＮＰＮトランジスタが構成され得ることに
なる。
よれば、該ｐ型ベース層６，ｎ＋型コレクタ層７及びｎ
＋ 型エミッタ層８が、それぞれトランジスタのベー
ス，コレクタ及びエミッタとして作用することにより、
基板２上に、ＮＰＮトランジスタが構成され得ることに
なる。
【０００６】
【考案が解決しようとする課題】しかしながら、このよ
うな構成のバイポーラＩＣ１によれば、上記バイポーラ
ＩＣ１を製造する場合、エピタキシャル成長工程におい
て、図３に示すように、上記ｎ＋ 型埋込層３のパター
ン・シフトが生じてしまい、ｐ型ベース層６の一部分
が、上記ｎ＋ 型埋込層３の上部から外れてしまい、理
想的な断面構造が得られなくなってしまう。
うな構成のバイポーラＩＣ１によれば、上記バイポーラ
ＩＣ１を製造する場合、エピタキシャル成長工程におい
て、図３に示すように、上記ｎ＋ 型埋込層３のパター
ン・シフトが生じてしまい、ｐ型ベース層６の一部分
が、上記ｎ＋ 型埋込層３の上部から外れてしまい、理
想的な断面構造が得られなくなってしまう。
【０００７】このため、例えば図４に示すように、基板
２上に、複数個（図示の場合、２個）のＮＰＮトランジ
スタを構成するような場合には、一般に、その特性比が
良好になるように、ｐ型ベース層６，ｎ＋ 型エミッタ
層８が、パターン・シフトの方向に沿って、一列に並ぶ
ように、配設されていると共に、図面にて右側のＮＰＮ
トランジスタにおいては、二つのｎ＋ 型エミッタ層８
ｂ，８ｃが備えられていることにより、ベース及びエミ
ッタ面積が、左側のＮＰＮトランジスタに比較して、異
なるように形成されているが、エピタキシャル成長の際
のパターン・シフトにより、左右のＮＰＮトランジスタ
に関して、ｎ＋ 型埋込層３は、共に同じ幅だけ図面に
て左方にずれてしまうので、ｎ型ベース層６ｂ，６ｃの
うち、該埋込層３の上部から外れる部分の面積は、ほぼ
同じになることから、ｎ型ベース層６ｂ，６ｃ及び該ｎ
＋ 型エミッタ層８ｂ，８ｃに対する面積比が、異なる
ことになり、従って、パターン面積比による所望の特性
比が、良好に得られなくなり、特性のバラツキが多くな
ってしまう、という問題があった。
２上に、複数個（図示の場合、２個）のＮＰＮトランジ
スタを構成するような場合には、一般に、その特性比が
良好になるように、ｐ型ベース層６，ｎ＋ 型エミッタ
層８が、パターン・シフトの方向に沿って、一列に並ぶ
ように、配設されていると共に、図面にて右側のＮＰＮ
トランジスタにおいては、二つのｎ＋ 型エミッタ層８
ｂ，８ｃが備えられていることにより、ベース及びエミ
ッタ面積が、左側のＮＰＮトランジスタに比較して、異
なるように形成されているが、エピタキシャル成長の際
のパターン・シフトにより、左右のＮＰＮトランジスタ
に関して、ｎ＋ 型埋込層３は、共に同じ幅だけ図面に
て左方にずれてしまうので、ｎ型ベース層６ｂ，６ｃの
うち、該埋込層３の上部から外れる部分の面積は、ほぼ
同じになることから、ｎ型ベース層６ｂ，６ｃ及び該ｎ
＋ 型エミッタ層８ｂ，８ｃに対する面積比が、異なる
ことになり、従って、パターン面積比による所望の特性
比が、良好に得られなくなり、特性のバラツキが多くな
ってしまう、という問題があった。
【０００８】さらには、このために、設計の段階で、パ
ターン・シフトの影響を考慮しながら、パターン面積を
決定しなければならず、設計作業が煩雑になってしまう
という問題もあった。
ターン・シフトの影響を考慮しながら、パターン面積を
決定しなければならず、設計作業が煩雑になってしまう
という問題もあった。
【０００９】本考案は、以上の点に鑑み、パターン・シ
フトの影響を受けたとしても、エミッタ面積比による特
性比が容易に得られるようにした、半導体装置を提供す
ることを目的としている。
フトの影響を受けたとしても、エミッタ面積比による特
性比が容易に得られるようにした、半導体装置を提供す
ることを目的としている。
【００１０】
【課題を解決するための手段】上記目的は、基板上に並
んで形成されたパターンの面積に基づいて所定の特性比
を有する複数のバイポーラトランジスタを備えた半導体
装置において、上記パターンが、パターン形成の際の埋
込層のパターン・シフトの方向に対して、垂直な方向に
並んで配設されていると共に、パターン・シフトの方向
に関して同じ長さを有しており、且つそれに垂直な方向
に関して、面積比に対応した幅を有していて、該パター
ンが、上記パターン・シフトにより同じ面積比で影響を
受けるようにしたことを特徴とする、半導体装置によ
り、達成される。
んで形成されたパターンの面積に基づいて所定の特性比
を有する複数のバイポーラトランジスタを備えた半導体
装置において、上記パターンが、パターン形成の際の埋
込層のパターン・シフトの方向に対して、垂直な方向に
並んで配設されていると共に、パターン・シフトの方向
に関して同じ長さを有しており、且つそれに垂直な方向
に関して、面積比に対応した幅を有していて、該パター
ンが、上記パターン・シフトにより同じ面積比で影響を
受けるようにしたことを特徴とする、半導体装置によ
り、達成される。
【００１１】
【作用】上記構成によれば、各パターンが、パターン・
シフトの方向に関して、同じ長さを有しており、その幅
によって面積が決まることから、エピタキシャル成長に
よる埋込層のパターン・シフトによって上記パターンの
該埋込層の上部から外れる部分は、該パターン・シフト
の方向に関しては、同じ長さであるので、その面積は、
該パターンの幅によって決まることになり、該パターン
に対する面積比は、その面積にかかわらず一定であり、
従って該パターンの面積比による特性比が、パターン・
シフトによって変化してしまうようなことがなく、所望
の特性比が得られることになる。
シフトの方向に関して、同じ長さを有しており、その幅
によって面積が決まることから、エピタキシャル成長に
よる埋込層のパターン・シフトによって上記パターンの
該埋込層の上部から外れる部分は、該パターン・シフト
の方向に関しては、同じ長さであるので、その面積は、
該パターンの幅によって決まることになり、該パターン
に対する面積比は、その面積にかかわらず一定であり、
従って該パターンの面積比による特性比が、パターン・
シフトによって変化してしまうようなことがなく、所望
の特性比が得られることになる。
【００１２】
【実施例】以下、図面に示した実施例に基づいて、本考
案を詳細に説明する。図１は、本考案をバイポーラＩＣ
に適用した一実施例を示している。
案を詳細に説明する。図１は、本考案をバイポーラＩＣ
に適用した一実施例を示している。
【００１３】バイポーラＩＣ１０は、ｐ型シリコン基板
１１の表面に対して、熱拡散等によってｎ＋ 型埋込層
（図示せず）を形成し、該基板１１の表面全体に亘っ
て、エピタキシャル成長により、ｎ型層１２を形成した
後に、該ｎ型層１２の周囲にｐ＋ 型層１３を形成する
ことにより、上記ｎ型層１２を分離する。
１１の表面に対して、熱拡散等によってｎ＋ 型埋込層
（図示せず）を形成し、該基板１１の表面全体に亘っ
て、エピタキシャル成長により、ｎ型層１２を形成した
後に、該ｎ型層１２の周囲にｐ＋ 型層１３を形成する
ことにより、上記ｎ型層１２を分離する。
【００１４】さらに、同様にして、該ｎ型層１２の表面
に、熱拡散によりｐ型ベース層１４及びｎ＋ 型コレク
タ層１５を形成すると共に、該ｐ型ベース層１４の表面
に、熱拡散によりｎ＋ 型エミッタ層１６を形成し、最
後に該ｐ型ベース層１４，ｎ＋ 型コレクタ層１５及び
ｎ＋ 型エミッタ層１６の表面に、それぞれ接点部１
７，１８，１９を形成することにより、構成されてい
る。
に、熱拡散によりｐ型ベース層１４及びｎ＋ 型コレク
タ層１５を形成すると共に、該ｐ型ベース層１４の表面
に、熱拡散によりｎ＋ 型エミッタ層１６を形成し、最
後に該ｐ型ベース層１４，ｎ＋ 型コレクタ層１５及び
ｎ＋ 型エミッタ層１６の表面に、それぞれ接点部１
７，１８，１９を形成することにより、構成されてい
る。
【００１５】以上の構成は、図４に示した従来のバイポ
ーラＩＣ１と同様の構成であるが、本考案によるバイポ
ーラＩＣ１０においては、エミッタ層１６によるパター
ンが、上述したｎ型層１２のエピタキシャル成長の際に
発生するｎ型埋込層のパターン・シフト方向ｘに対し
て、垂直な方向ｙに並んで配設されていると共に、パタ
ーン・シフトの方向ｘに関して同じ長さを有しており、
且つそれに垂直な方向ｙに関して、面積比に対応した幅
を有している。
ーラＩＣ１と同様の構成であるが、本考案によるバイポ
ーラＩＣ１０においては、エミッタ層１６によるパター
ンが、上述したｎ型層１２のエピタキシャル成長の際に
発生するｎ型埋込層のパターン・シフト方向ｘに対し
て、垂直な方向ｙに並んで配設されていると共に、パタ
ーン・シフトの方向ｘに関して同じ長さを有しており、
且つそれに垂直な方向ｙに関して、面積比に対応した幅
を有している。
【００１６】本考案によるバイポーラＩＣ１０は、以上
のように構成されており、ｐ型ベース層１４及びｎ＋
型エミッタ層１６の各パターンが、パターン・シフトの
方向ｘに関して、同じ長さを有しており、その幅によっ
て面積が決まる。
のように構成されており、ｐ型ベース層１４及びｎ＋
型エミッタ層１６の各パターンが、パターン・シフトの
方向ｘに関して、同じ長さを有しており、その幅によっ
て面積が決まる。
【００１７】従って、エピタキシャル成長による埋込層
のパターン・シフトによって上記パターンの該埋込層の
上部から外れる部分（図１にて斜線図示）は、該パター
ン・シフトの方向ｘに関しては、同じ長さであるので、
その面積は、該パターンの幅によって決まることにな
り、該パターンに対する面積比は、その面積にかかわら
ず一定となる。
のパターン・シフトによって上記パターンの該埋込層の
上部から外れる部分（図１にて斜線図示）は、該パター
ン・シフトの方向ｘに関しては、同じ長さであるので、
その面積は、該パターンの幅によって決まることにな
り、該パターンに対する面積比は、その面積にかかわら
ず一定となる。
【００１８】かくして、ｐ型ベース層１４及びｎ＋ 型
エミッタ層１６の各パターンは、上述したパターン・シ
フトの影響を同じ割合で受けることになるため、各パタ
ーン間の面積比は不変であり、これによって、該パター
ンの面積比による特性比が、パターン・シフトによって
変化してしまうようなことがなく、所望の特性比が得ら
れることになる。
エミッタ層１６の各パターンは、上述したパターン・シ
フトの影響を同じ割合で受けることになるため、各パタ
ーン間の面積比は不変であり、これによって、該パター
ンの面積比による特性比が、パターン・シフトによって
変化してしまうようなことがなく、所望の特性比が得ら
れることになる。
【００１９】
【考案の効果】以上述べたように、本考案によれば、パ
ターン・シフトの影響を受けたとしても、エミッタ面積
比による特性比が容易に得られることにより、特性のバ
ラツキが少なくなり、素子マッチング特性の高い、極め
て優れた半導体装置が提供され得ることになる。
ターン・シフトの影響を受けたとしても、エミッタ面積
比による特性比が容易に得られることにより、特性のバ
ラツキが少なくなり、素子マッチング特性の高い、極め
て優れた半導体装置が提供され得ることになる。
【図１】本考案による半導体装置の一実施例を示す概略
平面図である。
平面図である。
【図２】従来の半導体装置の一例を示し、（Ａ）は平面
図、及び（Ｂ）は断面図である。
図、及び（Ｂ）は断面図である。
【図３】図２の半導体装置におけるパターン・シフトに
よる埋込層のずれを示す断面図である。
よる埋込層のずれを示す断面図である。
【図４】従来の半導体装置の他の例を示し、（Ａ）は平
面図、及び（Ｂ）は断面図である。
面図、及び（Ｂ）は断面図である。
１０ 半導体装置 １１ ｐ型シリコン基板 １２ ｎ型層 １３ ｐ＋ 型層 １４ ｐ型ベース層 １５ ｎ＋ 型コレクタ層 １６ ｎ＋ 型エミッタ層 １７，１８，１９ 接点部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8222 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (1)
- 【請求項１】 基板上に並んで形成されたパターンの面
積に基づいて所定の特性比を有する複数のバイポーラト
ランジスタを備えた半導体装置において、上記パターン
が、パターン形成の際の埋込層のパターン・シフトの方
向に対して、垂直な方向に並んで配設されていると共
に、パターン・シフトの方向に関して同じ長さを有して
おり、且つそれに垂直な方向に関して、面積比に対応し
た幅を有していて、該パターンが、上記パターン・シフ
トにより同じ面積比で影響を受けるようにしたことを特
徴とする、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992022597U JP2596132Y2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992022597U JP2596132Y2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0576057U JPH0576057U (ja) | 1993-10-15 |
| JP2596132Y2 true JP2596132Y2 (ja) | 1999-06-07 |
Family
ID=12087254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992022597U Expired - Lifetime JP2596132Y2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596132Y2 (ja) |
-
1992
- 1992-03-16 JP JP1992022597U patent/JP2596132Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576057U (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |