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JP2590294B2 - 回路ボードテストシステムとテストベクトル供給システム及び生成方法 - Google Patents

回路ボードテストシステムとテストベクトル供給システム及び生成方法

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JP2590294B2
JP2590294B2 JP2138675A JP13867590A JP2590294B2 JP 2590294 B2 JP2590294 B2 JP 2590294B2 JP 2138675 A JP2138675 A JP 2138675A JP 13867590 A JP13867590 A JP 13867590A JP 2590294 B2 JP2590294 B2 JP 2590294B2
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signal
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ティ．ジャワラ ナジミ
ダブリュ．ヨウ チー
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AT&T Corp
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は回路ボード上の一連の集積回路を連結する一
連の相互接続をテストし、またシステム内の一連の回路
ボードを連結する相互連続をテストするためのシステム
及びシステムを操作する方法に関する。
［従来の技術］ 現在、電子部品はより小さくなる傾向にあり、その結
果、所定のサイズの回路ボード上での部品密度はより高
くなりまた回路の複雑さもより大きくなっている。回路
が複雑になるにつれ、外部刺激に対する回路の応答を感
知するためにテスト装置を用いて物理的に回路にアクセ
スすることにより回路内のテストを行うことは益々困難
になってきている。確かに、表面上にのる部品（つまり
回路ボード表面上の大部分にある部品）が増加するにつ
れ、古くからあるテスト装置による回路ボー上の回路へ
の物理的なアクセスは不可能となるだろう。これらの理
由から、代わりとなるテストの技術の発達に多くの努力
が費やされてきた。
最近、“境界走査（バウンダリースキャン）”として
知られるテスト技術が、テスト装置を通じてボードに物
理的にアクセスすることによる古くからの回路内テスト
に対する代用法として著名になっている。境界走査テス
ト技術は一以下により詳細に述べるが−JTAG（Joint Te
st Action Group）として知られる国際規格機構により
作られた詳細な仕様（バージョン2.0）に具体化されて
いる。JTAG境界走査仕様は本明細書では参考文献として
紹介する。
境界走査テストを実行するには、その通常の応用論理
（アプリケーション・ロジック）に加えて、各能動要素
（例えば集積回路）が“境界走査セル（BSCs）”として
知られる回路（この回路の詳細はJTAG規格に記述されて
いる）を用いて作られている必要がある。各BSCは応用
論理と集積回路の機能入力・出力ピンの１つの間に連結
され、それにより各機能入出力ピンはBSCの別々の通常
のデータ入力とデータ出力に各々連結している。“ピ
ン”という用語は一般に集積回路の信号担持伝導部材
（すなわちリードやパッド）を記述するのに使われる
が、各部材が物理的にピンに似ている、あるいは金属を
かぶせたパッドの形をしている、かどうかには関係な
い。
集積回路の通常動作中に、各機能入力ピンに割当てら
れた信号は対応するBSCを通過し、全く影響を及ぼすこ
となく応用論理に入る。同様に応用論理からの信号は対
応するBSCを通過し、全く影響を及ぼすことなく各別々
の機能出力ピンに通じる。よって集積回路の通常の動作
はBSCにより影響を受けない。
通常のデータ入出力に加えて、各BSCはテストモード
での動作中にテストデータ入力に印加されたテストベク
トルの各ビットが直列にシフトしてBSCのテストデータ
出力になるように接続されたテストデータ入力とテスト
データ出力を持つ。また、各BSCのテストデータ入力は
通常データ出力に連結しており、だからテスト中にBSC
にシフトされたテストベクトルビットには通常データ出
力に送られる。各集積回路内では最初のBSCと最後のBSC
が集積回路のテストデータ入力ポートとテストデータ出
力ポートに各々連結したテストデータ入力とテストデー
タ出力を持つようにBSCSがディジーチェーン化されてい
る。BSC毎のテストデータ入力とテストデータ出力は直
列リング（輪）あるいは直列チェーン（鎖）を作るよう
に続く１組の各BSCのテストデータ出力とテストデータ
入力に各々接続している。
各集積回路内の各々のBSCがディジーチェーン方式で
連結されたテストデータ入出力をもっているのとまさに
同様に、回路ボード上の集積回路は同じように接続され
ている。換言すると最初の集積回路と最後の集積回路は
回路ボード上のテストデータ入力ポートと出力ポートに
各々連結したテストデータ入力ポートとテストデータ出
力ポートを持っている。各残る集積回路のテストデータ
入力とテストデータ出力は直列接続チェーンを形成する
ように続く１組の別々の集積回路のテストデータ出力ポ
ートとテストデータ入力ポートに接続されている。
境界走査テストはテストベクトルの逐次ビット（すな
わち“1"あるいは“0"）をチェーンの中の最初の集積回
路のテストデータ入力ポートにシフトすることで開始す
る。このシフトは各連続ビットが各集積回路内のBSCか
らBSCへ、また境界走査チェーン内の回路から回路へ、
シフトされるまで続く。シフト操作が完成すると、テス
トベクトルの連続ビットはチェーンの各集積回路内のBS
Cの分かれたテストデータ入力に残る。その後、各BSCの
テストデータ入力でのテストベクトルビットはBSCの通
常のデータ出力に割当てられる。
次に、各BSCの通常のデータ出力でのテストベクトル
ビットは、このBSCと連結している回路の出力ピンと境
界走査チェーン内の他の集積回路の入力ピンとを接続し
ているネット（すなわち回路経路）に割当てられる。い
ったんテストベクトルビットがネットに割当てられる
と、ビットはネットを通して出力ピンに連結されている
各BSCの通常のデータ入力への入力になる。最後にベク
トルビットはBSCから境界走査チェーンにシフトされ
る。
部品を接続しているネット内で欠陥がもしあるとする
と、BSCのチェーンからシフトされたベクトルと、テス
トの最初にチェーン内にシフトされた元のベクトルとを
比較することにより見分けられる。特にある集積回路の
出力ピンとチェーン内の他の集積回路の入力ピンとを接
続しているネット内の欠陥（短絡や切断なと）により、
ピンに連結した対応するBSCは違うベクトルビットをシ
フトアウトすることになる。よって特定ネットで接続さ
れた２つのBSCによりシフトアウトされた２つのベクト
ルビットを比較することによりネットの完全性（インテ
グリティ）が決定可能である。
上記の議論から、単一回路ボード上の集積回路を接続
しているネットの検査には、テストベクトルビットが境
界走査チェーン内の集積回路の各BSCを通ってシフトさ
れる必要がある。バックプレーンを介する２つ以上の回
路ボード間の相互接続の完全性を検査するには、テスト
ベクトルビットが各相互接続されたボード上の集積回路
内のBSCからなる境界走査チェーンを通ってシフトされ
なければならない。現在、単一ボード上あるいは複数ボ
ード上どちらかの集積回路からなる境界走査チェーンを
選択的にテストできるような境界走査アーキテクチャー
は知られていない。従来、単一回路ボード上あるいは２
つ以上のボード上でネットの完全性を選択的にテストす
るためには、システム内の全ての集積回路が単一の大き
な境界走査チェーンで接続されている必要があったが、
これでは単一ボード上のネットのテストは非常に面倒に
なる。
よって単一ボード上あるいは複数ボード上の集積回路
からなる境界走査チェーンの効率の良いテストが可能な
境界走査アーキテクチャーが必要である。
境界走査テスト中に陥る別の問題がある。この問題
は、多くの集積回路の機能ピンが入力、出力のどちらか
として使われ、更に非常に高インピーダンスになること
から起こる。これらのピンの各々には大抵、応用論理か
らの入出力信号が、関係する接続したBSC（以後、入出
力BSCと呼ぶ）を経、スリー・ステートゲートを通して
供給される。各スリー・ステートゲートは応用論理から
の制御信号により制御され、この信号は制御型BSCと呼
ばれる別々のBSCの経てゲートへ通る。制御型BSCも入出
力BSCも構成上は一致する。各議論の中でスリー・ステ
ートゲートに連結している機能ピンを以後スリー・ステ
ートピンと呼ぶ。
しばしば、集積回路のスリー・ステートピンは他の集
積回路のスリー・ステートピンと並列に連結している。
このために、境界走査テスト中に、もし一方の回路のス
リー・ステートピンが論理的にローレベルとなると同時
に他方のピンが論理的にハイレベルにあれば、集積回路
間に電位の不一致（potential conflict;以下、電位衝
突という。）が起こる可能性がある。現在では、制御BS
Cにシフトされたときに電位衝突が起きないように前も
って選択されたビットを含む一連のテストベクトルのみ
を割当てることだけでこの問題を回避している。この方
法の欠点は、所定のテストベクトル（テストの前に作ら
れる）のみが使用可能であり、ときには有効な１つ以上
のアルゴリズムに従った、テスト中に生成されたベクト
ルは使用不可能なことである。
よって、アルゴリズムで生成された擬似ランダムなテ
ストベクトルを所定のテストベクトルと同様に境界走査
テスト中に電位衝突なく入力できる技術が必要である。
［本発明の概要］ 簡潔には、本発明によれば、単一回路ボードあるいは
２つ以上の相互接続されたボード上の集積回路チェーン
の境界走査テストを実行するテストシステムが提供され
る。このシステムには回路ボード上の集積回路の境界走
査チェーンと連結したコントローラが設けられ、回路チ
ェーンに入力する少なくとも１つのテストベクトルを生
成し、またテストベクトルの受信に続く応答信号（一般
にはチェーンからシフトされたベクトル）を受取る。テ
ストベクトルを生成し、シフトアウトされたベクトルを
受取ることに加え、コントローラはまた集積回路のチェ
ーンへのテストベクトル及び集積回路チェーンからのシ
フトアウトされたベクトルの転送を制御するための少な
くとも１つの流れ制御信号を生成する。流れ制御信号は
複数の論理デバイスからなる構成制御可能（configurab
le）ネットワークを制御する。流れ制御信号に応答し
て、構成制御可能ネットワークは連結しているコントロ
ーラから、あるいは他のボード上の集積回路の別のチェ
ーンと連結しているテストシステムのコントローラか
ら、テストベクトルを回路ボード上の集積回路のチェー
ンへ選択的に渡す。またネットワークは集積回路の境界
走査チェーンからのシフトアウトされたベクトルを、連
結したコントローラへあるいは未だ他の境界走査集積回
路チェーンと連結しているテストシステムのコントロー
ラへ流れ制御信号に応じて渡す。
構成制御可能なネットワークが、集積回路のチェーン
に連結した１つ以上のシステムからのテストベクトルと
それらのシステムへのシフトアウトされたベクトルを渡
す能力により、ある回路ボード上の回路のチェーンは他
の１つ以上のボードとディジーチェーン化され得る。こ
のようにして２つ以上のボードに接続しているネットの
完全性がテスト可能である。もしくは、集積回路のチェ
ーンが接続しているコントローラからのテストベクトル
を受信し、シフトアウトされたベクトルを接続している
コントローラに渡すようにネットワークを構成すること
により、ボード上の集積回路に接続しているネットは効
率よくテストされる。
本発明の他の側面によれば、テスト中の電位衝突を避
けるためにシリアルに接続した要素（例えば集積回路の
チェーン内の境界走査セル）のチェーンにテストベクト
ルを供給するシステムが提供される。本システムは要素
のマップを記憶する第１メモリからなり、電位衝突して
いる要素を識別する。第１メモリの出力は制御ゲート
（例えばマルチプレクサ）に与えられ、それによって制
御ゲートはその第１及び第２入力のうち選択された方の
信号を通過させる。制御ゲートの第１入力は、自動テス
トパターンジェネレータからの信号が供給される。この
ジェネレータは少なくとも１つの所定のアルゴリズムに
一致するテストベクトルを生成する。制御ゲートの第２
入力はテストベクトルを第２メモリから渡される。その
テストベクトルの各ビットは、互いが電位衝突にある要
素の一つに入力されるとき何の衝突も実際には起こらな
いように選択される。
動作中、もしテスト要素の１つが他のどれとも電位衝
突していないと第１メモリによって識別されれば、制御
ゲートは、自動テストパターンジェネレータにより生成
されたテストベクトルの各ビットを通過させ、そのテス
ト要素に渡す。もしテスト要素の１つが他と電位衝突し
ていると判断されると、制御ゲートはテスト要素に第２
メモリに記憶されているテストベクトルの各ビットを渡
すが、このビットは全く衝突を起こさないように選択さ
れている。
要素のシステムマップを与えることにより、また“安
全な”あるいは衝突しないテストベクトルのみが割当て
られることを確実にするために電位衝突している要素の
識別を行うことにより、テスト要素に対する考えられる
損害は避けられる。同時に互いに電位衝突していない要
素はアルゴリズムにより生成されたテストベクトル（望
ましい場合が多い）のビットが割り当てられることが可
能である。
［実施例］ 全体の概観 第１図は本発明によるテストシステム10のブロック図
を示している。回路ボード13上で２つ以上の“能動”要
素12を電気的に接続している一連の相互接続11（“ネッ
ト”）の境界走査テストを実行することを目的とする。
各能動要素12は回路の機能を設定する応用論理14（通常
は複数の相互接続ゲート（図示せず））からなる集積回
路の形をとる。応用論理14に加えて、各集積回路12は一
連の境界走査セル（BSCs）16をもまた含んでいるが、BS
Cは以下に記述する方法でネット11の境界走査テストを
可能にしている。各BSC16の構造は本明細書中に参考文
献として紹介するJTAG規格2.0に詳細に記述されてい
る。
各集積回路12内では、BSC16が応用論理14と別々の機
能入出力部材すなわち回路のピン17との間に連結されて
いる。それらピンのいくつかはネット11により他の回路
のピンに接続されている。各BSC16では、入力信号が応
用論理14からあるいは入力ピン17から通常データ入力で
受信され、出力ピンあるいは応用論理に各々転送するた
めBSCの通常データ出力にシフトされる。集積回路12の
通常動作中には、信号は応用論理14と別々の入出力ピン
17との間の各BSCs16を全く悪影響なく通過する。
上記のBSC16は入出力信号を応用論理14とやり取りす
るが、このためI/O BSCsと記述される。I/O BSCs16に加
えて、各集積回路12は更に“制御BSCs"を含んでもよ
い。制御BSCの各々は一般に、応用論理14に連結した通
常のデータ入力と、I/O BSCとの別々のピン17との間に
介在するスリー・ステートゲート20の制御入力に連結し
た通常データ出力とを持つ。通常動作中には、各制御BS
C16は応用論理14からスリー・ステートゲート20へ全く
悪影響を与えずに制御信号を渡す。これによりゲートは
接続しているピン17の状態を制御可能である。
通常データ入出力に加えて、各I/O BSCと各制御型BSC
16はテストデータ入力（TDI）とテストデータ出力（TD
O）（図示せず）を持つ。BSCS16のTDOとTDIは、最初のB
SCと最後のBSCが集積回路12上のTDIポートとTDOポート
各々に連結したTDIとTDOを持つように連結されている。
各集積回路12内の他のBSC16は、直列走査路あるいはチ
ェーン（鎖）を形成するディジーチェーン方式で続く別
々の１組のBSCのTDOとTDI各々に連結するTDIとTDOを持
つ。
集積回路12は、BSC16が各々ディジーチェーン化され
たTDIとTDOを持つのと同様にディジーチェーン化したTD
IポートとTDOポートを持つ。回路ボード13上の集積回路
の最初と最後は、テストシステム10のTDOi出力とTDIi入
力各々に連結したTDI、TDOポートを持つ。他の集積回路
の12の各々は直列チェーン内の続く別々の１組の集積回
路TDO、TDIポート各々に連結したTDI、TDOポートを持
つ。
各集積回路内I/O BSC、制御BSC16は、テストアクセス
ポート（TAP）コントローラ18で制御されている。この
コントローラ18は、TMSi出力でテストシステム10により
形成されるテストモード選択（TMS）信号に反応する。B
SCs16と同様にTAP18の詳細は本明細書中に参考文献とし
て紹介するJTAG規格2.0に記述されている。
テストシステム10からのTMS信号に反応してTAPコント
ローラ18はテストモードで集積回路12を動作させる。す
なわち、テスト中、チェーンの集積回路内のBSCs16が、
テストシステム10から供給されてチェーン内の最初の回
路12のTDIに印加されるテストベクトル（TDo）の連続ビ
ットを通過させる。TDoがチェーン内の最初の回路12のT
DI入力に印加されるテストベクトルと関係することを理
解すべきである。テストベクトルのビットは、ビットの
逐一がチェーン内の各BSCに残るようにBSCs16を通って
順次シフトされる。
TMS信号にさらに反応して、各集積回路12の機能入出
力ピン17に連結した通常データ出力を持つ各I/O BSC
は、出力ピンに連結したネット11へ保持しているビット
を送る。ネット11のテストベクトルビットはその後、ネ
ットの他端に連結した集積回路12の対応する機能入力ピ
ン17に与えられ、こうしてその回路は「更新」される。
このようにして集積回路12の各機能入出力ピン17に印加
されたテストベクトルビットは、それに連結したI/O BS
C16により受取られ、BSCが保持していた元のテストベク
トルビットに取って代わる。境界走査チェーン内で各集
積回路12の制御BSCとI/O BSCに保持されていたテストベ
クトルビットは、応答信号が−ベクトルTDiの形で−チ
ェーン内の最後の集積回路のTDOに現れるように連続的
にBSCsからシフトされる。チェーン内の最後の集積回路
12のTDOからシフトされたTDiベクトルの選ばれたビット
と、チェーン内の最初の回路TDI入力にシフトされたベ
クトルTDoの選ばれたビットとを比較することにより、
ネット11の完全性が決定可能である。もし境界走査チェ
ーンの１組の集積回路12の機能入力・出力ピン17に接続
しているネット11が別に短絡しても切断されてもいなけ
れば、ネットの逆端に連結した１組のBSCs16の各々に接
続したテストベクトルビットは同一にならねばならな
い。よってこのようなBSCの各組に関するテストベクト
ルビットの偏差は対応するネッ11内の欠陥を表わしてい
る。
テストシステム10の詳細 ネット11の境界走査テストの原理の全体的な概観を終
了し、テストシステム10の詳細をここで記述する。第１
図でかなり理解できるように、テストシステム10は第２
図でより詳細に説明されるコントローラ22からなる。こ
の目的のためには、コントローラ22が境界走査チェーン
内の最初の集積回路22のTDI入力への入力に連続的にテ
ストベクトルTDoを生産する機能を持つことを理解すれ
ば十分である。またコントローラ22はテスト中にチェー
ン内の最後の集積回路12のTDOからシフトされる各ベク
トルTDiを受取る機能を持つ。さらにコントローラ22は
各集積回路12内のTAPコントローラ18を制御するための
テストモード信号（TMS）を生産する。加えて、コント
ローラ22は他の２つの信号−動作を同期させるためにTA
Pコントローラ18に入力するテストクロック信号（TC
K）、構成制御可能ネットワーク24内で信号の流量を制
御するために流れ制御信号（FC）−を生成する。
望ましいことに、ネットワーク24は５つのマルチプレ
クサ26−34を含むが、それぞれは各々“0"、“1"とラベ
ルされた第１入力と第２入力を持っている。マルチプレ
クサ26−34の各々は、以下記述する方法でFC信号に由来
する制御信号に反応する。ここで渡される制御信号が論
理的にローレベルか論理的にハイレベルかどうかによ
り、マルチプレクサ26−34の各々は選択的に、第１入力
あるいは第２入力での信号を出力に渡す。マルチプレク
サ26の第１及び第２入力には、コントローラ22からのTM
S信号とテストシステム10のテストモード選択（TM
Si-1）入力で与えられるTMS信号とがそれぞれ供給され
る。マルチプレクサ26はFC信号に由来する制御信号Ｃに
反応する。信号Ｃが論理的にローレベルのとき、マルチ
プレクサ26はコントローラ22からのTMS信号をテストシ
ステム10の最初のテストモード選択信号出力（TMSi）へ
通過させる。TMSiは、各集積回路12内のTAPコントロー
ラ18のテストモード選択（TMS）信号入力に連結してい
る。逆に、制御信号Ｃが論理的にハイレベルにあると
き、テストシステム10のTMSi-1でのテストモード選択信
号がマルチプレクサ26によりテストシステム10のTMSi出
力へ通される。
マルチプレクサ28の第１及び第２入力には、コントロ
ーラ22により生成されるテストベクトルTDoとテストシ
スム10のテストデータ入力TDIi-1で与えられるテストベ
クトルとがそれぞれ供給される。マルチプレクサ28はFC
信号に由来する制御信号CIに反応するが、信号CIが論理
的にローレベルにあるとき、マルチプレクサ28はその第
１入力の信号をテストシステム10の第１テストデータ出
力（TDOi）へ通す。TDOiは境界走査チェーンの最初の集
積回路12のTDIに連結している。逆に、信号C1が論理的
にハイレベルにあるとき、テストシステム10のTDIi-1入
力によるベクトルがテストシステムのTDOi出力に渡され
る。
マルチプレクサ30の第１及び第２入力には、コントロ
ーラ22により生成されたTMS信号及びテストシステム10
のTMSi-1入力で与えられるTMS信号が、それぞれ供給さ
れる。マルチプレクサ30は制御信号C1に反応するが、信
号が論理的にローレベルにあるとき、マルチプレクサは
コントローラ22のTMS信号をテストシステム10の第２テ
ストモード選択出力TMSi+1に渡す。制御信号C1が論理的
にハイレベルにあるときマルチプレクサ30はテストシス
テム10のTMSi-1入力におけるTMS信号をTMSi+1出力に渡
す。
マルチプレクサ32はバイパスデータレジスタ36の出力
に連結した第１入力を持ち、そのレジスタ36の入力はテ
ストシステム10のTDIi-1入力に連結している。マルチプ
レクサ32の第２の入力はテストシステムのTDIi入力に連
結しており、この入力には境界走査テスト中に集積回路
12のチェーンからシフトされたテストベクトルTDiが与
えられる。マルチプレクサ32は流れ制御信号FCに由来す
る制御信号C2の状態に反応するが、C2信号が論理的にロ
ーレベルにあるとき、マルチプレクサ32はテストシステ
ム10のTDIi-1入力でのベクトル々TDOi+1出力に渡す。C2
信号が論理的にハイレベルにあるとき、集積回路12のチ
ェーンからシフトされたテストベクトルTDiはマルチプ
レクサ32によってテストシステム10のTDOi+1出力に渡さ
れる。
ここでBPDR36を除去することにより、テストシステム
10のTDIi-1入力で受信したベクトルマルチプレクサ32の
第１入力に直接（ビット毎に）渡すことが可能ならば、
レジスタを設けるより明白な利点がある。テストシステ
ム10のTDIi-1入力とマルチプレクサ32の第１入力の間に
バイパスデータ36を介在させることにより、TDIi-1入力
で受信したテストベクトルビットはそれぞれマルチプレ
クサによってTDOi+1出力に渡されるとき同期されるが、
これはレジスタTDKクロック信号に応じて刻時されてい
るからである。テストシステム10のTDIi-1入力からTDO
i+1出力へ渡されるテストベクトルビットの同期を行う
ためにはBPDR36は少なくとも１ビット長くなければいけ
ない。実際にBPDR36は少なくとも２ビットを保持するよ
うに選択されれいる。ネットワーク24が後述する“単一
リングボードバイパス”モードの動作状態にあるとき、
この２ビットは各々“1"と“0"に初期化されている。こ
れにより、多回路ボード13間のTDOi+1〜TDIi-1経路の完
全性を検査することができる。
マルチプレクサ34の第１及び第２入力にはテストシス
テム10のTDIi及びTDIi-1入力が各々連結している。マル
チプレクサ34は制御信号C2に反応するが、制御信号が論
理的にローレベルにあるとき、マルチプレクサはテスト
システム10のTDIi入力でのベクトルをコントローラ22に
渡す。逆に、C2信号が論理的にハイレベルにあるとき、
TDIi-1入力でのテストベクトル信号はマルチプレクサ34
によりコントローラ22に転送される。
制御信号Ｃ、C1、C2は以下の方法でコントローラ22に
より形成されるFC信号に由来する。実際には、FC信号は
２ビット（c1、c2）からなり、２ビットレジスタ38の２
個所の位置各々に記憶されている。c1ビット、c2ビット
はレジスタ38からC1信号、C2信号として出力される。制
御信号ＣはANDゲート40によりc1ビット、c2ビットの論
理積により求まる。
上述のようにネットワーク24は、システム10のコント
ローラ22から又はTMSi-1及びTDIi-1入力の各々一方から
のどちらからか受信したTMS信号とTDoベクトルを選択的
に境界走査チェーン内の集積回路12に渡す。加えてネッ
トワーク24はシステム10のコントローラ22から又はTMS
i-1及びTDIi-1入力の各々一方からのどちらからか受信
したTMS信号とTDiベクトルを選択的にTMSi-1及びTDOi+1
出力に各々渡す。第８図を参照すると、集積回路12の特
殊なチェーンに接続したテストシステム10が他の１つ以
上とディジーチェーン化されて、各テストシステムのTD
Ii-1、TMSi-1入力がチェーン内で別の直ぐ先のTDOi+1、
TMSi+1出力に連結していることがわかる。
以後、より理解が深まるだろうが、各テストシステム
10内でネットワーク24（第１図を参照）を選択的に制御
することにより、１つのテストシステムにより形成され
るTMS信号は他の各システムに渡されていくことが可能
である。また、各ネットワーク24を選択的に制御するこ
とにより集積回路12の最初のチェーンからシフトされた
テストベクトルTDiは−テストベクトルTDoが集積回路の
接続したチェーンに転送されるように−チェーン内の次
に続くテストシステム10に入力のために転送され得る。
このようにして各テストシステム10に接続した集積回路
12のチェーンは、１つ以上のテストシステムに接続した
回路を効率よく直列に接続可能であり、異なるチェーン
内の回路に接続しているネットをテストできる。
コントローラ22 第２図はコントローラ22の模式的なブロック図を示
す。好ましい実施例において、コントローラ22は、デー
タ及び制御信号を外部テスト診断システム43から受信し
また送信する際に通過するプロセッサ・インターフェー
ス42を含む。外部テスト診断システムは実際には当業者
に既知の市販のテストシステムからなる。インターフェ
ース42は制御回路46により制御される入出力ラッチ44を
含む。インターフェース42は１組の双方向データ線D0−
７（一般には８、よって８ビットデータバイトが両者間
で通信可能である）を経由して外部テスト診断システム
に連結している。
インターフェース42は外部テスト診断システムに連結
し、チップイネーブル（▲▼）信号、レジスタアド
レス（RA）信号、読取り書込み（R/）信号、データス
トローブ（▲▼）信号、テストクロック入力
（TCKIN）信号を受信する。▲▼信号は１つの２進
ビットからなり、このビットが論理的にローレベルのと
き、インターフェース42を使用可能にする。RA信号は１
つの２進ビットからなり、外部テスト診断システムによ
るラッチ44のアドレス指定を制御する。R/信号は１つ
の２進ビットで、データがラッチ44に書込まれているか
あるいはラッチ44から読取られているかを示す。▲
▼信号は１つのビットで、論理的にローレベルのと
きに、正しいデータがデータ線D0−D7にあることをイン
ターフェース42に知らせる。TCKIN信号は１つの２進ビ
ットかつ時変数で、このビットからTCK信号が引き出さ
れる。
インターフェース42はバス48を経由して、３種のレジ
スタ52、54、56を含むレジスタバンク50に連結してい
る。レジスタ52は、データ（例えば境界走査チェーンの
長さなどコントローラ22の動作に必要なもの）記憶を支
配するので“データ”というラベルを有する。レジスタ
54は、割込み状態のような状態情報を記憶するので、
“ステータス”というラベルを有する。この目的のため
にレジスタ54は、選択された割込みビットのみが分かる
ように１つ以上の割込みビットをマスクするあるいはぼ
かすことを支配する割込みマスクをもまた記憶できる。
レジスタ56は、コントローラ22の動作を制御する情報
を記憶するので“コントロール”レジスタとラベルされ
ている。例えばレジスタ56は１つ以上の２進データビッ
トを含み、ベクトルTDiがテストシステム10にシフトさ
れる時、同様にテストベクトルTDoが第１図の回路12の
チェーンにシフトアウトされる時を制御する。さらに制
御レジスタ56は、流れ制御信号FCを構成する１組のc1、
c2ビットを各々記憶する。
バス58はレジスタバンク50を第１図のレジスタ38に連
結させるが、テストデータ出力（TDO）信号ジェネレー
タ60、TMS信号ジェネレータ62、TCK信号ジェネレータ6
4、テストデータ入力（TDI）レシーバー66、割込み制御
論理回路68も同様に38に連結される。TDOジェネレータ6
0は−詳細は第３図で述べるが−第１図の境界走査内の
回路12に渡されるテストベクトルTDoを生成する。TMSジ
ェネレータ62は一般に、テスト制御情報（レジスタ56に
記憶されている）をTMS信号として第１図の回路12のチ
ェーンに出力する特別なレジスタの形をとる。
TCKジェネレータ64は、TCKIN信号を分周してTCK信号
を生成するプログラマブル分周器の形をとる。TDIレシ
ーバー66は基本的に１つ以上のRAMからなり、RAMは第１
図のマルチプレクサ34から受信したテストベクトルTDi
の記憶を支配する。割込み制御論理68は一般に１つ以上
の論理ゲート（AND、ORNANDなど）TOUL、これらのゲー
トは組合わせによりステータレジスタ54に記憶される割
込み情報をマスクし、外部テスト診断システムに割込み
信号▲▼を与える。
TDO信号ジェネレータ60 第３図は第２図のテストデータ出力（TDO）信号ジェ
ネレータ60の模式図を示すが、以下に説明するように、
ジェネレータ60は第１図のBSCs16間のいずれの電位衝突
をも避ける連続テストベクトルTDoを都合よく生成す
る。第３図でわかるようにTDO信号ジェネレータ60は、
外部テスト診断測定システム43により渡される一連のベ
クトルの記憶を支配する第１メモリ70からなる。メモリ
70に記憶された各ベクトルはテストベクトルTDoを表わ
し、TDoのビットは第１図の集積回路12の境界走査チェ
ーン内のBSCs16にシフトされることになる。メモリ70に
記憶された各TDoベクトルのビットは厳しく選択される
ので、対応するスリー・ステートゲートを制御する各制
御BSCにシフトする、あるいは保持される特別のビット
はテスト中に他のゲートで衝突を起こさない。このビッ
トは必要に応じて、“1"あるいは“0"になろう。レジス
タ70の各ベクトルの残るビットは、関係がない−このビ
ットは実際にはBSCs16にシフトアウトされない−のでｘ
で表わされる。メモリ70はシフトレジスタ72に連結した
出力を持ち、このレジスタ72はクロック信号（一般には
TCK信号）に応じて各テストベクトルの各２進数の１、
０を順次シフトアウトする。シフトアウトされたビット
は反転制御ユニット74へ入力するが、一般に74は２入力
の排他的論理和（exclusive OR）で出力はマルチプレク
サ76の第２入力（ラベルは１）に連結している。
TDO信号ジェネレータ60に接続した第２メモリ78は点
線によって囲まれているが、このメモリがテストジェネ
レータの物理パートではないことを示している。実際に
は、メモリ78は事実TDIレシーバ66の一部だが、TDO信号
ジェネレータ60により共有されている。テストシステム
10の所定の間隔での動作中、メモリ78はシフトアウトさ
れたテストベクトルTDiの最小限部分を記憶・保持し、
外部テスト診断システム43へ入力を行う。他の間隔でメ
モリ78は、対応するスリー・ステートゲート20の制御を
支配する、各回路12内のBSCs16のデーターマップの形に
なっている−を指定してロードする。メモリ78がTDO信
号ジェネレータ60により共有されるのはこの間隔中であ
る。
メモリ78に記憶される“BSCマップ”内では、各“1"
が第１図の対応するスリー・ステートゲートを制御する
BSC16を表わす。これらのBSCs16では、そこで保持され
るテストベクトルビットが慎重に選択され、電位衝突を
避ける。逆に、各“0"が、回路12の応用論理14と対応す
る入出力ピン17間でデータを渡すことを支配する入出力
BSC16を表わす。
メモリ78はシフトレジスタ80に連結した出力を持つ
が、代わりにシフトレジスタ80は２入力ANDゲート82の
第１入力と連結している。ANDゲート82の第２入力に
は、情報信号がメモリ78から渡されている間隔中、常に
論理的にハイレベルにある制御信号SSMが供給される。A
NDゲート82の出力は以下に記述する自動テストパターン
ジェネレータ85を使用可能にする機能を持つ制御信号▲
▼ ▲▼と共にORゲート84で論理和
を与える。
自動テストパターンジェネレータ85は、特定のアルゴ
リズムに沿って連続なテストベクトルTDoを生成するよ
うに構成される。好ましい実施例において、ジェネレー
タ85は４つの異なるモジュール86、88、90、92を持ち、
各々が４つの異なるアルゴリズムに別々に一致する連続
なテストベクトルTDOの生成を支配する。最初のモジュ
ール86は、“ウォーキング1"ベクトル群−つまり、対角
成分が全て“1"からなり、残るビットが全て“0"のベク
トル行列の−の生成を支配する。このテストベクトルを
生成するために、モジュール86は図示される方法でカス
ケード構造をとる２つのカウンタ94と96を含む。カウン
タ94、96両方とも値Ｎ−Ｎはネット11がテストされる際
に望ましい数−から数え下げる。カウンタ96は、０まで
数え下げられたらカウンタを再ロードするバッファ98に
連結している。カウンタ94と96の出力は各々、比較器10
0の第１入力と第２入力に連結している。
動作中、カウンタ94、96共に外部テスト診断システム
からの値Ｎで初期化される。値Ｎはまたバッファ98にも
記憶される。カウンタ94と96の最初の数はＮに等しいの
で、比較器100の出力は“1"である。以後、カウンタ96
は１減算され、毎回１ずつ減算し、比較器は０を出力す
る。カウンタ96が０に減算されると、カウンタ94はＮ−
１に減算する。カウンタ96はＮを再ロードして、再び減
算する。カウンタ94と96の数が等しいとき−ここでは各
々がＮ−１に数え下げられたとき起こる−のみ比較器は
一旦再び“1"を出力する。他のときは常に比較器は０を
出力する。ここで分かるように、比較器はカウンタ94と
96が各々同時にＮ、Ｎ−１、Ｎ−２、…Ｎ−Ｎに数え下
げられたときのみ“1"を出力し、これはベクトル行列の
直交成分が全て“1"であることに帰する。
モジュール88はテストベクトルのカウント配列−すな
わち値が単調に増加する１組の連続なテストベクトル−
を生成する。この１組のテストベクトルを生成するため
に、モジュール88は２つの数え下げカウンタ102と104を
含む。カウンタ102は、一旦０に減算するとカウンタを
再ロードするバッファ106に接続している。カウンタ102
の出力は、カウンタ104の出力数により制御されるマル
チプレクサに入力として渡される。カウンタ102の出力
は検出論理回路110に連結しており、110はカウンタが１
まで数え下げられたことを検出し、カウンタ104に数え
下げを始めるようにこのことを知らせる。
動作中、カウンタ102には値Ｎがロードされる。カウ
ンタ104は値 がロードされる。その後、カウンタ102が減算されて１
に達すると再び初期化される。同時に、検出論理110は
カウンタ104に数え下げるよう信号を送る。カウンタ104
の出力はマルチプレクサ108の制御入力に連結している
ので、このカウンタの数がカウンタ102のどの出力線が
マルチプレクサに通ずるかを決定する。カウンタ102は
Ｎまで カウントし、毎回 の線を連続してマルチプレクサに渡し、ベクトルのシリ
アルなカウント配列になる。
モジュール90は逐次的に擬似ランダムテストベクトル
TDoを生成する。擬似ランダムベクトルを生成するため
に、モジュール90は多入力排他的論理和ゲート（EXOR）
112からなるフィードバックポリノミアル回路を含む
が、112の入力は選択された１組のフリップフロップ回
路114の各出力と各々連結している。フリップフロップ1
14はカスケード構造（すなわちディジーチェーン）をと
り、最初のフリップフロップの入力がEXORゲート112の
出力に連結し、最後のフリップフロップの出力がモジュ
ール90の出力に渡る。残るフリップフロップ114は各々
続く１組のフリップフロップの別々の出入力に各々連結
した入出力を持つ。各フリップフロップの114の選ばれ
たものがEXORゲートの入力の別々の１つに連結した出力
を持つ。
動作中に、フリップフロップ114は刻時される（一般
にはTCK信号に応じて）と、チェーン内のフリップフロ
ップの最後が、回路のどのフリップフロップがORゲート
112の入力に連結した出力を持つかに依存した特別な再
帰関係を保持した信号を作る。フリップフロップ114が
Ｎ回刻時することにより、擬似ランダム分布を持つ連続
ビットが得られるだろう。フィードバックポリノミアル
回路のさらなる議論には、参考文献はピー・バーデル
（P.Bardell）らによる「VLSIの適切なテキスト：擬似
ランダム技術（Built−In Text for VLSI:Pseudorandam
Techniques）」、66頁、John Wiley ＆ Sons （1987
年）があり、本明細書では参考文献として紹介する。
モジュール92は全て１からなるテストベクトルTDoを
生成して終わる。このベクトルを生成するために、モジ
ュール92はインバータ（図示せず）を構成し、その入力
は常に論理的にローレベルで信号は渡される。
各モジュール86、88、90、92の出力はマルチプレクサ
116の別々の入力に渡され、マルチプレクサ116はその各
々の入力の信号を、外部テスト診断システム43からの制
御入力が渡されるモード選択線号に沿ったマルチプレク
サの出力に選択的に渡す。マルチプレクサ116の出力は
反転制御素子74と同じ反転制御素子118を通り、マルチ
プレクサ76の第２の入力に渡される。
テストデータジェネレータ60の動作は、SSMと▲
▼ ▲▼信号の状態により制御され、こ
れらの信号は外部テスト診断システム43により生成され
る。SSM信号とメモリ78からのテストベクトル出力のビ
ットの両方共論理的にハイレベルにあるとき、それによ
りANDゲート82の出力は論理的にハイレベルになるであ
ろう。結果として、ORゲート84は論理的にハイレベルを
出力し、このレベルが自動テストパターンジェネレータ
86を抑制し、シフトレジスタ72の出力信号がマルチプレ
クサ76を通ることになる。このように、マルチプレクサ
76により直ぐ出力されるテストベクトルTDoの現ビット
は“安全”である、すなわち第１図のBSCS16の間で全く
電位衝突を起こさないだろう。もし▲▼ ▲
▼信号がまた論理的にハイレベルであれば、AN
Dゲート82の出力信号の状態に関わらず、同じ結果がま
た達成される。逆にANDゲート82の出力信号と▲
▼ ▲▼信号が両方共論理的にローレベル
であるとき自動テストパターンジェネレータ85が使用可
能になる。同時にマルチプレクサ76は、シフトレジスタ
72の出力信号よりもむしろ自動テストパターン信号85の
出力信号を通すために使用可能になる。このように、マ
ルチプレクサ76による出力テストベクトルTDoの現ビッ
トは４つのモジュール86−92のうちの１つより生成され
る。
理解されるだろうが、▲▼ ▲▼
信号の状態が、メモリ70に記憶されている所定のテスト
ベクトルあるいは自動テストパターンジェネレータ85に
より生成されたベクトルのどちらがテストジェネレータ
60による出力となるか、を設定する。SSM信号の状態
が、自動テストパターンジェネレータ85により出力され
るベクトル配列がメモリ78に含まれる情報を代用として
変形されるかどうか、を決定する。SSMという用語は“s
can sequence modified"という語句の短縮形で、SSM信
号の状態が自動テストパターンジェネレータ85により作
られたベクトルの走査配列を変形するという事実を反映
している。
全体動作 テストシステム10の全体動作は第４図から第７図を参
照することにより完全に理解できる。第４図を参照する
と、テストシステム10が“マルチリング”モードで動作
するのは、コントローラ22により生成されるTMS信号とT
Doベクトルがネットワーク24を通してテストシステム10
のTMSi、TDOi出力に各々転送される間であることが示さ
れている。また、マルチリングモードの動作中、ベクト
ルTDiは回路12のチェーンからシフトされ、テストシス
テム10のTDi入力に入力し、ネットワーク24により受取
られるコントローラ22に伝送される。
第１図を参照すると、テストシステム10がマルチリン
グモードで動作するために、制御信号FCの２つのビット
c1、c2各々がコントローラ22により論理的にローレベル
に設定される。このようにして、コントローラ22により
作られるTMS信号とTDoベクトルはそれぞれマルチプレク
サ26と28を通り、回路12の境界走査チェーンに渡される
が、この間、構成装置のチェーンからシフトされ、テス
トシステム10のTDIi入力で受信されるベクトルTDiはコ
ントローラ22に渡る。
第８図に関して以前に議論したように、集積回路12の
特別な境界走査チェーンに接続した各テストシステム10
は、上流のテストシステムのTDOi+1、TMSi+1出力にそれ
ぞれ連結したTDOi-1、TMSi-1入力を持つ。逆に、各テス
トシステム10のTDOi+1、TMSi+1出力は、下流のテストシ
ステムのTDOi-1、TMSi-1入力に連結している。各テスト
システム10がマルチリングモードで動作するとき、その
下流の隣接するシステムからTDOi-1、TMSi-1入力で受信
したTMSとTDoベクトルは単に無視される。このために、
TDIi-1−TMSi-1間の結合は実線ではなく点線で示されて
いる。むしろ、各テストシステム10は、そのコントロー
ラ22からベクトルTDoとTMS信号とを対応する回路12の境
界走査チェーンに渡す。同時に、各回路12のチェーンか
らシフトされたベクトルTDiは、チェーンに接続したテ
ストシステム10のコントローラ22による受取られる。
第５図を参照すると、“単一リングトランシーバー”
モードで動作するテストシステム10が示されている。テ
ストシステム10がこのモードで動作するとき、TDIi-1入
力で受信されたテストベクトルTDiはネットワーク24を
通り受取られるコントローラ22に転送される。コントロ
ーラ22により作られるTMS信号は接続した回路12のチェ
ーンへ通じ、TMSi出力としてコントローラ22へネットワ
ーク24を通り転送される。TMS信号はまた下流のテスト
システムへ通じ、テストシステム10のTMSi+1出力へ転送
される。テストシステムのコントローラ22により作られ
るTDoテストベクトルはネットワーク24を通り回路12の
チェーンに通じるため、TDOi出力に転送されるが、回路
チェーンからシフトされたTDiベクトルは、下流のテス
トシステムのTDIi-1入力に受信されるよう、ネットワー
ク24を通りテストシステムのTDOi+1出力に転送される。
第１図を参照すると、テストシステム10を単一リング
モードで動作するために、制御信号FCのビットc1、c2は
コントローラ22によりそれぞれ論理的にローレベルとハ
イレベルに設定される。ビットc1、c2がこの論理レベル
にあるとき、マルチプレクサ34はテストシステム10のTD
Ii-1入力で受信されるテストデータを上流のテストシス
テムからコントローラ22に渡すがこの間、マルチプレク
サ38はTDo信号をコントローラからTDOi出力に渡す。同
時に、マルチプレクサ26と30は各々コントローラ22によ
り作られたTMS信号をそれぞれTMSi、TMSi+1出力に渡す
が、その間、マルチプレクサ32はシフトアウトされたベ
クトルTDiを回路12のチェーンからテストシステム10のT
DOi+1出力に渡す。
第５図を参照すると、テストシステム10が単一リング
トランシーバーモードで動作するとき、コントローラ22
は回路12の境界走査チェーンから受信したTDiベクトル
を受取らず、代わりにテストシステム10のTDIi-1入力で
受信したテストベクトルを受取る。回路12のチェーンか
らシフトされたテストベクトルTDiはテストシステム10
のコントローラ22にではなく、そこから下流のテストシ
ステムに転送される。よって、単一リングトランシーバ
ーモードでは、各テストシステム10が上流のテストシス
テムに接続した集積回路12の境界走査チェーンからシフ
トされたTDiベクトルをその境界走査集積回路チェーン
に渡すことを支配する。第９図を参照すると、テストシ
ステム10の１つが単一リングトランシーバーモードで動
作し、かつその他のシステムが以下に記述する“コント
ローラバイパス”モードで動作する間、各テストシステ
ム10に接続した集積回路12の境界走査チェーンは他のテ
ストシステムのチェーンと効率よくディジーチェーン化
され、境界走査テストされる回路のチェーン間の相互接
続を可能にする。
第６図を参照すると、“単一リングコントローラバイ
パスモード”で動作するテストシステム10が示されてい
る。このモードでは、上流のテストシステムからテスト
システム10のTMSi-1で受信されるTMS信号は、ネットワ
ーク24を通り、回路12のチェーンと下流のテストシステ
ムによりそれぞれ受信されるためTMSi、TMSi+1出力に転
送される。下流のテストシステムからテストシステム10
のTDIi-1入力で受信されたテストベクトルはネットワー
ク24により集積回路12の境界走査チェーン転送のためTD
Oi出力に運ばれる。集積回路12の境界走査チェーンから
シフトされ、テストシステム10のTDIi入力に渡されるテ
ストベクトルTDiはネットワーク24によりテストシステ
ムのTDOi+1出力に転送される。
第１図を参照すると、単一リングバイパスモードでテ
ストシステム10の動作を実行するために制御信号FCのビ
ットc1、c2は共にコントローラ22により論理的にハイレ
ベルに設定される。このレベルに設定されたc1、c2によ
りマルチプレクサ26と30は各々TMSi-1入力にあるテスト
モード選択信号をTMSi、TMSi+1出力にそれぞれ渡す。マ
ルチプレクサ28と32は各々TDOi-1入力とTDIi入力にある
テストベクトルをTDOi、TDOi+1出力にそれぞれ渡す。理
解されるように、単一リングコントローラバイパスモー
ドで動作中に、テストシステム10は第９図で分かるよう
に同じ走査経路で少なくとも上流と下流の隣接するシス
テムと共に動作する。しかし、コントローラ22はパイパ
スのまま残る。このために、このモードは単一リングコ
ントローラバイパスモードと名付けられている。
第７図は“単一リングボードバイパス”モードでのテ
ストシステム10の動作を示す。このモードでの動作中
に、テストシステム10のTMSi-1、TDIi-1入力でそこから
上流のシステムから受信したTMS信号とテストベクトル
は、ネットワーク24を通り、そこから直ぐ下流のシステ
ムへの転送のためにテストシステムのTMSi+1、TDOi+1出
力にそれぞれ渡される。コントローラ22から、あるいは
上流のテストシステムから回路12のチェーンに渡るテス
トベクトルTDoはない。
第１図を参照すると、単一リングボードバイパスモー
ドでテストシステム10の動作を実行するために、制御信
号FCのビットc1、c2は各々論理的にハイレベルとローレ
ベルに設定される。ビットc1とc2がこのレベルに設定さ
れているとき、マルチプレクサ30と32はテストシステム
10のTDIi-1、TMSi-1入力での信号をTDOi+1（バイパスデ
ータレジスタ36を通り）出力、TMSi+1、出力にそれぞれ
渡す。マルチプレクサ28と34は、テストシステム10のTD
Ii-1入力からのテストベクトルを集積回路12の境界走査
チェーンに渡し、境界走査回路チェーンからシフトアウ
トされたテストベクトルTDiをコントローラ22に渡すよ
うに動作するが、入力テストベクトルとシフトアウトさ
れたテストベクトルは無視される。テストシステム10の
TDIi-1、TMSi-1入力にそれぞれ入力するテストベクトル
とテストモード選択信号は、この間に回路12のチェーン
に影響を与えずにTDOi+1、TMSi+1出力に直接渡されるの
で、この動作モードは単一リングバイパスモードと記述
されるのが適当である。
前述のテストシステム10は、走査経路（マルチリング
モード動作）で集積回路12を選択的にテスト可能であ
り、より長い動作経路（単一リングモード動作）での複
数の回路をテストするために複数の別のテストシステム
を連結可能である。
本テストシステムの明白な利点は、迅速なテストと診
断を可能にする能力である。一連の回路ボードとバック
プレーン（図示せず）間の連結の欠陥を検出するため
に、特別な回路ボード13に接続したテストシステム10は
第５図によって示される通り単一リングトランシーバー
モードに設定される。各残る回路ボード13に接続したテ
ストシステム10は第６図によって示される通り単一リン
グコントローラバイパスモードで動作されよう。各回路
ボード14上の集積回路12の境界走査チェーンは第９図に
よって示される通り１つの長い経路内で他のボード上の
チェーンと共にディジーチェーン化されるだろう。同時
に、回路12の境界走査チェーンはそのテストシステムか
らクロック信号TCKを受信し続けるので、同期されたま
ま残る。
本発明の他の利点は、各テストシステム10が第４図に
示される通り他のシステム（マルチリングモードにあ
る）から独立して動作可能で、よって各回路ボード13上
の回路12のチェーンを同時にテストすることが達成可能
なことである。
なお、上記実施例は本発明の原理の例証に過ぎないこ
とを理解すべきである。様々な変形や変法が当業者によ
りなされることが可能であり、それらは本発明の原理の
具体化であり、本明細書の範囲または精神の範疇にある
だろう。
【図面の簡単な説明】
第１図は本発明の好ましい実現に沿ったテストシステム
の模式的なブロック図、 第２図は第１図のテストシステムの一部からなる境界走
査コントローラの模式的なロブロック図、 第３図は第２図の境界走査コントローラの素子からなる
テストデータ出力信号ジェネレータの模式的なブロック
図、 第４図から第７図は第１図のテストシステムの４つの異
なる動作モードを示す模式的なブロック図、 第８図はマルチリングモードで動作するためのディジー
チェーン方式で接続した複数の第１図のテストシステム
を示すブロック図、 第９図は単一リングモードで動作するためのディジーチ
ェーン方式で接続した複数のテストシステムを示すブロ
ック図である。
フロントページの続き (56)参考文献 特開 昭54−44873（ＪＰ，Ａ) 特開 昭63−308583（ＪＰ，Ａ) 特開 平１−79834（ＪＰ，Ａ)

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】回路ボードにテストデータ信号を供給し、
    前記テストデータ信号の受信に続いて前記ボードにより
    生成された応答信号を分析のために受取ることにより、
    前記ボードをテストするテストシステムにおいて、 前記回路ボードに入力する前記テストデータ信号を生成
    し、前記テストデータ信号の受信に続いて前記ボードに
    より生成された応答信号を受取り、また前記回路ボード
    との間の信号の通行を制御するための流れ制御信号を生
    成するコントローラ手段（22）と、 前記コントローラ手段と前記回路ボードとの間に連結さ
    れ、前記流れ制御信号に反応して、前記コントローラ手
    段からあるいは他の回路ボードに接続した他のテストシ
    ステムから前記回路ボードに前記テストデータ信号を選
    択的に通過させ、かつ前記回路ボードから前記コントロ
    ーラ手段へあるいは他のテストシステムへ前記応答信号
    を選択的に通過させるネットワーク手段（24）と、 を有することを特徴とする回路ボードテストシステム。
  2. 【請求項２】前記ネットワーク手段（24）は、更に前記
    コントローラ手段からあるいは他のテストシステムから
    第２の他のシステムへ前記テストデータ信号を選択的に
    通過させることを特徴とする請求項１記載のシステム。
  3. 【請求項３】前記ネットワーク手段が、 前記コントローラ手段からの前記テストデータ信号を受
    信する第１入力と第１の他のテストシステムからテスト
    データ信号を受信する第２入力とを有し、前記コントロ
    ーラ手段からの流れ制御信号に反応して、第１入力及第
    ２入力のいずれかの信号を前記回路ボードへ選択的に通
    過させる第１のマルチプレクサ（28）と、 前記回路ボードにより生成された応答信号を受信する第
    １入力と第１の他のテストシステムにより生成されたテ
    ストデータ信号を受信する第２入力とを有し、前記コン
    トローラ手段からの流れ制御信号に反応して、第１入力
    及び第２入力で受信した前記信号を前記コントローラ手
    段へ選択的に通過させる第２のマルチプレクサ（34）
    と、 第１の他のテストシステムから前記テストデータ信号を
    受信する第１入力と前記回路ボードからの応答信号を受
    信する第２入力とを有し、前記コントローラ手段からの
    流れ制御信号に反応して、第１及び第２入力で受信した
    信号を第２の他のテストシステムに選択的に通過させる
    第３のマルチプレクサ（32）と、 を有することを特徴とする請求項２記載のシステム。
  4. 【請求項４】バイパスデータレジスタ（36）が第１の他
    のシステムと第３のマルチプレクサの第１入力との間に
    介在することを特徴とする請求項３記載のシステム。
  5. 【請求項５】前記コントローラ手段は、 テストデータ信号を生成するテストデータジェネレータ
    （60）と、 応答信号を受信するテストデータレシーバ（66）と、 前記テストデータジェネレータ及び前記テストデータレ
    シーバへ制御情報を供給する手段（62）と、 を有することを特徴とする請求項１記載のシステム。
  6. 【請求項６】前記テストデータジェネレータは、 一連の所定の信号を記憶する第１メモリ（70）と、 前記回路ボードを記述する情報を含む第２メモリ（78）
    と、 少なくとも１つのアルゴリズムに従ってテストデータ信
    号を生成する自動テストパターンジェネレータ（85）
    と、 第１メモリに含まれる前記情報に反応して、第１メモリ
    と前記自動テストパターンジェネレータの各１つから前
    記回路ボードへテストデータを選択的に通過させるマル
    チプレクサ（76）と、 を有することを特徴とする請求項５記載のシステム。
  7. 【請求項７】前記自動テストパターンジェネレータは、 行列形式に並べられたとき、対角成分が全て１を表わす
    一連の連続なベクトルからなるテストデータ信号を生成
    する第１モジュール（86）と、 単調に増加する連続なベクトルからなるテストデータ信
    号を生成する第２モジュール（88）と、 各々のビットが擬似ランダムに生成される連続なベクト
    ルからなるテストデータ信号を生成する第３モジュール
    （90）と、 ビットが全て１である連続なベクトルからなるテストデ
    ータ信号を生成する第４モジュール（92）と、 第１、第２、第３及び第４モジュールの各１つによって
    生成されたテストデータ信号が供給される第１、第２、
    第３及び第４入力を有し、外部から供給されるモード選
    択信号に反応して、前記入力の各１つでの信号を出力へ
    選択的に通過させるマルチプレクサ（116）と、 を有することを特徴とする請求項６記載のシステム。
  8. 【請求項８】テストモード選択信号を回路ボードに供給
    して前記ボードをテストモードで動作させ、またテスト
    データ入力信号を前記回路ボードに供給して該ボードが
    受信によりシステムにより受取られる応答信号を生成す
    ることにより、前記ボードをテストするシステムにおい
    て、 前記回路ボードをテストモードで動作させるテストモー
    ド選択信号、前記回路ボードがテストモードで動作する
    時に前記ボードに応答信号を生成させるテストデータ信
    号、前記テストモード選択信号及び前記テストデータ信
    号の前記回路ボードへの通行と前記回路ボードからの応
    答信号の通行とを制御する流れ制御信号、を生成するコ
    ントローラ手段（22）と、 前記コントローラ手段と前記回路ボードとの間に連結さ
    れ、前記流れ制御信号に反応して、前記コントローラ手
    段からのテストモード選択信号及びテストデータ信号
    を、あるいは他の回路ボードに接続した他のテストシス
    テムからのテストモード選択信号及びテストデータ信号
    を前記回路ボードへ選択的に通過させ、また前記応答信
    号を前記回路ボードから前記コントローラ手段へ、ある
    いは他の回路ボードに接続した他のテストシステムへ選
    択的に通過させるネットワーク手段（24）と、 を有することを特徴とする回路ボードテストシステム。
  9. 【請求項９】前記ネットワーク手段は、 前記コントローラ手段からの前記テストデータ信号を受
    信する第１入力と第１の他のテストシステムからテスト
    データ信号を受信する第２入力とを有し、前記コントロ
    ーラ手段からの流れ制御信号に反応して、第１入力及び
    第２入力で受信した信号の各１つを前記回路ボードへ選
    択的に通過させる第１のマルチプレクサ（28）と、 前記コントローラ手段からテストモード選択信号を受信
    する第１入力と、第１の他のテストシステムからテスト
    モード選択信号を受信する第２入力とを有し、前記コン
    トローラ手段からの流れ制御信号に反応して、第１及び
    第２入力で受信した別々の信号を前記回路ボードへ通過
    させる第２のマルチプレクサ（26）と、 他のテストシステムからテストモード選択信号を受信す
    る第１入力と、前記コントローラ手段からテストモード
    選択信号を受信する第２入力とを有し、前記コントロー
    ラ手段からの流れ制御信号に反応して、第１及び第２入
    力で受信した別々の信号を他のテストシステムへ通過さ
    せる第３のマルチプレクサ（30）と、 他のテストシステムからテストデータ信号を受信する第
    １入力と、前記回路ボードから応答信号を受信する第２
    入力とを有し、前記コントローラ手段からの流れ制御信
    号に反応して、第１及び第２入力での信号を他のテスト
    システムへ選択的に通過させる第４のマルチプレクサ
    （32）と、 他のテストシステムからテストデータ信号を受信する第
    １入力と、前記回路ボードに連結し前記回路ボードから
    応答信号を受信する第２入力とを有し、前記コントロー
    ラ手段からの流れ制御信号に反応して、第１入力及び第
    ２入力で受信した別々の信号を前記コントローラ手段へ
    通過させる第５のマルチプレクサ（34）と、 を有することを特徴とする請求項８記載のシステム。
  10. 【請求項１０】前記コントローラ手段は、 テストデータ信号を生成するテストデータジェネレータ
    （60）と、 応答信号を受信するテストデータレシーバ（66）と、 前記テストデータジェネレータ及び前記テストデータレ
    シーバへ制御情報を供給する手段（62）と、 を有することを特徴とする請求項８記載のシステム。
  11. 【請求項１１】前記テストデータジェネレータは、 一連の所定の信号を記憶する第１メモリ（72）と、 前記回路ボードを記述する情報を含む第２メモリ（76）
    と、 少なくとも１つのアルゴリズムに従ってテストデータ信
    号を生成する自動テストパターンジェネレータ（85）
    と、 第１メモリに含まれる前記情報に反応して、第１メモリ
    と前記自動テストパターンジェネレータの各１つから前
    記回路ボードへテストデータを選択的に通過させるマル
    チプレクサ（76）と、 を有することを特徴とする請求項10記載のシステム。
  12. 【請求項１２】前記自動テストパターンジェネレータ
    は、 行列形式に並べられたとき、全て１の対角成分となる連
    続なベクトルからなるテストデータ信号を生成する第１
    モジュール（86）と、 単調に増加する連続なベクトルからなるテストデータ信
    号を生成する第２モジュール（88）と、 ビットが擬似ランダムに生成される連続なベクトルから
    なるテストデータ信号を生成する第３モジュール（90）
    と、 ビットが全て１である連続なベクトルからなるテストデ
    ータ信号を生成する第４モジュール（92）と、 第１、第２、第３及び第４モジュールの各１つによって
    生成されたテストデータ信号が供給される第１、第２、
    第３及び第４入力を有し、外部から供給されるモード選
    択信号に反応して、入力の各１つでの信号を出力へ選択
    的に通過させるマルチプレクサ（116）と、 を有することを特徴とする請求項11記載のシステム。
  13. 【請求項１３】他のテストシステムとは独立に、各々が
    関係する回路ボードを選択的にテストし、また複数の回
    路ボードを協調してテストするように動作する複数のテ
    ストシステムにおいて、 各システムは、 前記回路ボードに入力するテストデータ信号を生成し、
    かつ前記テストデータ信号の受信に続いて前記ボードに
    より生成された応答信号を受取り、また各テストシステ
    ムと関係する回路ボードへ及び該回路ボードからの信号
    の通行を制御するための流れ制御信号を生成するコント
    ローラ手段（22）と、 前記テストシステムに関係する回路ボードと前記コント
    ローラ手段との間に連結され、前記流れ制御信号に応じ
    て、前記コントローラ手段からあるいは他の回路ボード
    に関係する他のテストシステムのコントローラ手段から
    前記テストデータ信号を前記関係する回路ボードへ選択
    的に通過させ、かつテストシステムに関係した前記回路
    ボードにより生成された応答信号を、あるいは他のテス
    トシステムに関係した回路ボードからの応答信号を前記
    コントローラ手段に選択的に通過させるネットワーク手
    段（24）と、 を有することを特徴とする複数のテストシステム。
  14. 【請求項１４】前記ネットワーク手段は、 前記コントローラ手段からのテストデータ信号を受信す
    る第１入力と、他のテストシステムのコントローラ手段
    からテストデータ信号を受信する第２入力とを有し、前
    記コントローラ手段からの流れ制御信号に反応して、第
    １及び第２入力での信号を前記回路ボードへ選択的に通
    過させる第１のマルチプレクサ（28）と、 前記回路ボードにより生成された応答信号を受信する第
    １入力と、他のテストシステムにより生成されたテスト
    データ信号を受信する第２入力とを有し、前記コントロ
    ーラ手段からの流れ制御信号に反応して、第１入力及び
    第２入力で受信した信号をその関係するコントローラ手
    段へ選択的に通過させる第２のマルチプレクサ（34）
    と、 前記他のテストシステムからのテストデータ信号を受信
    する第１入力と、前記回路ボードから応答信号を受信す
    る第２入力とを有し、前記コントローラ手段からの流れ
    制御信号に反応して、第１入力及び第２入力で受信した
    信号を第２の他のテストシステムに選択的に通過させる
    第３のマルチプレクサ（32）と、 を有することを特徴とする請求項13記載のシステム。
  15. 【請求項１５】バイパスデータレジスタ（36）が外部信
    号源と前記第３のマルチプレクサの第１入力との間に介
    在することを特徴とする請求項14のシステム。
  16. 【請求項１６】素子間の電位衝突を避けるため、シリア
    ルに接続された素子チェーンに少なくとも１つのテスト
    ベクトルを供給するシステムにおいて、 互いに電位衝突状態にある素子を識別する素子マップを
    記憶する第１メモリ（70）と、 ビットが各々別々の素子の１つに対応し、各ビットが対
    応する素子に割当てられるとき、互いが電位衝突にある
    素子間では全く電位衝突が起こらないように選ばれた各
    ビットを持つ少なくとも１つのテストベクトルを記憶す
    る第２メモリ（76）と、 所定のアルゴリズムに従って少なくとも１つのテストベ
    クトル生成する自動テストパターンジェネレータ（85）
    と、 第１メモリに含まれたマップに反応して、第２メモリに
    記憶された前記ベクトルの連続するビットを互いが電位
    衝突にあると識別された各素子へ選択的に通過させ、か
    つ前記自動テストパターンジェネレータにより生成され
    た前記ベクトルのビットを互いが電位衝突にあると識別
    されていない素子へ選択的に通過させる制御ゲート（7
    6）と、 を有することを特徴とするテストベクトル供給システ
    ム。
  17. 【請求項１７】前記自動テストパターンジェネレータ
    が、 行列形式に並べられているとき、全て１の対角成分を持
    つ連続なテストベクトルを生成する第１モジュール（8
    6）と、 単調に増加する連続なテストベクトル生成する第２モジ
    ュール（88）と、 ビットが擬似ランダムに生成される連続なテストベクト
    ルを生成する第３モジュール（90）と、 ビットが全て１である連続なテストベクトルを生成する
    第４モジュール（92）と、 第１、第２、第３及び第４モジュールの各１つによりそ
    れぞれ生成されるテストデータ信号を供給される第１、
    第２、第３及び第４入力を有し、外部から供給されるモ
    ード選択信号に反応して、入力の各１つでの信号を出力
    へ選択的に通過させるマルチプレクサ（116）と、 を有することを特徴とする請求項16記載のシステム。
  18. 【請求項１８】テストベクトルのビットがシリアルに接
    続された素子のチェーンの中で逐次的にシフトされると
    き、互いに電位衝突する素子間での衝突を起こさないよ
    うな少なくとも１つの前記テストベクトルを生成する方
    法において、 各ビットが他の素子と電位衝突にある素子の中へシフト
    されるとき、実際に衝突を起こさないように選ばれたビ
    ットを持つ少なくとも１つのテストベクトルを記憶する
    ステップと、 シリアルに接続されたどの素子が互いに電位衝突にある
    かを示す情報を記憶するステップと、 ビットが予め選ばれたアルゴリズムに従って決定された
    少なくとも１つのテストベクトルを生成するステップ
    と、 素子が他の素子と電位衝突にあるとして識別されるかど
    うかにより、前記記憶されたテストベクトルと前記生成
    されたテストベクトルとの各１つからチェーン内の各連
    続素子に１ビットを選択的にシフトするステップとから
    なることを特徴とするテストベクトル生成方法。
  19. 【請求項１９】前記生成された各ベクトルの各ビットは
    擬似ランダムに生成されることを特徴とする請求項18記
    載の方法。
  20. 【請求項２０】前記生成されたテストベクトルの各ビッ
    トが“１“であることを特徴とする請求項18記載の方
    法。
  21. 【請求項２１】連続なテストベクトルは、行列に並べら
    れたとき、対角成分が全て１になるように生成されるこ
    とを特徴とする請求項18記載の方法。
  22. 【請求項２２】連続なテストベクトルは単調に増加する
    よう生成されることを特徴とする請求項18記載の方法。
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