JP2578590B2 - 同期クロック信号発生装置および同期クロック信号発生方法 - Google Patents
同期クロック信号発生装置および同期クロック信号発生方法Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
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- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【発明の詳細な説明】 ［関連した同時係属中の出願との相互関係］ この発明に特に興味のある関連した同時係属中の出願
は、Alan T.Clark、Hadi IbrahimおよびArthur F.La
ngeのための「デジタル加入者制御器」と題する1985年
７月26日に出願された米国特許出願連続番号第759,622
号およびAlan T.ClarkおよびArthur F.Langeのための
「プログラム可能データ経路指示マルチプレクサ」と題
する、1985年７月26日に出願された米国特許出願連続番
号第759,624号であり、この両方はこの発明の譲受人に
譲り受けられ、これらの説明はここに援用される。
は、Alan T.Clark、Hadi IbrahimおよびArthur F.La
ngeのための「デジタル加入者制御器」と題する1985年
７月26日に出願された米国特許出願連続番号第759,622
号およびAlan T.ClarkおよびArthur F.Langeのための
「プログラム可能データ経路指示マルチプレクサ」と題
する、1985年７月26日に出願された米国特許出願連続番
号第759,624号であり、この両方はこの発明の譲受人に
譲り受けられ、これらの説明はここに援用される。
［発明の分野］ この発明は時間分割多重化信号のための同期クロック
信号を発生するための装置および方法に関するものであ
って、特に時間分割多重化信号が存在するときのクロッ
ク信号の迅速なロージッタの同期化およびそれ以外のと
きの自走クロック信号の発生に関するものである。
信号を発生するための装置および方法に関するものであ
って、特に時間分割多重化信号が存在するときのクロッ
ク信号の迅速なロージッタの同期化およびそれ以外のと
きの自走クロック信号の発生に関するものである。
［発明の背景］ 加入者側の電話端末装置（TE）はいわゆる加入者
（「Ｓ」）インターフェイスで電話回路網に接続される
ことができる。「Ｓ」インターフェイス上では、時間分
割多重化音声およびデータが直列的に交信される。加入
者のTEは「Ｓ」インターフェイスで受取られるデータに
同期化され、フレーム整列を与え、そしてチャネルの時
間スロット内に各ビット位置の同期化を与える。そのよ
うな同期化は迅速に起こらなくてはならず、そして情報
損失およびエラー発生を避けるために、起動の間、同期
化がタイミング（クロック）信号の発生の不連続の「ジ
ッタ」の最小にしなければならない。
（「Ｓ」）インターフェイスで電話回路網に接続される
ことができる。「Ｓ」インターフェイス上では、時間分
割多重化音声およびデータが直列的に交信される。加入
者のTEは「Ｓ」インターフェイスで受取られるデータに
同期化され、フレーム整列を与え、そしてチャネルの時
間スロット内に各ビット位置の同期化を与える。そのよ
うな同期化は迅速に起こらなくてはならず、そして情報
損失およびエラー発生を避けるために、起動の間、同期
化がタイミング（クロック）信号の発生の不連続の「ジ
ッタ」の最小にしなければならない。
ラインが「死んでいる」時、受取られたデータとの同
期化が失われたときのように「Ｓ」インターフェイス上
にトラフィックがないときでも、または純粋にローカル
な交信に対しても、自走クロック信号を与えることが望
ましく、自動的に「Ｓ」インターフェイスでのいかなる
トラフィックとでも同期化に入る。
期化が失われたときのように「Ｓ」インターフェイス上
にトラフィックがないときでも、または純粋にローカル
な交信に対しても、自走クロック信号を与えることが望
ましく、自動的に「Ｓ」インターフェイスでのいかなる
トラフィックとでも同期化に入る。
比較的「粗い」様式で「Ｓ」インターフェイスでデー
タとの迅速な同期化を達成することができる、位相ロッ
クループを採用する複雑な同期化機構が先行技術では周
知であり、発生したクロック信号の位相の多数ビット調
整がクロック回復の間に起こる。そのような不連続さは
発生したクロック信号を受取る回路にむらのある行動を
発生し、そしてクロックが安定するために長い待ち時間
が必要となり、その間これらの回路は何ら有益な機能を
果たさない。
タとの迅速な同期化を達成することができる、位相ロッ
クループを採用する複雑な同期化機構が先行技術では周
知であり、発生したクロック信号の位相の多数ビット調
整がクロック回復の間に起こる。そのような不連続さは
発生したクロック信号を受取る回路にむらのある行動を
発生し、そしてクロックが安定するために長い待ち時間
が必要となり、その間これらの回路は何ら有益な機能を
果たさない。
したがって、直列ポートでのアクティビティまたはク
ロック獲得のない期間、自走モードで動作するように、
より粗い方法によって回復されたクロック信号を精製
し、そして一旦より粗い方法でそれがロックされると、
得られたクロックとの滑らかで比較的ジッタの少ない同
期化を行なう直列ポート同期装置の必要性がある。
ロック獲得のない期間、自走モードで動作するように、
より粗い方法によって回復されたクロック信号を精製
し、そして一旦より粗い方法でそれがロックされると、
得られたクロックとの滑らかで比較的ジッタの少ない同
期化を行なう直列ポート同期装置の必要性がある。
［発明の要約］ 加入者側の制御器の直列ポートの同期化に適した、こ
の発明のクロック発生器が提供される。直列ポート同期
装置は直列「Ｓ」インターフェイスでのアクティビティ
がないとき、公称192キロヘルツで自走クロックを発生
し、そしてインターフェイスが活性化されているとき、
「Ｓ」インターフェイスで情報と同期化されるクロック
を発生する。発生器は３つの発生したクロックサイクル
ごとに導入される最大160ナノセカンドの位相ジッタで
インターフェイスで受取られる信号の最大48ビットの期
間（250マイクロセカンド）内で同期化クロックを迅速
に獲得することができる。これは獲得の間、直列ポート
上で結果として生じるジッタが1.1％より少ないことを
確実にする。
の発明のクロック発生器が提供される。直列ポート同期
装置は直列「Ｓ」インターフェイスでのアクティビティ
がないとき、公称192キロヘルツで自走クロックを発生
し、そしてインターフェイスが活性化されているとき、
「Ｓ」インターフェイスで情報と同期化されるクロック
を発生する。発生器は３つの発生したクロックサイクル
ごとに導入される最大160ナノセカンドの位相ジッタで
インターフェイスで受取られる信号の最大48ビットの期
間（250マイクロセカンド）内で同期化クロックを迅速
に獲得することができる。これは獲得の間、直列ポート
上で結果として生じるジッタが1.1％より少ないことを
確実にする。
１対のフリップフロップおよび１対のANDゲートから
なる論理回路網は、「Ｓ」インターフェイスでアクティ
ビティをサンプリングし、そしてラインアクティビティ
を検出すると位相調整信号を発生する。これらの位相調
整信号は可変モジュロカウンタによって用いられ、ライ
ンアクティビティが検出されると同期化クロック信号を
発生する。ラインアクティビティがないためか、または
そのようなアクティビティとの同期化のどちらかのため
に、位相調整信号がない場合、可変モジュロカウンタは
公称、32で除算のモードで動作し、それぞれ同期化また
は自走のクロックを発生する。発生されたクロックが受
取られたクロックに対して進められたこと（または遅ら
されたこと）を示す位相調整信号を受取ると、可変モジ
ュロカウンタが遅い、33で除算の（または速い、31で除
算の）モードで動作する。このようにして、発生したク
ロックの期間の期間調整の32分の１が影響される。
なる論理回路網は、「Ｓ」インターフェイスでアクティ
ビティをサンプリングし、そしてラインアクティビティ
を検出すると位相調整信号を発生する。これらの位相調
整信号は可変モジュロカウンタによって用いられ、ライ
ンアクティビティが検出されると同期化クロック信号を
発生する。ラインアクティビティがないためか、または
そのようなアクティビティとの同期化のどちらかのため
に、位相調整信号がない場合、可変モジュロカウンタは
公称、32で除算のモードで動作し、それぞれ同期化また
は自走のクロックを発生する。発生されたクロックが受
取られたクロックに対して進められたこと（または遅ら
されたこと）を示す位相調整信号を受取ると、可変モジ
ュロカウンタが遅い、33で除算の（または速い、31で除
算の）モードで動作する。このようにして、発生したク
ロックの期間の期間調整の32分の１が影響される。
モジュロ３カウンタは位相調整論理回路網のフィード
バック経路内に採用され、そのためせいぜい１つのその
ような位相調整が、３つの発生したクロック期間ごとに
なされる。このようにして、ジッタは３つのクロック期
間（15.6マイクロセカンド）ごとにクロック期間の32分
の１（160ナノセカンド）に保持され、すなわち、これ
は1.1％より少ない。
バック経路内に採用され、そのためせいぜい１つのその
ような位相調整が、３つの発生したクロック期間ごとに
なされる。このようにして、ジッタは３つのクロック期
間（15.6マイクロセカンド）ごとにクロック期間の32分
の１（160ナノセカンド）に保持され、すなわち、これ
は1.1％より少ない。
受取られたクロックのサンプリングは非常に簡単な態
様で行なわれ、そのため発生したクロックとの相対的な
位相関係は２つのサンプル値にのみ関連して、すなわち
１つは可変モジュロカウンタの15番目の時間間隔で、１
つはその16番目の時間間隔の間で、決定され得る。
様で行なわれ、そのため発生したクロックとの相対的な
位相関係は２つのサンプル値にのみ関連して、すなわち
１つは可変モジュロカウンタの15番目の時間間隔で、１
つはその16番目の時間間隔の間で、決定され得る。
こうして、この発明の直列ポート同期装置はラインが
死んでいる時かまたは位相獲得の間、受取られたクロッ
クから分離された自走クロック信号を、迅速でロージッ
タ位相の獲得の後は同期化クロック信号を与える。これ
はクロックに、「Ｓ」インターフェイスへの電話回線網
へのローカル交信および時分割多重化交信の両方のため
のクロックを与える。
死んでいる時かまたは位相獲得の間、受取られたクロッ
クから分離された自走クロック信号を、迅速でロージッ
タ位相の獲得の後は同期化クロック信号を与える。これ
はクロックに、「Ｓ」インターフェイスへの電話回線網
へのローカル交信および時分割多重化交信の両方のため
のクロックを与える。
［好ましい実施例の説明］ この発明の直列ポート同期装置は、第１図に例示され
るように、７つの機能ブロックからなるデジタル加入者
制御器（DSC）34内に典型的な用途を見出す。DSCは電話
回線網へのデジタル加入者アクセスを提供する。DSCは
基準点「Ｓ」および「Ｔ」で国際電話電信諮問委員会
（CCITT）のＩシリーズ勧告と両立する。したがって、
この発明に従ったDSCのユーザは国際規格に従う端末装
置（TE）を設計してもよい。
るように、７つの機能ブロックからなるデジタル加入者
制御器（DSC）34内に典型的な用途を見出す。DSCは電話
回線網へのデジタル加入者アクセスを提供する。DSCは
基準点「Ｓ」および「Ｔ」で国際電話電信諮問委員会
（CCITT）のＩシリーズ勧告と両立する。したがって、
この発明に従ったDSCのユーザは国際規格に従う端末装
置（TE）を設計してもよい。
DSC34は関連した同時係属中のAlan T.Clark,Hadi I
brahimおよびArthur F.Langeのための「デジタル加入
者制御器」と題される、1985年７月26日に出願された米
国特許出願連続番号第759,622号の主題であり、これは
この出願の譲受人に譲り受けられた。第１図のDSC34の
詳細な説明はMUX170として示されるプログラム可能なデ
ータ経路指示マルチプレクサ以外が、上の関連した同時
係属中の出願に含まれる。この関連した同時係属中の出
願はここでは引用により援用される。以下に、本発明の
同期クロック信号発生装置がどのようにデジタル加入者
制御器において用いられ、またどのような機能を行なっ
ているかを明確にするために、デジタル加入者制御器の
構成について簡単に説明する。
brahimおよびArthur F.Langeのための「デジタル加入
者制御器」と題される、1985年７月26日に出願された米
国特許出願連続番号第759,622号の主題であり、これは
この出願の譲受人に譲り受けられた。第１図のDSC34の
詳細な説明はMUX170として示されるプログラム可能なデ
ータ経路指示マルチプレクサ以外が、上の関連した同時
係属中の出願に含まれる。この関連した同時係属中の出
願はここでは引用により援用される。以下に、本発明の
同期クロック信号発生装置がどのようにデジタル加入者
制御器において用いられ、またどのような機能を行なっ
ているかを明確にするために、デジタル加入者制御器の
構成について簡単に説明する。
第１図を参照すると、DSC34は端子LIN1およびLIN2で
の４−ワイヤ「Ｓ」インターフェイス上の隔離変圧器
（図示されていない）を介して受取られ、そして端子LO
UT1およびLOUT2から４−ワイヤインターフェイス上に送
信されるビットの流れのための192kbs全二重デジタル径
路を備える。DSCは受取ったビットの流れをB1およびB2
チャネル（各64kbs）およびＤチャネル（16kbs）に分離
させる。Ｂチャネルはマルチプレクサ170を介してユー
ザの制御の下で第１図に例示される機能ブロックの様々
なものに径路付けられる。マルチプレクサ170は関連し
た同時係属中のAlan T.ClarkおよびArthur F.Langeの
ための「プログラム可能データ経路指示マルチプレク
サ」と題する1985年７月26日に出願された米国特許出願
連続番号第759,624号の主題であり、これはこの出願の
譲受人に譲り受けられた。この関連した同時係属中の出
願はここで引用により援用される。ＤチャネルはDSC34
のレベル２で部分的に処理され、そしてマイクロプロセ
ッサインターフェイス（MPI）100を介して追加の処理の
ためにプログラム可能マイクロプロセッサ（図示されて
いない）へと進められる。DSC34はPBXおよび公的応用の
両方に合うように、２つの主要CCITT勧告の両方すなわ
ち「ポイント・トゥ・ポイント」および「ポイント・ト
ゥ・マルチポイント」の加入者形態を支持する。
の４−ワイヤ「Ｓ」インターフェイス上の隔離変圧器
（図示されていない）を介して受取られ、そして端子LO
UT1およびLOUT2から４−ワイヤインターフェイス上に送
信されるビットの流れのための192kbs全二重デジタル径
路を備える。DSCは受取ったビットの流れをB1およびB2
チャネル（各64kbs）およびＤチャネル（16kbs）に分離
させる。Ｂチャネルはマルチプレクサ170を介してユー
ザの制御の下で第１図に例示される機能ブロックの様々
なものに径路付けられる。マルチプレクサ170は関連し
た同時係属中のAlan T.ClarkおよびArthur F.Langeの
ための「プログラム可能データ経路指示マルチプレク
サ」と題する1985年７月26日に出願された米国特許出願
連続番号第759,624号の主題であり、これはこの出願の
譲受人に譲り受けられた。この関連した同時係属中の出
願はここで引用により援用される。ＤチャネルはDSC34
のレベル２で部分的に処理され、そしてマイクロプロセ
ッサインターフェイス（MPI）100を介して追加の処理の
ためにプログラム可能マイクロプロセッサ（図示されて
いない）へと進められる。DSC34はPBXおよび公的応用の
両方に合うように、２つの主要CCITT勧告の両方すなわ
ち「ポイント・トゥ・ポイント」および「ポイント・ト
ゥ・マルチポイント」の加入者形態を支持する。
第１図を参照すると、DSC34は端子LIN1およびLIN2に
接続され、受信器セクション120および送信器セクショ
ン130を含む、ラインインターフェイスユニット（LIU）
110を含む。受信器セクション120は受信器フィルタ、ク
ロック回復のためのデジタル位相ロックループ（DPL
L）、入ってくるビットの流れのフレームのハイマーク
およびローマークを検出するための２つのスライサ、お
よびフレーム同期化のためのフレーム回復回路からな
る。
接続され、受信器セクション120および送信器セクショ
ン130を含む、ラインインターフェイスユニット（LIU）
110を含む。受信器セクション120は受信器フィルタ、ク
ロック回復のためのデジタル位相ロックループ（DPL
L）、入ってくるビットの流れのフレームのハイマーク
およびローマークを検出するための２つのスライサ、お
よびフレーム同期化のためのフレーム回復回路からな
る。
受信機120は入ってくる擬似３進コード化ビット流れ
を第１図に例示されるDSC34の他のブロックにバス140を
介して伝達する前に２進に変換する。受信器110もま
た、DSC34が「ポイント・トゥ・マルチポイント」形態
で動作するとき、潜在的なコンテンション（contentio
n）を解決するためにＤチャネルアクセスプロトコール
を行なう。
を第１図に例示されるDSC34の他のブロックにバス140を
介して伝達する前に２進に変換する。受信器110もま
た、DSC34が「ポイント・トゥ・マルチポイント」形態
で動作するとき、潜在的なコンテンション（contentio
n）を解決するためにＤチャネルアクセスプロトコール
を行なう。
送信器セクション130は、２進−擬似３進エンコーダ
と、ライン駆動器からなりこれはバス140の信号を受取
りそして外に出ていくビットの流れがそこからDSC34のL
OUT1およびLOUT2の端子でそこから発生されることを引
き起こす。この外に出ていくビットの流れはCCITT勧告
で「Ｓ」インターフェイスのために特定されたものであ
る。
と、ライン駆動器からなりこれはバス140の信号を受取
りそして外に出ていくビットの流れがそこからDSC34のL
OUT1およびLOUT2の端子でそこから発生されることを引
き起こす。この外に出ていくビットの流れはCCITT勧告
で「Ｓ」インターフェイスのために特定されたものであ
る。
LIU110は「Ｓ」インターフェイスのレベル１の活性化
および不活性化に関するCCITT勧告に従う。これは規格
のCCITT「Info」信号を送信およびデコードすることに
よって達成される。LIU110はまた、DSC34のフックスイ
ッチ（HSW）端子上の信号に応答する。HSW端子はハンド
セットのオフフックまたはオンフックの状態を示す信号
を受取る。
および不活性化に関するCCITT勧告に従う。これは規格
のCCITT「Info」信号を送信およびデコードすることに
よって達成される。LIU110はまた、DSC34のフックスイ
ッチ（HSW）端子上の信号に応答する。HSW端子はハンド
セットのオフフックまたはオンフックの状態を示す信号
を受取る。
DSC34またはバス140に接続されたデータリンク制御器
（DLC）150を含み、これはLIU110を介して受取られる16
kbsDチャネルを部分的に処理する。プロトコールのレベ
ル２の部分的な処理はフラッグの検出および発生、零の
削除および挿入、エラー検出のためのフレームチェック
連続処理、およびいくつかのアドレス能力を含む。外部
のマイクロプロセッサ（図示せず）はDLC150を初期設定
し、そしてより高いレベルのプロトコール処理を行な
う。DSC34が受信モードのとき、ＤチャネルデータはLIU
110からDLC150にバス140を介して伝達され、次にDSC34
の８個のデータ端子（D0、D1、D2、D3、D4、D5、D6、お
よびD7）から外部のマイクロプロセッサに送信するため
のマイクロプロセッサインターフェイス（MPI）100に伝
達される。DSCが送信モードにあるとき、Ｄチャネルデ
ータは「Ｓ」インターフェイス上へのＤチャネル上の送
信のためにMPI100からLIU110へとDLC150を介して伝達さ
れる。
（DLC）150を含み、これはLIU110を介して受取られる16
kbsDチャネルを部分的に処理する。プロトコールのレベ
ル２の部分的な処理はフラッグの検出および発生、零の
削除および挿入、エラー検出のためのフレームチェック
連続処理、およびいくつかのアドレス能力を含む。外部
のマイクロプロセッサ（図示せず）はDLC150を初期設定
し、そしてより高いレベルのプロトコール処理を行な
う。DSC34が受信モードのとき、ＤチャネルデータはLIU
110からDLC150にバス140を介して伝達され、次にDSC34
の８個のデータ端子（D0、D1、D2、D3、D4、D5、D6、お
よびD7）から外部のマイクロプロセッサに送信するため
のマイクロプロセッサインターフェイス（MPI）100に伝
達される。DSCが送信モードにあるとき、Ｄチャネルデ
ータは「Ｓ」インターフェイス上へのＤチャネル上の送
信のためにMPI100からLIU110へとDLC150を介して伝達さ
れる。
DSC34内に含まれる主要オーディオプロセッサ（MAP）
160はD/Aセクション162内でデジタル−アナログ（D/A）
変換、A/Dセクション164内でアナログ−デジタル（A/
D）変換を行ないおよび受信／送信フィルタセクション1
66内でDLC34内に存在する信号のデジタルフィルタリン
グを行なう。アナログオーディオ信号はイヤホン端子
（EAR1およびEAR2）でDSC34のMAP部分に与えられること
ができ、２つの一般のアナログ入力（AINA、AINB、AGN
D）およびアナログ音声信号は拡声器端子（LS1およびLS
2）でMAP部分によって発生される。MAP160はそれぞれEA
R1、EAR2、AINA、またはAINB端子で受取られるか、また
はLS1およびLS2端子で発生されるべきオーディオ信号の
デジタル表示を搬送するバス140上のデジタル信号を送
信および受信する。
160はD/Aセクション162内でデジタル−アナログ（D/A）
変換、A/Dセクション164内でアナログ−デジタル（A/
D）変換を行ないおよび受信／送信フィルタセクション1
66内でDLC34内に存在する信号のデジタルフィルタリン
グを行なう。アナログオーディオ信号はイヤホン端子
（EAR1およびEAR2）でDSC34のMAP部分に与えられること
ができ、２つの一般のアナログ入力（AINA、AINB、AGN
D）およびアナログ音声信号は拡声器端子（LS1およびLS
2）でMAP部分によって発生される。MAP160はそれぞれEA
R1、EAR2、AINA、またはAINB端子で受取られるか、また
はLS1およびLS2端子で発生されるべきオーディオ信号の
デジタル表示を搬送するバス140上のデジタル信号を送
信および受信する。
データ径路指示マルチプレクサ（MUX）170は外部のマ
イクロプロセッサを介して外部でプログラム可能であ
り、そして応答して、それぞれDSC34の直列Ｂ入力（SBI
N）端子とDSC34の直列Ｂ出力（SBOUT）端子でDSC34から
受取られそして外部の周辺装置に送信される、B1および
B2チャネル上の多重化ビットの流れを制御する。MUX170
は、SBIN端子、SBOUT端子、MP100、LIU110、およびMAP1
60を含むソースおよび行き先を有する様々の異なる信号
経路をバス140を介して確立するためにプログラムされ
得る。第１図のMUX170は、（MAPのための）Ba、（MPIの
ための）BbおよびBc、（Ｂ直列ポートのための）Bd、Be
およびBf、および（LIUのための）B1およびB2として示
される内部論理チャネルを用いて、MPI100、LIU110、お
よびMAP160へと64kbsのB1およびB2チャネルを選択的に
経路づける。ＤチャネルデータはLIU110から直接にDLC1
50へ送られる。MUX170のＢ直列ポートはまた、直列クロ
ック（SCLK）信号ラインおよび直列フレーム同期化（SF
S）信号ラインを含む。ゆえに、MUX170のＢ直列ポート
は第１図に示されるようにSBIN、SBOUT、SCLKおよびSFS
の４つの信号ラインからなる。
イクロプロセッサを介して外部でプログラム可能であ
り、そして応答して、それぞれDSC34の直列Ｂ入力（SBI
N）端子とDSC34の直列Ｂ出力（SBOUT）端子でDSC34から
受取られそして外部の周辺装置に送信される、B1および
B2チャネル上の多重化ビットの流れを制御する。MUX170
は、SBIN端子、SBOUT端子、MP100、LIU110、およびMAP1
60を含むソースおよび行き先を有する様々の異なる信号
経路をバス140を介して確立するためにプログラムされ
得る。第１図のMUX170は、（MAPのための）Ba、（MPIの
ための）BbおよびBc、（Ｂ直列ポートのための）Bd、Be
およびBf、および（LIUのための）B1およびB2として示
される内部論理チャネルを用いて、MPI100、LIU110、お
よびMAP160へと64kbsのB1およびB2チャネルを選択的に
経路づける。ＤチャネルデータはLIU110から直接にDLC1
50へ送られる。MUX170のＢ直列ポートはまた、直列クロ
ック（SCLK）信号ラインおよび直列フレーム同期化（SF
S）信号ラインを含む。ゆえに、MUX170のＢ直列ポート
は第１図に示されるようにSBIN、SBOUT、SCLKおよびSFS
の４つの信号ラインからなる。
直列クロックは公称192キロヘルツの同期クロックを
与えこれは同期化アクティビティが「Ｓ」インターフェ
イスで検出されるとき「Ｓ」インターフェイスの情報と
同期しており、それ以外のときは公称192キロヘルツの
周波数で自走である。直列フレーム同期化パルスは、Ｂ
直列ポートでフレーム同期化を与えるために用いられ
る。SCLKおよびSFS信号ライン上のタイミング信号は第
３図のＢ直列ポートタイミング図に関連して下により詳
細に説明される。
与えこれは同期化アクティビティが「Ｓ」インターフェ
イスで検出されるとき「Ｓ」インターフェイスの情報と
同期しており、それ以外のときは公称192キロヘルツの
周波数で自走である。直列フレーム同期化パルスは、Ｂ
直列ポートでフレーム同期化を与えるために用いられ
る。SCLKおよびSFS信号ライン上のタイミング信号は第
３図のＢ直列ポートタイミング図に関連して下により詳
細に説明される。
CCITTのシリーズＩの430の勧告に精通することは、こ
の発明の理解に有益である。これらの勧告はしたがって
ここに援用される。この発明に特に興味あるものの中
に、CCITT「Ｄシリーズ勧告」臨時書類18−Ｅの180頁で
表の3/I.430で示される、「端末側での活性化／不活性
化層１有限状態マトリックス」がある。
の発明の理解に有益である。これらの勧告はしたがって
ここに援用される。この発明に特に興味あるものの中
に、CCITT「Ｄシリーズ勧告」臨時書類18−Ｅの180頁で
表の3/I.430で示される、「端末側での活性化／不活性
化層１有限状態マトリックス」がある。
この発明の直列ポート同期装置の論理図は第２図に示
される。示されるように、直列ポート同期装置はMUX170
の「直列入力／出力制御器」部分の中にある。MUX170の
残余部分は、関連した同時係属中の「プログラム可能デ
ータ経路指示マルチプレクサ」と題する出願に説明され
る。それらの説明はここに引用により援用される。
される。示されるように、直列ポート同期装置はMUX170
の「直列入力／出力制御器」部分の中にある。MUX170の
残余部分は、関連した同時係属中の「プログラム可能デ
ータ経路指示マルチプレクサ」と題する出願に説明され
る。それらの説明はここに引用により援用される。
LIU110の受信器セクション120によって発生される回
復された受信クロック（REC CLK）信号は信号ライン20
0を介してMUX170の直列ポート同期装置部分へ伝達され
る。受取られたクロック信号はLIU110の受信器セクショ
ン120によって発生され、そして50％のデューティ比で1
92キロヘルツの公称周波数を有する。「Ｓ」インターフ
ェイスでの同期的アクティビティの検出の間、（表3/I.
430の「F6」または「F7」状態）REC CLK信号は、
「Ｓ」インターフェイスで受取られる250マイクロセカ
ンドのフレームごと、＋／−160ナノセカンドの最大ジ
ッタ速度で「Ｓ」インターフェイスの情報に位相ロック
される。（F6およびF7以外の）非同期化および不活性状
態では、REC CLK信号は迅速な位相獲得のためにLIU110
内部の回路によって粗く調整され得る。
復された受信クロック（REC CLK）信号は信号ライン20
0を介してMUX170の直列ポート同期装置部分へ伝達され
る。受取られたクロック信号はLIU110の受信器セクショ
ン120によって発生され、そして50％のデューティ比で1
92キロヘルツの公称周波数を有する。「Ｓ」インターフ
ェイスでの同期的アクティビティの検出の間、（表3/I.
430の「F6」または「F7」状態）REC CLK信号は、
「Ｓ」インターフェイスで受取られる250マイクロセカ
ンドのフレームごと、＋／−160ナノセカンドの最大ジ
ッタ速度で「Ｓ」インターフェイスの情報に位相ロック
される。（F6およびF7以外の）非同期化および不活性状
態では、REC CLK信号は迅速な位相獲得のためにLIU110
内部の回路によって粗く調整され得る。
LIU110の受信器セクション120もまた、それぞれ信号
ライン202および204上に「Ｓ」インターフェイスの情報
との同期化（「F6」）の検出、および「Ｓ」インターフ
ェイスのアクティビティ（「F7」）の検出を示す信号を
発生する。これらの状態F6およびF7は、それぞれ受信デ
ータと同期が確立されたことおよび受信データが有効デ
ータでありこの受信データに対し同期を確立すべきこと
を示しているが、これらの状態を示す信号の発生態様は
任意であり、LIU110に含まれる受信機セクション120か
らCCITT規格を満たす装置により発生される。
ライン202および204上に「Ｓ」インターフェイスの情報
との同期化（「F6」）の検出、および「Ｓ」インターフ
ェイスのアクティビティ（「F7」）の検出を示す信号を
発生する。これらの状態F6およびF7は、それぞれ受信デ
ータと同期が確立されたことおよび受信データが有効デ
ータでありこの受信データに対し同期を確立すべきこと
を示しているが、これらの状態を示す信号の発生態様は
任意であり、LIU110に含まれる受信機セクション120か
らCCITT規格を満たす装置により発生される。
信号ライン200はREC CLK信号を直列ポート同期装置
のＤ型フリップフロップ206の入力端子および第２のＤ
型フリップフロップ208の入力端子に伝達する。フリッ
プフロップ206の「Ｑ」出力は、ANDゲート210の補の入
力端子に、そしてもうひとつのANDゲート212の真の入力
に接続される。フリップフロップ208の「Ｑ」出力端子
は、ANDゲート210の第２の補の入力端子およびANDゲー
ト212の第２の真の入力端子に接続される。
のＤ型フリップフロップ206の入力端子および第２のＤ
型フリップフロップ208の入力端子に伝達する。フリッ
プフロップ206の「Ｑ」出力は、ANDゲート210の補の入
力端子に、そしてもうひとつのANDゲート212の真の入力
に接続される。フリップフロップ208の「Ｑ」出力端子
は、ANDゲート210の第２の補の入力端子およびANDゲー
ト212の第２の真の入力端子に接続される。
LIU110によって発生されたF6およびF7信号は、それぞ
れ信号ライン202および204を介してORゲート214の入力
端子に伝達される。ORゲート214の出力端子は第３のAND
ゲート216の入力端子に接続される。ANDゲート216の出
力端子はANDゲート210の真の入力端子と、ANDゲート212
の第３の真の入力端子に接続される。モジュロ３カウン
タ218の出力端子はANDゲート216の第２の入力端子に接
続される。
れ信号ライン202および204を介してORゲート214の入力
端子に伝達される。ORゲート214の出力端子は第３のAND
ゲート216の入力端子に接続される。ANDゲート216の出
力端子はANDゲート210の真の入力端子と、ANDゲート212
の第３の真の入力端子に接続される。モジュロ３カウン
タ218の出力端子はANDゲート216の第２の入力端子に接
続される。
ANDゲート210はその出力端子でSLOW信号を発生し、こ
れは可変モジュロ（公称32で除算の）カウンタ220の33
で除算の入力端子に伝達される。ANDゲート212はその出
力端子でFAST信号を発生し、これは可変モジュロカウン
タ220の31で除算の入力端子に伝達される。可変モジュ
ロカウンタ220はまたクロック入力で、DSC34のOSC180の
部分の内部のクロックによって発生される6.144メガヘ
ルツ マスタクロック（MCLK）信号を受取る。MCLK信号
はまたDSC34のLIU110部分に伝達される。
れは可変モジュロ（公称32で除算の）カウンタ220の33
で除算の入力端子に伝達される。ANDゲート212はその出
力端子でFAST信号を発生し、これは可変モジュロカウン
タ220の31で除算の入力端子に伝達される。可変モジュ
ロカウンタ220はまたクロック入力で、DSC34のOSC180の
部分の内部のクロックによって発生される6.144メガヘ
ルツ マスタクロック（MCLK）信号を受取る。MCLK信号
はまたDSC34のLIU110部分に伝達される。
可変モジュロカウンタ220はその31で除算のおよび33
の除算の端子での入力に依存する３つのモードの１つで
動作することができる。もし両方の入力がLOWなら、カ
ウンタ220はその公称32で除算のモードで機能する。も
しそれぞれ、33で除算の端子か31で除算の端子での入力
がハイなら、カウンタ220はそれぞれ、で除算または31
で除算のモードで動作する。カウンタ220の出力端子で
発生される結果として生じる信号は、直列ポートで時間
多重化情報を同期化するために用いられるSCLK信号であ
る。
の除算の端子での入力に依存する３つのモードの１つで
動作することができる。もし両方の入力がLOWなら、カ
ウンタ220はその公称32で除算のモードで機能する。も
しそれぞれ、33で除算の端子か31で除算の端子での入力
がハイなら、カウンタ220はそれぞれ、で除算または31
で除算のモードで動作する。カウンタ220の出力端子で
発生される結果として生じる信号は、直列ポートで時間
多重化情報を同期化するために用いられるSCLK信号であ
る。
SCLK信号はモジュロ−３カウンタ218のクロック入力
に伝達され、SCLK信号のいかなる３つの連続期間でも１
つの位相調整のみが起こることを確実にする。
に伝達され、SCLK信号のいかなる３つの連続期間でも１
つの位相調整のみが起こることを確実にする。
可変モジュロカウンタ220の第２の出力端子の状態15
（ST15）信号はフリップフロップ206の活性ロークロッ
ク入力端子に伝達される。ST15信号はその公称32の時間
間隔の15番目の時間間隔の間、カウンタ220によって発
生される。カウンタ220の第３の出力端子での状態16（S
T16）信号は、フリップフロップ208の活性ロークロック
入力端子に伝達される。ST16信号はカウンタ220の公称3
2の時間間隔16番目の時間間隔の間に発生される。すな
わち、信号ST15およびST16の発生時点の間の時点におい
て、公称32で除算のモードで可変モジュールカウンタ22
0が動作したときにはクロック信号SCLKのレベルが変化
する。したがってこれらの信号ST15およびST16は、発生
すべきクロック信号SCLKのレベル変化時点を与えること
が理解されよう。
（ST15）信号はフリップフロップ206の活性ロークロッ
ク入力端子に伝達される。ST15信号はその公称32の時間
間隔の15番目の時間間隔の間、カウンタ220によって発
生される。カウンタ220の第３の出力端子での状態16（S
T16）信号は、フリップフロップ208の活性ロークロック
入力端子に伝達される。ST16信号はカウンタ220の公称3
2の時間間隔16番目の時間間隔の間に発生される。すな
わち、信号ST15およびST16の発生時点の間の時点におい
て、公称32で除算のモードで可変モジュールカウンタ22
0が動作したときにはクロック信号SCLKのレベルが変化
する。したがってこれらの信号ST15およびST16は、発生
すべきクロック信号SCLKのレベル変化時点を与えること
が理解されよう。
第3A図ないし第3C図のタイミング図を参照すると、非
同期化およびノーアクティビティ状態（状態F6およびF7
以外）では、ライン202および204上の信号はローとな
り、そしてこれらからORゲート214によって発生される
結果として生じる信号はローとなる。ここで、図3Aない
し図3Cにおいて横軸はマスタクロック信号のサイクル期
間を示す。ゆえに、ANDゲート216によって発生される信
号は、その入力端子の１つがローなのでローとなる。し
たがって、ANDゲート216の出力端子に接続されるANDゲ
ート210および212の真入力端子での結果として生じる信
号は、ローとなり、ANDゲート210および212の出力端子
での信号はローとなる。このように、可変モジュロカウ
ンタ220へのSLOWおよびFAST入力信号はローに保持さ
れ、カウンタ220は公称32で除算のモードで動作し、そ
れによって自走192キロヘルツSCLK信号を直列ポートで
与える。すなわち、カウンタ220は、公称32で除算のモ
ードで動作した場合には、マスタクロック信号の周波数
6.144メガヘルツを32で除算し、周波数192キロヘルツの
クロック信号SCLKを発生する。したがって図3Aないし図
3Cに示されるように、このカウンタ220は、除算係数を
分周比とする分周器として機能している。したがって、
クロック獲得または再同期化の間に起こるREC CLK信号
内のいかなるジッタも、SCLK信号内に現われない。
同期化およびノーアクティビティ状態（状態F6およびF7
以外）では、ライン202および204上の信号はローとな
り、そしてこれらからORゲート214によって発生される
結果として生じる信号はローとなる。ここで、図3Aない
し図3Cにおいて横軸はマスタクロック信号のサイクル期
間を示す。ゆえに、ANDゲート216によって発生される信
号は、その入力端子の１つがローなのでローとなる。し
たがって、ANDゲート216の出力端子に接続されるANDゲ
ート210および212の真入力端子での結果として生じる信
号は、ローとなり、ANDゲート210および212の出力端子
での信号はローとなる。このように、可変モジュロカウ
ンタ220へのSLOWおよびFAST入力信号はローに保持さ
れ、カウンタ220は公称32で除算のモードで動作し、そ
れによって自走192キロヘルツSCLK信号を直列ポートで
与える。すなわち、カウンタ220は、公称32で除算のモ
ードで動作した場合には、マスタクロック信号の周波数
6.144メガヘルツを32で除算し、周波数192キロヘルツの
クロック信号SCLKを発生する。したがって図3Aないし図
3Cに示されるように、このカウンタ220は、除算係数を
分周比とする分周器として機能している。したがって、
クロック獲得または再同期化の間に起こるREC CLK信号
内のいかなるジッタも、SCLK信号内に現われない。
「Ｓ」インターフェイスで情報の同期化が達成されか
つ確かめられると、LIU110はF6またはF7状態信号のどち
らかを発生し、こうしてORゲート214の出力端子での信
号はハイとなる。LIU110によって発生されたREC CLK信
号はフリップフロップ206および208に与えられ、図3Aな
いし図3Cに示すように、SCLK信号の１サイクルにおける
時間間隔15の間はフリップフロップ206によって、そし
て時間間隔16の間はフリップフロップ208によってサン
プリングされる。なぜならこれらのフリップフロップは
それぞれST15およびST16をクロック信号としてカウンタ
220から受取るからである。
つ確かめられると、LIU110はF6またはF7状態信号のどち
らかを発生し、こうしてORゲート214の出力端子での信
号はハイとなる。LIU110によって発生されたREC CLK信
号はフリップフロップ206および208に与えられ、図3Aな
いし図3Cに示すように、SCLK信号の１サイクルにおける
時間間隔15の間はフリップフロップ206によって、そし
て時間間隔16の間はフリップフロップ208によってサン
プリングされる。なぜならこれらのフリップフロップは
それぞれST15およびST16をクロック信号としてカウンタ
220から受取るからである。
もしカウンタ220の出力端子のSLCK信号がREC CLK信
号と適切な位相関係にあるなら、フリップフロップ206
はローを発生し、フリップフロップ208はハイを発生す
る。この状況は第3A図のタイミング図に例示され、そこ
ではREC CLK信号波形300およびSCLK信号波形302が０、
１、２、…、31と数字をうたれた可変モジュロカウンタ
220の32の時間間隔に対してプロットされて示される。
示されるように、時間間隔15の間、フリップフロップ20
6は第3A図の波形304に示されるように、カウンタ220か
らST15クロック信号を受取り、そしてローであるREC C
LK信号をサンプリングする。ゆえに、フリップフロップ
206は波形308で示されるように、時間間隔16で始まるロ
ーを発生する。同様に、フリップフロップ208は時間間
隔16の間、カウンタ220からST16クロック信号の波形306
を受取り、そしてハイであるREC CLK信号をサンプリン
グする。ゆえに、フリップフロップ208は波形310に示さ
れるように、時間間隔17で始まるハイを発生する。フリ
ップフロップ206および208は、従ってREC CLKとSCLK信
号の間の適切な位相関係の場合に補の信号を発生するの
で、ANDゲート210および212の両方はローを発生し、し
たがって、カウンタ220への33で除算のまたは31で除算
の入力はいずれも活性化されず、こうしてそれはその公
称モードで動作する。第3B図に示されるように、もしRE
C CLK信号波形320は位相がはずれており、第3B図に示
されるようにSCLK信号波形320より遅れているなら、フ
リップフロップ206および208は両方ともローを発生す
る。時間間隔15の間、フリップフロップ206はカウンタ2
20からST15クロック信号波形324を受取り、そしてロー
であるREC CLK信号をサンプリングする。ゆえに、フリ
ップフロップ206は波形328に示されるように、時間間隔
16で始まるローを発生する。同様に、フリップフロップ
208は時間間隔16の間、カウンタ220からST16のクロック
信号の波形326を受取り、そしてローであるREC CLK信
号をサンプリングする。フリップフロップ208は波形330
に示されるように、時間間隔17で始まるローを発生す
る。フリップフロップ206および208はSCLKがREC CLKに
関して進んでいる場合、等しくロー信号を発生するの
で、モジュロ−３カウンタ218がハイを発生している間
はいかなる間隔でもANDゲート210はハイを発生し、AND
ゲート212はローを発生する。したがって、SCLKがREC
CLKより進んでいるときフリップフロップ210によって発
生されるSLOW信号はハイとなり、そしてANDゲート212に
よって発生されるFAST信号は、ローとなる。33で除算の
カウンタ220への入力は活性化され、そしてカウンタ220
は、第3B図に例示される間隔の残りの間、33で除算のモ
ードで動作する。こうして、SCLK波形322は第3B図に示
されるように33番目の時間間隔までローレベルに戻らな
い。結果として生じる１つの時間間隔遅延は、第3B図に
示されるように、間隔33で始まる次のクロックサイクル
で始まるREC CLK信号の適切な位相関係により近くSCLK
信号波形を位置決めする。すなわち、次のクロックサイ
クルの開始時点がマスタクロック信号の１周期遅延され
ることになる。信号ST15およびST16はこのクロックサイ
クルの開始時点からカウントされて時間間隔15および16
のときに発生される。これらの信号ST15およびST16は、
SCLK信号が公称32の除算モードで動作しているときに発
生される場合のSCLN信号のレベルの変化時点を示す。し
たがって、次のクロックサイクルにおけるSCLK信号の位
相がマスタクロック信号の１周期分遅延されたことにな
る。言換えれば、33の除算モードで可変モジュールカウ
ンタ220動作させることにより、SCLK信号の位相のみを
マスタクロック信号の１周期遅延させることができる。
号と適切な位相関係にあるなら、フリップフロップ206
はローを発生し、フリップフロップ208はハイを発生す
る。この状況は第3A図のタイミング図に例示され、そこ
ではREC CLK信号波形300およびSCLK信号波形302が０、
１、２、…、31と数字をうたれた可変モジュロカウンタ
220の32の時間間隔に対してプロットされて示される。
示されるように、時間間隔15の間、フリップフロップ20
6は第3A図の波形304に示されるように、カウンタ220か
らST15クロック信号を受取り、そしてローであるREC C
LK信号をサンプリングする。ゆえに、フリップフロップ
206は波形308で示されるように、時間間隔16で始まるロ
ーを発生する。同様に、フリップフロップ208は時間間
隔16の間、カウンタ220からST16クロック信号の波形306
を受取り、そしてハイであるREC CLK信号をサンプリン
グする。ゆえに、フリップフロップ208は波形310に示さ
れるように、時間間隔17で始まるハイを発生する。フリ
ップフロップ206および208は、従ってREC CLKとSCLK信
号の間の適切な位相関係の場合に補の信号を発生するの
で、ANDゲート210および212の両方はローを発生し、し
たがって、カウンタ220への33で除算のまたは31で除算
の入力はいずれも活性化されず、こうしてそれはその公
称モードで動作する。第3B図に示されるように、もしRE
C CLK信号波形320は位相がはずれており、第3B図に示
されるようにSCLK信号波形320より遅れているなら、フ
リップフロップ206および208は両方ともローを発生す
る。時間間隔15の間、フリップフロップ206はカウンタ2
20からST15クロック信号波形324を受取り、そしてロー
であるREC CLK信号をサンプリングする。ゆえに、フリ
ップフロップ206は波形328に示されるように、時間間隔
16で始まるローを発生する。同様に、フリップフロップ
208は時間間隔16の間、カウンタ220からST16のクロック
信号の波形326を受取り、そしてローであるREC CLK信
号をサンプリングする。フリップフロップ208は波形330
に示されるように、時間間隔17で始まるローを発生す
る。フリップフロップ206および208はSCLKがREC CLKに
関して進んでいる場合、等しくロー信号を発生するの
で、モジュロ−３カウンタ218がハイを発生している間
はいかなる間隔でもANDゲート210はハイを発生し、AND
ゲート212はローを発生する。したがって、SCLKがREC
CLKより進んでいるときフリップフロップ210によって発
生されるSLOW信号はハイとなり、そしてANDゲート212に
よって発生されるFAST信号は、ローとなる。33で除算の
カウンタ220への入力は活性化され、そしてカウンタ220
は、第3B図に例示される間隔の残りの間、33で除算のモ
ードで動作する。こうして、SCLK波形322は第3B図に示
されるように33番目の時間間隔までローレベルに戻らな
い。結果として生じる１つの時間間隔遅延は、第3B図に
示されるように、間隔33で始まる次のクロックサイクル
で始まるREC CLK信号の適切な位相関係により近くSCLK
信号波形を位置決めする。すなわち、次のクロックサイ
クルの開始時点がマスタクロック信号の１周期遅延され
ることになる。信号ST15およびST16はこのクロックサイ
クルの開始時点からカウントされて時間間隔15および16
のときに発生される。これらの信号ST15およびST16は、
SCLK信号が公称32の除算モードで動作しているときに発
生される場合のSCLN信号のレベルの変化時点を示す。し
たがって、次のクロックサイクルにおけるSCLK信号の位
相がマスタクロック信号の１周期分遅延されたことにな
る。言換えれば、33の除算モードで可変モジュールカウ
ンタ220動作させることにより、SCLK信号の位相のみを
マスタクロック信号の１周期遅延させることができる。
逆に、もし第3C図に示されるように、REC CLK信号の
波形340が位相から外れており、そしてSCLK波形342より
進んでいるなら、フリップフロップ206は両方ともハイ
を発生する。時間間隔15の間、フリップフロップ206は
カウンタ220からST15クロック信号の波形344を受取り、
ローであるREC CLK信号をサンプリングする。ゆえに、
フリップフロップ206は波形348に示されるように、時間
間隔16で始まるハイを発生する。同様に、フリップフロ
ップ208はカウンタ220から時間間隔16の間、ST16クロッ
ク信号の波形346を受取り、ハイであるREC CLK信号を
サンプリングする。フリップフロップ208は波形350によ
って示されるように、時間間隔17で始まるハイを発生す
る。フリップフロップ206および208はそれぞれ両方がハ
イ信号を発生するので、モジュロ３カウンタ218がハイ
を発生している間はいかなる間隔でもSCLKがREC CLKに
関して遅れていると、ANDゲート210はローのSLOW信号を
発生し、ANDゲート212はハイのFAST信号を発生する。し
たがって、31で除算のカウンタ220への入力は活性化さ
れ、そしてカウンタ220は第3C図に例示される間隔の残
りの間、31で除算のモードで動作する。こうしてSCLK波
形342は第3C図に示されるように、31番目の時間間隔で
ローレベルに戻る。結果として生じる１つの時間間隔の
前進は、第3C図に示されるように、間隔31で始まる次の
クロックサイクルで始まるREC CLK信号の適切な位相関
係により近くSCLK信号の波形を位置決めする。すなわ
ち、次のクロックサイクルの開始時点はマスタクロック
信号の１周期分早められ、応じて信号ST15およびST16の
発生時点が前のクロックサイクルと比べてマスタクロッ
ク信号の１周期早くされるため、結果としてSCLK信号の
位相がマスタクロック信号の１周期早くされる。上述の
一連の動作によりSCLK信号の位相のみがマスタクロック
信号の１周期を単位として調整される（位相がずれてい
る場合）。
波形340が位相から外れており、そしてSCLK波形342より
進んでいるなら、フリップフロップ206は両方ともハイ
を発生する。時間間隔15の間、フリップフロップ206は
カウンタ220からST15クロック信号の波形344を受取り、
ローであるREC CLK信号をサンプリングする。ゆえに、
フリップフロップ206は波形348に示されるように、時間
間隔16で始まるハイを発生する。同様に、フリップフロ
ップ208はカウンタ220から時間間隔16の間、ST16クロッ
ク信号の波形346を受取り、ハイであるREC CLK信号を
サンプリングする。フリップフロップ208は波形350によ
って示されるように、時間間隔17で始まるハイを発生す
る。フリップフロップ206および208はそれぞれ両方がハ
イ信号を発生するので、モジュロ３カウンタ218がハイ
を発生している間はいかなる間隔でもSCLKがREC CLKに
関して遅れていると、ANDゲート210はローのSLOW信号を
発生し、ANDゲート212はハイのFAST信号を発生する。し
たがって、31で除算のカウンタ220への入力は活性化さ
れ、そしてカウンタ220は第3C図に例示される間隔の残
りの間、31で除算のモードで動作する。こうしてSCLK波
形342は第3C図に示されるように、31番目の時間間隔で
ローレベルに戻る。結果として生じる１つの時間間隔の
前進は、第3C図に示されるように、間隔31で始まる次の
クロックサイクルで始まるREC CLK信号の適切な位相関
係により近くSCLK信号の波形を位置決めする。すなわ
ち、次のクロックサイクルの開始時点はマスタクロック
信号の１周期分早められ、応じて信号ST15およびST16の
発生時点が前のクロックサイクルと比べてマスタクロッ
ク信号の１周期早くされるため、結果としてSCLK信号の
位相がマスタクロック信号の１周期早くされる。上述の
一連の動作によりSCLK信号の位相のみがマスタクロック
信号の１周期を単位として調整される（位相がずれてい
る場合）。
第3B図および第3C図に関連して上に説明されるよう
に、この発明の直列ポート同期装置の動作は、ANDゲー
ト216を介してSCLK発生器のカウンタ220からANDゲート2
10および212の真の入力端子へと導く、回路内のモジュ
ロ３カウンタ218の存在のために、SCLKクロック信号の
３つの期間のごとに多くても１つの位相調整を発生す
る。すなわち、モジュール３カウンタ218は、可変モジ
ュールカウンタ220と同様、分周比を３とする分周器と
して動作し、SCLK信号を３分周した信号を発生する。す
なわち、モジュール３カウンタ218のデューティ比が50
％のときにはSCLK信号の3/2周期の間ハイレベルとな
り、続く3/2周期の間ローレベルとなる信号がこのモジ
ュール３カウンタ218から発生される。言換えると、SCL
K信号の３周期を１周期とする信号がこのモジュール３
カウンタ218から発生され、このモジュール３カウンタ2
18の出力がハイレベルのときに位相調整が行なわれる。
したがって、このモジュール３カウンタ218の出力が、S
CLK信号の３クロックサイクルのうち１クロックサイク
ルのSCLK信号の変化時点においてモジュール３カウンタ
218の出力はハイレベルとなるように設定することがで
きる。これにより可変モジュールカウンタ220における
位相調整動作はSCLK信号の３クロックサイクルのうちの
１クロックサイクルにおいてのみ実行され、すなわちSC
LK信号の３クロックサイクルごとにSCLK信号の位相調整
が行なわれる。たとえばSCLK信号が第3B図のように、RE
C CLK信号がSCLKクロック期間の半分だけ進むといった
最悪の場合でも、16のSLOW調整信号の発生がSCLKクロッ
クを再同期化するために必要とされる。この場合１つの
位相調整が３つのSCLKクロック期間ごとに起こるので、
LIU110がF6またはF7状態のいずれかに入った後にSCLK信
号をREC CLK信号に位相ロックするために多くても48の
SCLKクロック期間（250マイクロセカンド）が必要であ
る。
に、この発明の直列ポート同期装置の動作は、ANDゲー
ト216を介してSCLK発生器のカウンタ220からANDゲート2
10および212の真の入力端子へと導く、回路内のモジュ
ロ３カウンタ218の存在のために、SCLKクロック信号の
３つの期間のごとに多くても１つの位相調整を発生す
る。すなわち、モジュール３カウンタ218は、可変モジ
ュールカウンタ220と同様、分周比を３とする分周器と
して動作し、SCLK信号を３分周した信号を発生する。す
なわち、モジュール３カウンタ218のデューティ比が50
％のときにはSCLK信号の3/2周期の間ハイレベルとな
り、続く3/2周期の間ローレベルとなる信号がこのモジ
ュール３カウンタ218から発生される。言換えると、SCL
K信号の３周期を１周期とする信号がこのモジュール３
カウンタ218から発生され、このモジュール３カウンタ2
18の出力がハイレベルのときに位相調整が行なわれる。
したがって、このモジュール３カウンタ218の出力が、S
CLK信号の３クロックサイクルのうち１クロックサイク
ルのSCLK信号の変化時点においてモジュール３カウンタ
218の出力はハイレベルとなるように設定することがで
きる。これにより可変モジュールカウンタ220における
位相調整動作はSCLK信号の３クロックサイクルのうちの
１クロックサイクルにおいてのみ実行され、すなわちSC
LK信号の３クロックサイクルごとにSCLK信号の位相調整
が行なわれる。たとえばSCLK信号が第3B図のように、RE
C CLK信号がSCLKクロック期間の半分だけ進むといった
最悪の場合でも、16のSLOW調整信号の発生がSCLKクロッ
クを再同期化するために必要とされる。この場合１つの
位相調整が３つのSCLKクロック期間ごとに起こるので、
LIU110がF6またはF7状態のいずれかに入った後にSCLK信
号をREC CLK信号に位相ロックするために多くても48の
SCLKクロック期間（250マイクロセカンド）が必要であ
る。
第１図はこの発明の直列ポート同期装置を採用するデジ
タル加入者制御器（DSC）の機能ブロック図である。 第２図はこの発明の直列ポート同期装置の論理図であ
る。 第3A図は受取られたクロックと直列ポートクロックの間
の同相関係を示すタイミング図である。 第3B図はSLOW調整信号の発生を引き起こす受取られたク
ロックと直列ポートクロックの間の位相関係を示すタイ
ミング図である。 第3C図はFAST調整信号の発生を引き起こす、受取られた
クロックと直列ポートクロックの間の位相関係を示すタ
イミング図である。 図において、34はデジタル加入者制御器、100はマイク
ロプロセッサインターフェイス、110はラインインター
フェイスユニット、120は受信器セクション、130は送信
器セクション、140はバス、150はデータリンク制御器、
160は主要オーディオプロセッサ、162はデジタル−アナ
ログセクション、164はアナログ−デジタルセクショ
ン、166は受信／送信フィルタセクション、170はデータ
経路指示マルチプレクサ、180はOSC、200、202および20
4は信号ライン、206および208はフリップフロップ、21
0、212および216はANDゲート、214はORゲート、218はモ
ジュロ３カウンタ、220は可変モジュロカウンタであ
る。
タル加入者制御器（DSC）の機能ブロック図である。 第２図はこの発明の直列ポート同期装置の論理図であ
る。 第3A図は受取られたクロックと直列ポートクロックの間
の同相関係を示すタイミング図である。 第3B図はSLOW調整信号の発生を引き起こす受取られたク
ロックと直列ポートクロックの間の位相関係を示すタイ
ミング図である。 第3C図はFAST調整信号の発生を引き起こす、受取られた
クロックと直列ポートクロックの間の位相関係を示すタ
イミング図である。 図において、34はデジタル加入者制御器、100はマイク
ロプロセッサインターフェイス、110はラインインター
フェイスユニット、120は受信器セクション、130は送信
器セクション、140はバス、150はデータリンク制御器、
160は主要オーディオプロセッサ、162はデジタル−アナ
ログセクション、164はアナログ−デジタルセクショ
ン、166は受信／送信フィルタセクション、170はデータ
経路指示マルチプレクサ、180はOSC、200、202および20
4は信号ライン、206および208はフリップフロップ、21
0、212および216はANDゲート、214はORゲート、218はモ
ジュロ３カウンタ、220は可変モジュロカウンタであ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｍ 11/00 ３０３ 9466−5Ｋ Ｈ０４Ｌ 11/02 Ｄ (56)参考文献 特開 昭58−205336（ＪＰ，Ａ) 特公 昭56−1824（ＪＰ，Ｂ２)
Claims (13)
- 【請求項１】受信クロック信号とマスタクロック信号と
に応答して前記受信クロック信号に位相同期したクロッ
ク信号を発生するための装置であって、 複数のサンプリング可能化信号各々に応答して前記受信
クロック信号をサンプリングして保持し、かつ出力する
サンプリング手段と、 前記受信クロック信号に対する同期動作を行なうべきこ
とを示すモード信号の活性化時に活性化され、前記サン
プリング手段の出力する複数のサンプリングされた受信
クロック信号に従って前記クロック信号と前記受信クロ
ック信号の相対的位相関係を示す位相関係信号を発生す
る位相関係信号発生手段とを備え、前記位相関係信号は
位相の同期、進みおよび遅れのいずれかを示し、 前記モード信号と前記位相関係信号とに応答して、最も
最近発生されたクロック信号に対して前記マスタクロッ
ク信号の１クロック期間位相を調整するとともに、該発
生したクロック信号の１周期内の所定の互いに異なるタ
イミングで前記複数のサンプリング可能化信号を発生す
る位相調整手段を備え、前記位相調整手段は、前記モー
ド信号の非活性化時前記マスタクロック信号に同期して
自走するクロック信号を発生し、かつ前記位相関係信号
発生手段からの前記位相関係信号が位相の進みまたは遅
れを示すとき前記最も新しく発生されたクロック信号を
前記マスタクロック信号の１周期遅れたは進ませるとと
もに前記位相関係信号が同期を示すとき、前記最も新し
く発生したクロック信号に同期したクロック信号を発生
する手段を含む、同期クロック信号発生装置。 - 【請求項２】前記位相関係信号発生手段は、 前記位相調整手段から発生されるクロック信号に応答し
て調整可能化信号を発生する手段と前記サンプリング手
段からの複数のサンプリングされた受信クロック信号と
に応答して、前記調整可能化信号の活性化時前記位相関
係信号を発生するための第１のゲート手段を含む、特許
請求の範囲第１項記載の同期クロック信号発生装置。 - 【請求項３】前記位相関係信号発生手段は、前記位相調
整手段から発生されたクロック信号をカウントし、前記
発生されたクロック信号の予め定められたｎ番目の遷移
ごとにデシメートクロック信号を発生するためのｎ状態
カウント手段と、 前記モード信号と前記デシメートクロック信号とに応答
して前記発生されたクロック信号の前記予め定められた
ｎ番目の遷移ごとに前記調整可能化信号を発生するため
の第２のゲート手段とをさらに含む、特許請求の範囲第
２項記載の同期クロック信号発生装置。 - 【請求項４】前記サンプリング手段は、 前記受信クロック信号を受けるデータ入力端子とクロッ
ク入力端子とを有し、前記複数のサンプリング可能化信
号のうちの第１のサンプリング可能化信号が該クロック
入力端子に与えられたとき活性化され前記受信クロック
信号をサンプリングし、保持しかつ出力する第１のＤ型
フリップフロップと、 前記受信クロック信号を受けるデータ入力端子とクロッ
ク入力端子とを有し、前記複数のサンプリング可能化信
号のうちの第２のサンプリング可能化信号が該クロック
入力端子に与えられたとき該データ入力端子に与えられ
た受信クロック信号をサンプリングし、保持しかつ第２
のサンプリングされた受信クロック信号を発生する第２
のＤ型フリップフロップとを含む、特許請求の範囲第１
項ないし第３項のいずれかに記載の同期クロック信号発
生装置。 - 【請求項５】前記第１のゲート手段は、 前記第１のＤ型フリップフロップからの第１のサンプリ
ングされた受信クロック信号を受ける第１の補の入力端
子と、前記第２のＤ型フリップフロップからの第２のサ
ンプリングされた受信クロック信号を受ける第２の補の
入力端子と、前記調整可能化信号を受ける第１の真入力
端子とを有し、かつこれらの入力端子に与えられた信号
に従って第１の相対的位相関係信号を発生する出力端子
とを有する第１のANDゲートと、 前記第１のサンプリングされた受信クロック信号を受け
る第１の真入力端子と、前記第２のサンプリングされた
受信クロック信号を受ける第２の真入力端子と、前記調
整可能化信号を受ける第３の真入力端子とを有し、これ
らの入力端子に与えられた信号に従って第２の相対的位
相関係信号を発生する出力端子とを有する第２のANDゲ
ートとを含む、特許請求の範囲第４項記載の同期クロッ
ク信号発生装置。 - 【請求項６】前記位相調整手段は、前記マスタクロック
信号をｍ個カウントする公称のｍ状態カウントモード
と、前記マスタクロック信号を（ｍ−１）カウントする
早い（ｍ−１）状態カウントモードと、前記マスタクロ
ック信号を（ｍ＋１）カウントする遅い（ｍ＋１）状態
カウントモードを含む複数の動作モードの動作が可能で
ある可変状態カウンタを備え、 前記可変状態カウンタのカウントモードは前記第１およ
び第２の相対的位相関係信号の論理により決定され、か
つ前記発生されたクロック信号は、前記第１および第２
の相対的位相関係信号により構成される位相関係信号が
同期、遅れまたは進みを示すとき、それぞれ対応して同
期して、進んでまたは遅れて前記位相調整手段から発生
され、かつ前記可変状態カウンタの動作は前記公称のｍ
状態カウントモード、前記早い（ｍ−１）状態カウント
モードまたは前記遅い（ｍ＋１）状態カウントモードに
設定され、かつさらに、 前記サンプリング可能化信号は前記可変状態カウンタの
前記マスタクロック信号の（m/2）−１カウント状態の
間に発生される第１のサンプリング可能化信号と、前記
可変状態カウンタの（m/2）カウント状態の間に発生さ
れる第２のサンプリング可能化信号とを含む、特許請求
の範囲第１項ないし第５項のいずれかに記載の同期クロ
ック信号発生装置。 - 【請求項７】前記第１の相対的位相関係信号および前記
第２の相対的位相関係信号の活性化時、前記可変状態カ
ウンタは対応して前記遅い（ｍ＋１）状態カウントモー
ドおよび前記早い（ｍ−１）状態カウントモード動作に
それぞれ設定され、かつ前記第１および第２の相対的位
相関係信号のいずれも非活性化状態のときには前記可変
状態カウンタは前記公称のｍ状態カウントモードで動作
する、特許請求の範囲第６項記載の同期クロック信号発
生装置。 - 【請求項８】前記第１のＤ型フリップフロップが該クロ
ック入力端子に前記第１のサンプリング可能化信号を受
けかつ前記第２のＤ型フリップフロップがそのクロック
入力端子に前記第２のサンプリング可能化信号を受け
る、特許請求の範囲第６項記載の同期クロック信号発生
装置。 - 【請求項９】第１のモード時に、受信クロック信号との
同期化のために調整されたクロック信号を発生しかつ第
２のモード時に予め定められた周波数で自走するクロッ
ク信号を発生するための方法であって、 （ａ）前記受信クロック信号を複数の異なる時間にサン
プリングしかつ保持するステップと、 （ｂ）前記第１のモード時において、前記サンプリング
した受信クロック信号各々に従って前記受信クロック信
号と前記発生されたクロック信号との間の相対的位相関
係を決定するステップと、 （ｃ）前記第１のモード時に、前記ステップ（ｂ）にお
いて決定された前記相対的位相関係が、（ｉ）同期状
態、（ii）位相遅れ状態、および（iii）位相進み状態
のいずれを示すかに従って、最も最近発生されたクロッ
ク信号に対してそれぞれ（ｉ）同期が調整されていない
クロック信号を発生する、（ii）マスタクロック信号の
１クロック期間分位相を進める、および（iii）前記マ
スタクロック信号の１クロック期間分位相を遅らせるこ
とにより調整されたクロック信号を発生するステップ
と、 （ｄ）前記第２のモード時に前記自走クロック信号を発
生するステップとを含む、同期クロック信号発生方法。 - 【請求項１０】前記発生されるクロック信号の周期は前
記マスタクロック信号の周期のｍ倍に等しく、前記ステ
ップ（ａ）で行なわれた前記受信クロック（REC CLK）
のサンプリングは前記発生されたクロック信号期間にお
ける（m/2）−１および（m/2）のそれぞれの時間間隔の
間に生じ、前記ステップ（ｂ）で行なわれる位相決定
は、以下のブール代数に基づいて行なわれ、 ここで、REC CLK（m/2−１）は期間（m/2）−１におけ
る受信クロックREC CLKの論理レベルを示し、REC CLK
（m/2）は期間（m/2）におけるクロック信号REC CLKの
論理レベルを示し、 前記SLOWおよびFASTがともに論理０のとき前記ステップ
（ｃ）において前記同期のための調整されていないクロ
ック信号が発生され、前記SLOWが論理１のとき、前記ス
テップ（ｃ）において行なわれる調整は前記マスタクロ
ック信号の１クロック期間だけ位相が進められ、かつ前
記FASTが論理１のときには、前記マスタクロック信号の
１クロック期間だけ前記発生されるクロック信号の位相
が遅らされる、特許請求の範囲第９項記載の同期クロッ
ク信号発生方法。 - 【請求項１１】前記第１のモードは、前記発生されたク
ロック信号のｎ番目の発生ごとに活性化され、前記第２
のモードは前記クロック信号の残りの発生時点において
活性化される、特許請求の範囲第９項記載の同期クロッ
ク信号発生方法。 - 【請求項１２】ｎ＝３である、特許請求の範囲第11項記
載の同期クロック信号発生方法。 - 【請求項１３】前記FASTまたは前記SLOWの少なくとも一
方が論理１のとき前記第１のモードが活性化され、かつ
前記FASTおよびSLOWがともに論理０のとき前記第２のモ
ードが活性化される、特許請求の範囲第12項記載の同期
クロック信号発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/759,623 US4737722A (en) | 1985-07-26 | 1985-07-26 | Serial port synchronizer |
| US759623 | 1985-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226919A JPS6226919A (ja) | 1987-02-04 |
| JP2578590B2 true JP2578590B2 (ja) | 1997-02-05 |
Family
ID=25056360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17655586A Expired - Lifetime JP2578590B2 (ja) | 1985-07-26 | 1986-07-25 | 同期クロック信号発生装置および同期クロック信号発生方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4737722A (ja) |
| EP (1) | EP0210799B1 (ja) |
| JP (1) | JP2578590B2 (ja) |
| AT (1) | ATE88307T1 (ja) |
| DE (1) | DE3688269T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808937A (en) * | 1986-07-15 | 1989-02-28 | Hayes Microcomputer Products, Inc. | Phase-locked loop for a modem |
| US4818950A (en) * | 1987-04-24 | 1989-04-04 | Ncr Corporation | Low jitter phase-locked loop |
| JP2787725B2 (ja) * | 1990-02-14 | 1998-08-20 | 第一電子工業株式会社 | データ・クロックのタイミング合わせ回路 |
| EP0516232B1 (fr) * | 1991-05-31 | 1998-02-04 | Philips Communication D'entreprise | Dispositif permettant le transfert de données à débit variable entre un modem et un terminal synchrone |
| GB2390000A (en) * | 2002-06-18 | 2003-12-24 | Zarlink Semiconductor Inc | Frame Boundary Discriminator to Remove Jitter |
| US10525234B2 (en) | 2010-09-10 | 2020-01-07 | C. R. Bard, Inc. | Antimicrobial/haemostatic interface pad for placement between percutaneously placed medical device and patient skin |
| JP2016092445A (ja) * | 2014-10-29 | 2016-05-23 | 株式会社リコー | シリアル通信システム |
| US10205586B2 (en) * | 2016-02-02 | 2019-02-12 | Marvell World Trade Ltd. | Method and apparatus for network synchronization |
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|---|---|---|---|---|
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| US4600845A (en) * | 1983-12-30 | 1986-07-15 | The Charles Stark Draper Laboratory, Inc. | Fault-tolerant clock system |
| SE8403225D0 (sv) * | 1984-06-15 | 1984-06-15 | Asea Ab | Metod for fastlast sampling av en periodisk signal |
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1985
- 1985-07-26 US US06/759,623 patent/US4737722A/en not_active Expired - Lifetime
-
1986
- 1986-07-18 EP EP86305539A patent/EP0210799B1/en not_active Expired - Lifetime
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