JP2575520B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title description 12
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特に半導体
装置の素子分離溝に関する。
装置の素子分離溝に関する。
（従来の技術） 以下、従来の半導体装置の製造方法を第１図および第
３図を参照して説明する。第１図は従来技術および本発
明の実施例に係わる半導体装置の製造方法を工程順に示
した断面図、第４図は従来技術の問題点を説明するため
の図である。
３図を参照して説明する。第１図は従来技術および本発
明の実施例に係わる半導体装置の製造方法を工程順に示
した断面図、第４図は従来技術の問題点を説明するため
の図である。
半導体基板10の表面に第１の酸化膜１を形成する。次
に、その上に第２の酸化膜２を形成する。そして、レジ
ストを塗布しRIEにより素子領域４を分離するための素
子分離溝５を形成する（第１図（ａ））。
に、その上に第２の酸化膜２を形成する。そして、レジ
ストを塗布しRIEにより素子領域４を分離するための素
子分離溝５を形成する（第１図（ａ））。
その後レジストおよび第１の酸化膜1,第２の酸化膜２
を除去する。そして、素子領域４の表面および溝５内面
に第３の酸化膜６を形成する。次に、素子領域４上面の
一部に非酸化性膜７を形成する（第１図（ｂ））。
を除去する。そして、素子領域４の表面および溝５内面
に第３の酸化膜６を形成する。次に、素子領域４上面の
一部に非酸化性膜７を形成する（第１図（ｂ））。
そして、この非酸化性膜７を耐酸化マスクとして、素
子領域４の表面の一部および溝５内面に第４の酸化膜８
を形成する（第１図（ｃ））。
子領域４の表面の一部および溝５内面に第４の酸化膜８
を形成する（第１図（ｃ））。
次に、第４の酸化膜８を形成した溝５にポリシリコン
９を埋め込みポリシリコンを平坦化した後、薄いキャッ
プ酸化膜12を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域Ｅ、Ｐ型ベー
ス領域Ｂ、Ｎ型コレクタ領域Ｃが形成される（第１図
（ｄ））。
９を埋め込みポリシリコンを平坦化した後、薄いキャッ
プ酸化膜12を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域Ｅ、Ｐ型ベー
ス領域Ｂ、Ｎ型コレクタ領域Ｃが形成される（第１図
（ｄ））。
この製造方法では第３図に示すように、素子分離溝５
の上部のコーナー部31はほぼ直角になっている。そのた
め、素子領域４の表面の一部および溝５内面に第４酸化
膜８を形成する際、溝５の上部のコーナー31に酸化時の
熱応力集中、体積膨張等による応力の集中が起こり、そ
のコーナー部31に転位欠陥32が発生することがあった。
の上部のコーナー部31はほぼ直角になっている。そのた
め、素子領域４の表面の一部および溝５内面に第４酸化
膜８を形成する際、溝５の上部のコーナー31に酸化時の
熱応力集中、体積膨張等による応力の集中が起こり、そ
のコーナー部31に転位欠陥32が発生することがあった。
転位欠陥は、素子領域間の分離特性や素子領域に形成
される素子特性を劣化させる。例えば、素子領域にバイ
ポーラトランジスタでアレーを形成した場合、転位欠陥
はコレクタ間のリーク電流を増加し、あるいはIc−hfe
特性等のトランジスタ特性を劣化させる。つまり転位欠
陥がある密度で存在すると、欠陥を中心とする再結合電
流が増加するために素子特性や素子間分離特性を劣化さ
せるという欠点があった。
される素子特性を劣化させる。例えば、素子領域にバイ
ポーラトランジスタでアレーを形成した場合、転位欠陥
はコレクタ間のリーク電流を増加し、あるいはIc−hfe
特性等のトランジスタ特性を劣化させる。つまり転位欠
陥がある密度で存在すると、欠陥を中心とする再結合電
流が増加するために素子特性や素子間分離特性を劣化さ
せるという欠点があった。
（発明が解決しようとする課題） このように、従来の半導体装置の製造方法を用いた場
合、素子分離溝の上部のコーナー部に転位欠陥が発生
し、素子領域間の分離特性や素子領域に形成される素子
特性を劣化させるという問題があった。
合、素子分離溝の上部のコーナー部に転位欠陥が発生
し、素子領域間の分離特性や素子領域に形成される素子
特性を劣化させるという問題があった。
本発明は、以上の点に鑑み、素子分離溝の上部のコー
ナー部に発生する転位欠陥を抑制し、素子領域間の分離
特性や素子領域に形成される素子特性を向上する半導体
装置の製造方法を提供する。
ナー部に発生する転位欠陥を抑制し、素子領域間の分離
特性や素子領域に形成される素子特性を向上する半導体
装置の製造方法を提供する。
［発明の構成］ （課題を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板上
に絶縁膜を形成する工程と、前記絶縁膜下の半導体基板
表面を含めて前記絶縁膜をRIEによる等方性エッチング
により除去し浅い素子分離溝形成用溝を形成する工程
と、前記素子分離形成用溝の側面の半導体基板表面を異
方性エッチングし傾斜をつける工程と、前記素子分離形
成用溝底面の半導体基板を異方性エッチング除去し深い
素子分離溝を形成する工程とを備えたことを特徴とす
る。
に絶縁膜を形成する工程と、前記絶縁膜下の半導体基板
表面を含めて前記絶縁膜をRIEによる等方性エッチング
により除去し浅い素子分離溝形成用溝を形成する工程
と、前記素子分離形成用溝の側面の半導体基板表面を異
方性エッチングし傾斜をつける工程と、前記素子分離形
成用溝底面の半導体基板を異方性エッチング除去し深い
素子分離溝を形成する工程とを備えたことを特徴とす
る。
（作用） 製造工程中、半導体基板上に形成された絶縁膜をその
絶縁膜下の半導体基板表面を含めて等方性エッチング除
去し素子分離溝形成用溝を形成した後、この素子分離溝
形成用溝の半導体基板表面を異方性エッチングし傾斜を
つけることにより、素子分離溝表面および基板に酸化膜
を形成する際、コーナー部の転位欠陥が抑制できる。
絶縁膜下の半導体基板表面を含めて等方性エッチング除
去し素子分離溝形成用溝を形成した後、この素子分離溝
形成用溝の半導体基板表面を異方性エッチングし傾斜を
つけることにより、素子分離溝表面および基板に酸化膜
を形成する際、コーナー部の転位欠陥が抑制できる。
（実施例） 以下、本発明の実施例を第１図および第２図を参照し
て説明する。第１図は本発明の実施例を工程順に示した
断面図、第２図は本発明の実施例の要部を示した断面図
である。
て説明する。第１図は本発明の実施例を工程順に示した
断面図、第２図は本発明の実施例の要部を示した断面図
である。
まず、半導体基板10の表面に熱酸化によりシリコン酸
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にCVD法によりシリコン酸化膜３を形成
後、レジストを塗布してRIEによってシリコン酸化膜１
下の数千Åの半導体基板10を含めてシリコン酸化膜１、
シリコンナイトライド２およびシリコン酸化膜３を除去
し素子分離溝形成用溝５′を形成する（第２図
（ａ））。
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にCVD法によりシリコン酸化膜３を形成
後、レジストを塗布してRIEによってシリコン酸化膜１
下の数千Åの半導体基板10を含めてシリコン酸化膜１、
シリコンナイトライド２およびシリコン酸化膜３を除去
し素子分離溝形成用溝５′を形成する（第２図
（ａ））。
次に、異方性エッチングにより溝５′の半導体基板10
の側面傾斜13をつける（第２図（ｂ））。
の側面傾斜13をつける（第２図（ｂ））。
そして、RIEにより溝５′をさらに深く掘り５〜７μ
の深さの素子分離溝５を形成する。これにより溝５で分
離された素子領域４が形成される（第１図（ａ）および
第２図（ｃ））。
の深さの素子分離溝５を形成する。これにより溝５で分
離された素子領域４が形成される（第１図（ａ）および
第２図（ｃ））。
次に、レジストおよびシリコン酸化膜１、シリコンナ
イトライド２、シリコン酸化膜３を除去する。そしてH2
およびO2ガス中で950℃の熱酸化を行い半導体基板１上
および溝５内面に500Åのシリコン酸化膜６を形成し、
さらに減圧CVD法により780℃で厚さ500〜1,500Åのシリ
コンナイトライド膜を形成し、この膜をプラズマエッチ
ングして、素子領域４上の一部に非酸化膜７を形成する
（第１図（ｂ））。
イトライド２、シリコン酸化膜３を除去する。そしてH2
およびO2ガス中で950℃の熱酸化を行い半導体基板１上
および溝５内面に500Åのシリコン酸化膜６を形成し、
さらに減圧CVD法により780℃で厚さ500〜1,500Åのシリ
コンナイトライド膜を形成し、この膜をプラズマエッチ
ングして、素子領域４上の一部に非酸化膜７を形成する
（第１図（ｂ））。
その後、この非酸化性膜７を耐酸化マスクとして、素
子領域４の表面の一部および溝５内面に1000Åのウェッ
ト酸化を行い、膜厚8000Åの酸化膜８を形成する（第１
図（ｃ）および第２図（ｄ））。
子領域４の表面の一部および溝５内面に1000Åのウェッ
ト酸化を行い、膜厚8000Åの酸化膜８を形成する（第１
図（ｃ）および第２図（ｄ））。
そして、溝５にポリシリコン９を埋め込み、ポリシリ
コン９を平坦化した後、薄いキャップ酸化膜12を形成す
る。この素子領域４には、周知の製法により例えば、Ｎ
型エミッタ領域Ｅ、ベース領域Ｂ、コレクター領域Ｃの
トランジスタが形成される（第１図（ｄ）および第２図
（ｅ））。
コン９を平坦化した後、薄いキャップ酸化膜12を形成す
る。この素子領域４には、周知の製法により例えば、Ｎ
型エミッタ領域Ｅ、ベース領域Ｂ、コレクター領域Ｃの
トランジスタが形成される（第１図（ｄ）および第２図
（ｅ））。
本発明の実施例に示した工程にしたがい、バイポーラ
アレイを試作した結果、素子分離溝５を酸化した後の溝
の上部コーナー部11は第２図（ｄ）に示すようにまるめ
られる。
アレイを試作した結果、素子分離溝５を酸化した後の溝
の上部コーナー部11は第２図（ｄ）に示すようにまるめ
られる。
そのため、酸化時の熱応力集中、体積膨張等による応
力の集中が緩和され、従来技術で問題となった溝の上部
コーナー部11から発生する転位欠陥の発生を抑制するこ
とができる。よって、素子領域間の分離特性や素子領域
に形成される素子特性を向上する。
力の集中が緩和され、従来技術で問題となった溝の上部
コーナー部11から発生する転位欠陥の発生を抑制するこ
とができる。よって、素子領域間の分離特性や素子領域
に形成される素子特性を向上する。
［発明の効果］ 以上の結果から明らかなように、本発明では、素子分
離溝上部コーナー部に発生する転位欠陥が抑制でき、素
子領域間の分離特性や素子領域に形成される素子特性が
向上する。
離溝上部コーナー部に発生する転位欠陥が抑制でき、素
子領域間の分離特性や素子領域に形成される素子特性が
向上する。
【図面の簡単な説明】 第１図は本発明の実施例および従来に係わる半導体装置
の製造方法を工程順に示した断面図、 第２図は本発明の実施例に係わる半導体装置の製造方法
の要部を工程順に示した断面図、 第３図は従来の半導体装置の製造方法の問題点を説明す
るための図である。 １……シリコン酸化膜、２……シリコンナイトライド、 ３……シリコン酸化膜、４……素子領域、 ５……素子分離溝、６……シリコン酸化膜、 ８……酸化膜、９……ポリシリコン、10……半導体基
板、 11……コーナー部、12……キャップ酸化膜、13……傾
斜。
の製造方法を工程順に示した断面図、 第２図は本発明の実施例に係わる半導体装置の製造方法
の要部を工程順に示した断面図、 第３図は従来の半導体装置の製造方法の問題点を説明す
るための図である。 １……シリコン酸化膜、２……シリコンナイトライド、 ３……シリコン酸化膜、４……素子領域、 ５……素子分離溝、６……シリコン酸化膜、 ８……酸化膜、９……ポリシリコン、10……半導体基
板、 11……コーナー部、12……キャップ酸化膜、13……傾
斜。
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜下の半導体基板表面を含めて前記絶縁膜をRI
Eによる等方性エッチングにより除去し、浅い素子分離
溝形成用溝を形成する工程と、前記素子分離形成用溝の
側面の半導体基板表面を異方性エッチングし傾斜をつけ
る工程と、前記素子分離形成用溝底面の半導体基板を異
方性エッチング除去し深い素子分離溝を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135374A JP2575520B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
| KR1019910008656A KR960006714B1 (ko) | 1990-05-28 | 1991-05-27 | 반도체 장치의 제조 방법 |
| DE1991632676 DE69132676T2 (de) | 1990-05-28 | 1991-05-28 | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben für die Isolationkomponenten |
| EP91108691A EP0459397B1 (en) | 1990-05-28 | 1991-05-28 | Method of fabricating a semiconductor device having a trench for device isolation |
| US08/250,110 US5434447A (en) | 1990-05-28 | 1994-05-26 | Semiconductor device having a trench for device isolation and method of fabricating the same |
| US08/705,705 US5683908A (en) | 1990-05-28 | 1996-08-30 | Method of fabricating trench isolation structure having tapered opening |
| US08/874,317 US5858859A (en) | 1990-05-28 | 1997-06-13 | Semiconductor device having a trench for device isolation fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135374A JP2575520B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430556A JPH0430556A (ja) | 1992-02-03 |
| JP2575520B2 true JP2575520B2 (ja) | 1997-01-29 |
Family
ID=15150224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135374A Expired - Lifetime JP2575520B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575520B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230384B1 (ko) * | 1996-11-18 | 1999-11-15 | 윤종용 | 반도체소자의 트렌치 형성방법 |
| KR100415096B1 (ko) * | 1997-12-19 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막의형성방법 |
| JP2000114400A (ja) | 1998-10-08 | 2000-04-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR20030049201A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582030A (ja) * | 1981-06-29 | 1983-01-07 | Nec Corp | 半導体結晶の加工方法 |
| JPS60126847A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| JPS60160125A (ja) * | 1984-01-30 | 1985-08-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-05-28 JP JP2135374A patent/JP2575520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430556A (ja) | 1992-02-03 |
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| JPS596061B2 (ja) | 半導体装置の製造方法 |
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