JP2564942B2 - 選択的連想記憶装置及びその制御方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記号コードの記憶と検索を行なう連想記憶
装置に関し、特にアドレス変換システムやコンピュータ
のモニターやデバッガー、さらに知識情報の記憶によっ
て診断などを行なうエキスパートシステムなどに有用な
選択的連想記憶装置とその制御方式に関する。

（従来の技術） 一般に連想記憶装置はいくつかの記号コードを記憶す
ると共に検索を可能とする。すなわち検索データとして
の記号コードの入力に対して、その記号コードと記憶し
ている記号コードとの比較を行ない、一致するものがあ
れば、一致信号と合わせて一致した記号のアドレスを出
力する。このような連想記憶装置の大容量化が可能にな
れば、知識情報処理に広く応用することが出来る。

しかし、連想記憶装置を大容量化するには次のような
問題がある。

1.連想記憶装置に従来から使われているメモリーセル
は、ワード並列ビット並列に検索を行なうために、その
内部に比較機能を有しており、一般的に言って汎用RAM
セルより面積が４倍程度大きい。

2.また、多重マッチに対応して一致アドレスを出力する
プライオリティ・エンコーダは、その出力が１ビット増
す毎に回路が急激に複雑になり、そこでの処理時間も大
きくなるため、８ビット程度以上のものは作りにくい。

そこでこれらの問題を解決するために、特願昭63−11
9830号明細書の「選択的連想記憶装置及びその制御方
式」が、汎用RAMマトリックスを用いて選択的に記憶内
容の検索を行なう方式を提示している。

この発明においては、上述の問題１を解決するため
に、比較機能をセルの外に出すことにより連想記憶装置
のメモリーセルを１個の汎用RAMセルで構成している。
これにより、従来の連想記憶装置のメモリーセルを用い
た場合よりも、セルの面積を大幅に小さくすることが出
来る。上述の問題２を解決するためには、メモリーマト
リックスをいくつかのエリアに分割してプライオリティ
ーエンコーダをこれらの分割されたエリアで共有する。
これによって、連想記憶装置の記憶容量を増やしても、
分割されるエリアの数も増やすことにより、プライオリ
ティーエンコーダの回路規模を一定のままで抑えること
が出来る。

なお、この方式では、全ての記憶内容に対する検索が
同時に行えず、一つのエリアに対してしか同時に検索で
きないという問題がある。しかしこの問題は、被検索デ
ータを、例えば先頭の数ビットなどで分類し、その分類
に応じてそれぞれのエリアに登録する方法により解決さ
れる。なぜなら、これにより、検索は一つのエリアに対
してだけ行なえばよく、他のエリアを検索する必要がな
くなるからである。

（発明が解決しようとする課題） 上記の発明により、上記問題２は解決された。しか
し、問題１についてはセル面積の問題については解決さ
れたものの、汎用RAMに比べると比較回路を付加しなけ
ればならない。比較回路はRAMセルに換算するとほぼ３
セル分の面積を必要とするのでこの分だけ、余分な面積
を必要とする欠点を有している。従って大容量化が難し
いという問題があった。本発明の目的はこの問題点を解
決することにある。

（課題を解決するための手段） 本発明の選択的連想装置は、複数個のRAMマトリック
スと、前記RAMマトリックスの行方向の各ビット線に接
続される書き込み手段と、前記各ビット線に接続され、
読み取り手段と比較手段を一体化した読み取り／比較手
段と、前記複数の書き込み手段と読み取り／比較手段に
つながる行方向共通線と、前記書き込み手段と前記読み
取り／比較手段につながる列方向共通線対と、前記複数
の行方向共通線につながる行デコード手段と、前記各RA
Mマトリックスのワード線につながるそれぞれの列デコ
ード手段と、前記列方向共通線対につながるマスキング
手段と、前記複数個の読み取り／比較手段に接続される
行方向の比較結果読み取り共通線と、前記複数の比較結
果読み取り共通線に接続されるエンコード手段とを備え
て構成され、その制御方式は、少なくとも書き込みモー
ド、読み取りモード並びに検索モードを備え、書き込み
モードにおいては、前記列デコード手段により書き込み
を行なうエリアを選択し、選択されたエリア内の、前記
行デコード手段により選択されたRAMセルに前記列方向
共通線対よりデータの書き込みを行ない、読み取りモー
ドにおいては、前記列デコード手段により読み取りを行
なうエリアを選択し、選択されたエリア内の、前記行デ
コード手段により選択されたRAMセルから前記列方向共
通線対よりデータの読み取りを行ない、検索モードにお
いては、前記列デコード手段により検索を行なうエリア
を選択し、選択されたエリア内の全てのRAMセルのデー
タと前記列方向共通線対に与えられた検索データとの比
較を行ない、比較結果を前記比較結果読み取り共通線よ
り読み取り、特に、検索のマスキング動作を行なうとき
は与えられたデータの如何にかかわらず前記マスキング
手段により前記列方向共通線対に０を与えて、マスキン
グを行なうようになっている。

（作用） 1.連想記憶装置においては、メモリマトリックスに比べ
て、その周囲のエンコード手段やアドレスデコード手段
が大きく、メモリマトリックスを大きくするに連れてそ
の比率が大きくなるため、記憶容量の増大が困難であっ
た。そこでメモリマトリックスをいくつかの領域に分
け、そのうちの一つを選択的に駆動するようにすれば、
周囲のエンコード手段やデコード手段を大きくしないで
メモリマトリックスを大きくすることが出来る。

2.比較機能をメモリセルから外に出すのみでなく、読み
取り回路と一体化することにより、高集積化されたRAM
マトリックスをそのまま連想記憶装置に使えるようにな
り、ほとんど面積の増大無しに連想記憶装置を構成でき
る。

上記二項により、汎用RAM並の大容量連想記憶装置の
実現が可能になる。

（実施例） 第１図は、本発明による選択的連想記憶装置の実施例
を示す構成図である。同図において選択的連想記憶装置
は、アドレス入力端子101,102と、マスク信号入力端子1
03と、データ入力端子104と、データ出力端子105と、一
致アドレス出力端子106と、RAMセル116のアレイで構成
される、複数個のRAMマトリックス110と、そのビット線
112に接続される書き込み回路120と、ビット線112に接
続される読み取り／比較回路130と、複数の書き込み回
路120と読み取り／比較回路130につながる列方向共通線
対180と、複数個の書き込み回路120と複数個の読み取り
／比較回路130に接続される行方向共通線190と、複数個
の読み取り／比較回路130に接続される比較結果読み取
り共通線195と、それを制御する比較結果読み取り回路1
96と、RAMマトリックス110のワード線114につながる列
デコーダ150と、行方向共通線190につながる行デコーダ
160と、列方向共通線対180につながるマスキング手段
と、比較結果読み取り共通線195に接続されるエンコー
ダ170とを備えている。

以下に、第１図に示した実施例について、各部の構成
とその制御方法を順に説明する。その後で全体の制御方
法についてまとめて述べる。

まず、RAMマトリックス110について説明する。RAMマ
トリックス110は半導体LSIメモリのほとんどのチップで
共通して用いられるものである。このRAMマトリックス1
10には、ダイナミック（Ｄ）RAMセルや、スタティック
（Ｓ）RAMセル、あるいは電気的に消去出来るリードオ
ンリーメモリ（EEPROM）などのメモリセル116が、行方
向のビット線112と列方向のワード線114の交点に配置さ
れている。

RAMマトリックス110の一般的な使用法では、ワード線
114につながる列デコーダ150（こちらを行デコーダと呼
ぶ場合が多い）の入力端子102にアドレスコードを与
え、選択されたワード線に沿う全てのRAMセル116を読み
取り書き込み（以下R/Wと略す）可能状態にする。それ
らの内から行デコーダ160で選ばれたセルのみ、ビット
線112を通してデータのR/W動作を行なう。

本発明では、RAMマトリックス110を連想記憶装置とし
て用いるため、RAMマトリックス110のビット線112に、
書き込み回路120と、読み取り回路と比較回路を一体化
した読み取り／比較回路130を接続する。RAMマトリック
スは１ワードあたりのビット数分だけ用意し、各RAMマ
トリックス110に１ワードの１ビットずつを記憶させ
る。例えば１ワードが８ビットであれば８個のRAMマト
リックス110を並べることになる。各RAMマトリックス11
0はいくつかのエリアに分けられ、その内の一つを選択
してデータの読み取り（Ｒ）、書き込み（Ｗ）、検索の
各動作を行なう。エリアの選択は、入力端子102よりエ
リア選択コードを入力し、それぞれの列デコーダ150で
ワード線114を選択することにより行なわれる。R/W動作
を行なう時は、エリアを選択すると共に、行デコーダ16
0にアドレスコードを与えて、エリア内でのアドレスを
指定する。指定されたアドレスに書き込み回路120から
データの書き込み動作を行なうか、または、指定された
アドレスのデータを読み取り／比較回路130で読み取
る。検索動作の場合は、選択されたエリア内の全ての記
憶データと検索データとの比較が、読み取り／比較回路
130と、比較結果読み取り共通線195、及び比較結果読み
取り共通回路196により行なわれる。検索は、後で詳し
く述べるように、選択されたエリアについてワード並列
ビット並列に行なえる。全エリアについて並列に検索で
きないところが、通常の連想記憶装置と違う。このた
め、本発明による連想記憶装置を、選択的連想装置と呼
ぶ。

このように、選択的連想装置として用いるため、RAM
マトリックス110を通常とは違う方法で使用している。
この使用法では、各RAMマトリックス110当りのワード線
の本数は、分割されるエリアの数に対応し、ビット線の
本数は、各エリア当りのワード線に対応する。１ワード
は、１ビットずつ各RAMマトリックスに分けて記憶され
る。

第２図は、本発明における読み取り／比較回路130の
回路構成例を、RAMセル116とともに示したものである。
第２図では、簡単のために第１図における書き込み回路
120を省略して示している。この書き込み回路120は通常
の汎用RAMにおける書き込み回路と同様のものを使用す
ることができる。この構成例ではRAMセル116として、ス
タティックRAMセルを用いたものを示している。まず、
この回路を用いた読み取りについて説明すると、ワード
線114がハイレベルになるとSRAMセル116のデータがビッ
ト線対201に読みだされる。第１図のデコーダ160により
第２図の行方向共通線190が選択されていれば、行方向
共通線はハイレベルになっており、そのためトランジス
タ204はオンしており、ビット線対201のデータは、差動
対を構成するトランジスタ202,203で増幅されて、列方
向共通線対180に読み出される。次に、検索時はワード
線114がハイレベルになり、SRAMセル116のデータがビッ
ト線対201に読み出されると同時に、列方向共通線対180
に検索データを与え、トランジスタ202とトランジスタ2
03で、ビット線対201のデータと、列方向共通線対180の
データとの間で排他的論理和（EXOR）を取る。この時、
第１図の比較結果読み取り共通回路196を用いて、比較
結果読み取り共通線195はハイレベルにプリチャージし
ておく必要がある。また、検索時には、全ての行方向共
通線を常にローレベルに固定する。ビット線対201のデ
ータと列方向共通線180のデータとが不一致であれば、
トランジスタ205のゲート電圧がハイレベルになり比較
結果読み取り共通線195の電荷を引く抜くことにより不
一致したことが読み出される。このように、読み取りに
用いる差動対と比較に用いるEXORゲートを一体化して読
み取り／比較回路を小さな回路で構成できる。

第３図は本発明におけるマスキング回路140の構成例
を示したものである。マスク信号入力端子103がハイレ
ベルになると、データ入力端子104から与えられたデー
タにかかわらず、列方向共通線対180はANDゲート302に
よりどちらともローレベルになる。これにより、第２図
において、ビット線対201に読み出されたデータにかか
わらず、トランジスタ205のゲート電圧はローレベルに
なり、比較結果読み取り共通線195の電荷の引き抜きが
起こらないので、一致と判定されることになる。

このような構成で、すくなくとも各エリアからのデー
タの読み取り（Ｒ）、各エリアへのデータの書き込み
（Ｗ）、各エリアの記憶データに対する検索の３モード
の動作を行なう。以下、各動作モードについて詳しく述
べる。説明は第１図に基づいて行なう。

書き込み動作は次のように行なう。それぞれの列デコ
ーダ150の入力端子102にエリア選択コードを与えて、ワ
ード線114を選択駆動するこれにより、エリアが選択さ
れる。それと共に列デコーダ160の入力端子101にアドレ
スコードを与えて行方向共通線180を選択し、それにつ
ながる書き込み回路120を駆動する。これにより、アド
レスが選択される。選択されたエリア及びアドレスによ
り指定されるRAMセル116にデータの書き込みが行なわれ
る。

読み取り動作は次のように行なう。それぞれの列デコ
ーダ150の入力端子102にエリア選択コードを与えて、ワ
ード線114を選択駆動する。これにより、エリアが選択
される。それと共に行デコーダ160の入力端子101にアド
レスコードを与えて行方向共通線180を選択し、それに
つながる読み取り／比較回路130を読み取り状態にす
る。これにより、アドレスが選択される。選択されたエ
リア及びアドレスにより指定されるRAMセル116からデー
タの読み取りが行なわれる。以上の２モードにおいて、
各RAMマトリックス110は１ワードの１ビットずつを記憶
し、データの入出力は各RAMマトリックス並列に行なわ
れるので、汎用RAMと同じワード直列ビット並列なR/W動
作が行える。

検索動作は次のようにして行なう。入力端子102より
エリア選択コードを与えて検索するエリアを選択する。
選択されたエリア内の全RAMセルのデータはビット線112
を通して読み取り／比較回路130に与えられ、データ入
力端子104から列方向共通線対180を通して与えられた検
索データと比較される。同じ比較結果共通線195につな
がる各読み取り／比較回路130の出力は、比較結果読み
取り共通線195及び比較結果読み取り共通回路196により
論理積を取られる。エンコーダ170の出力端子106は、検
索データと一致した記憶データのアドレスを出力する。
マスキング回路140の入力端子103からマスク信号を与え
ると、そのマスキング回路140につながる読み取り／比
較回路130の出力は常に一致を示す。これによって、一
部のビットの違いを無視したデータの検索が可能にな
る。

以上において、検索データはワード直列ビット並列に
入力される。入力されたデータワードは、選択されたエ
リア内の全ワードと並列に比較され、その結果はエンコ
ーダに並列に入力される。

（発明の効果） 以上、詳細に説明したように、本発明により大容量の
連想記憶装置を実現することが容易に可能になる。それ
は本発明の次のような効果による。

1.連想記憶装置をいくつかをエリアに分け選択的に用い
ることにより、エンコーダなどの周辺回路を大きくする
ことなく、記憶容量を増やすことが出来る。

2.複数のエリアで比較回路を共有するだけでなく、更に
この比較回路を読み取り回路と一体化することにより、
汎用RAMとほとんど同じ構成で連想記憶装置を構成する
ことが出来るようになった。例えば、第２図に示した構
成例では、読み取り／比較回路は、汎用RAMの読み取り
回路と比べて、トランジスタ205と比較結果読み取り共
通線195を追加した点だけが違うだけである。これら
は、メモリ全体の構成からすると無視できるほどの大き
さである。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す構成図、第２図は
第一の実施例における読み取り／比較回路の構成の一例
の説明図、第３図は第一の実施例におけるマスキング回
路の構成例の説明図である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】RAMセルをマトリクス状に並べて構成され
   るRAMマトリクスを複数個有し、前記RAMマトリクスの行
   方向の各ピット線に接続され、前記RAMセルのデータの
   書き込みを行う書き込み手段と、前記各ピット線に接続
   され、前記RAMセルのデータの読み取りを行う読み取り
   手段と前記RAMセルの記憶データと検索データの比較を
   行う比較手段とを一体化した読み取り／比較手段と、前
   記複数の書き込み手段と前記複数の読み取り／比較手段
   につながり、書き込みもしくは読み取り時に前記書き込
   み手段もしくは前記読み取り／比較手段をそれぞれ制御
   する行方向共通線と、前記複数の書き込み手段と前記複
   数の読み取り／比較手段につながり、データの入出力を
   行う列方向共通線対と、前記複数の行方向共通線につな
   がり、書き込みもしくは読み取り時に前記行方向共通線
   の選択を行う行デコード手段と、前記各RAMマトリクス
   のワード線につながり、前記ワード線の選択を行うそれ
   ぞれの列デコード手段と、前記列方向共通線対につなが
   るマスキング手段と、前記複数の読み取り／比較結果手
   段に接続され、比較結果の出力を行う行方向の比較結果
   読み取り共通線と、前記複数の比較結果読み取り共通線
   に接続され、比較結果として一致を示す比較結果読み取
   り共通線の位置を示すエンコード手段とを備えたことを
   特徴とする選択的連想記憶装置。
2. 【請求項２】請求項１に記載の選択的連想記憶装置の制
   御方法であって、少なくとも書き込みモード、読み取り
   モード並びに検索モードを備え、前記書き込みモードに
   おいては、前記列デコード手段により書き込みを行うエ
   リアを選択し、選択された前記エリア内の、前記行デコ
   ード手段により選択された前記RAMセルに前記列方向共
   通線対よりデータの書き込みを行い、前記読み取りモー
   ドにおいては、前記列デコード手段により読み取りを行
   う前記エリアを選択し、選択された前記エリア内の、前
   記行デコード手段により選択された前記RAMセルから前
   記列方向共通線対よりデータの読み取りを行い、前記検
   索モードにおいては、前記列デコード手段により検索を
   行う前記エリアを選択し、選択された前記エリア内の全
   ての前記RAMセルのデータと前記列方向共通線対に与え
   られた検索データとの比較を行い、比較結果を前記比較
   結果読み取り共通線より読み取り、検索のマスキングを
   行うときは検索データの如何にかかわらず前記マスキン
   グ手段により前記列方向共通線対に０を与えて、マスキ
   ングを行うことを特徴とする選択的連想記憶装置の制御
   方法。