JP2562131B2 - Matrix panel display - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 本発明はマトリックスパネル表示装置の信号線と走査
線の交点に配する駆動用薄膜トランジスタとしてｎ型エ
ンハンスメントとｐ型エンハンスメントを各々１個計２
個設けることによってマトリックスパネルを高密度化し
た場合のマトリックス配線による画素占有率の低下と引
出し線接続時の困難さを解決するようにしたもので配線
密度を大幅に減少させることが出来るマトリックスパネ
ルを得るにある。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention has one n-type enhancement and one p-type enhancement as driving thin film transistors arranged at the intersections of signal lines and scanning lines of a matrix panel display device.
A matrix panel that can reduce the wiring density drastically by solving the problem of the pixel occupancy reduction due to the matrix wiring and the difficulty of connecting the lead lines when the density of the matrix panel is increased by providing the matrix panel To get.
本発明はマトリックスパネルに係り，特にマトリック
ス配線の密度を減少させるようにした薄膜トランジスタ
のマトリックス配置に関する。The present invention relates to a matrix panel, and more particularly, to a matrix arrangement of thin film transistors that reduces the density of matrix wiring.
マトリックスパネルとして液晶を用いて薄膜トランジ
スタでアクティブ駆動する最近の液晶ディスプレイは走
査線数は増大し、表示品質を向上させるためにセルピッ
チは縮小される傾向にある。このためマトリックス配線
密度が大きくなり画素としてのセルが占める割合が低下
する問題があり、更に配線引出部も小さくなって接続が
難しくなる等の問題があり、これらの問題を解決するた
めの解決法が要求されていた。In recent liquid crystal displays in which liquid crystal is used as a matrix panel and are actively driven by thin film transistors, the number of scanning lines is increasing and the cell pitch tends to be reduced in order to improve display quality. For this reason, there is a problem that the matrix wiring density becomes large and the ratio of cells as pixels decreases, and there is also a problem that the wiring lead-out portion becomes small and connection becomes difficult. A solution for solving these problems Was required.
従来のマトリックスパネルの等価回路を第５図に、画
素（セル）の平面図を第６図に、更に第６図のＡ−Ａ′
断面図を第７図に示す。第５図に於いて１はマトリック
スパネルを示すもので、２は信号線、３は走査線でこれ
ら信号線と走査線をマトリックス構成し、走査線３と信
号線２の端末部に走査電極５と信号電極４を設け、交点
には薄膜トランジスタ（TFT）６と表示電極７を有し、T
FT6のゲートは各々走査線３に接続され、信号線２はド
レイン電極11に接続されている。更にソースは表示電極
７に接続され、該表示電極７の他端は液晶セル71即ち液
晶層の容量を介して接地されている。An equivalent circuit of a conventional matrix panel is shown in FIG. 5, a plan view of a pixel (cell) is shown in FIG. 6, and further AA ′ of FIG.
A sectional view is shown in FIG. In FIG. 5, reference numeral 1 denotes a matrix panel, 2 is a signal line, 3 is a scanning line, and these signal lines and scanning lines are arranged in a matrix, and a scanning electrode 5 is provided at a terminal portion of the scanning line 3 and the signal line 2. And a signal electrode 4, and a thin film transistor (TFT) 6 and a display electrode 7 at the intersection,
The gates of FT6 are each connected to the scanning line 3, and the signal line 2 is connected to the drain electrode 11. Further, the source is connected to the display electrode 7, and the other end of the display electrode 7 is grounded through the liquid crystal cell 71, that is, the capacitance of the liquid crystal layer.
第６図は１画素の平面図であり、ａ−Si:H層（水素化
アモルファス−シリコン層）等の半導体層10の形成され
た領域の下側に第７図に示す様に絶縁層12を介してゲー
ト電極８があり、該ゲート電極８は走査線３から延設さ
れて、信号線２と平行に形成され、ドレイン電極11も信
号線２から延設されて形成されている。13はガラス基板
であり、絶縁層12上には表示電極７が構成され、半導体
層10上にはソース及びドレイン電極９、11が設けられて
TFT6が構成されている。FIG. 6 is a plan view of one pixel. As shown in FIG. 7, an insulating layer 12 is formed below the region where the semiconductor layer 10 such as an a-Si: H layer (hydrogenated amorphous silicon layer) is formed. There is a gate electrode 8 therethrough, the gate electrode 8 is extended from the scanning line 3 and formed in parallel with the signal line 2, and the drain electrode 11 is also extended from the signal line 2. A glass substrate 13 has a display electrode 7 formed on the insulating layer 12 and source and drain electrodes 9 and 11 provided on the semiconductor layer 10.
TFT6 is configured.
上記TFTの半導体層10（材料によって膜厚が異なる）
には水素化アモルファスシリコン（ａ−Si:H）、ポリシ
リコン、CdSs、Te等が用いられ絶縁層12はシリコン窒化
膜などが用いられる。14aはガラス基板13の反対面に配
設した偏光板であり、表示電極７とソース・ドレイン電
極９、11上にはポリイミド等の配向膜15aを介して液晶1
6を設け、更に配向膜15bを配して、対向電極17をパター
ニングして、カラーフィルタ18としてはホトリソグラフ
ィ等で染色によって、Ｒ、Ｇ、Ｂ（赤、緑、青）色をモ
ザイク状にし、積層し、ガラス基板19上に更に偏光板14
bが配されて、カラー用のLCD（Liquidcrystal displa
y）パネルが得られる。Semiconductor layer 10 of the above TFT (film thickness varies depending on the material)
Hydrogenated amorphous silicon (a-Si: H), polysilicon, CdSs, Te or the like is used for the insulating layer 12, and a silicon nitride film or the like is used for the insulating layer 12. Reference numeral 14a is a polarizing plate disposed on the opposite surface of the glass substrate 13, and the liquid crystal 1 is provided on the display electrode 7 and the source / drain electrodes 9 and 11 via an alignment film 15a such as polyimide.
6 is provided, an alignment film 15b is further arranged, the counter electrode 17 is patterned, and the color filter 18 is dyed by photolithography or the like to make the R, G, B (red, green, blue) colors mosaic. , Laminated, and further polarizing plate 14 on the glass substrate 19.
b for the color LCD (Liquid crystal displa
y) The panel is obtained.
上記従来構成によるマトリックスパネルは信号線と走
査線の交点に１つのTFTと１表示画素を形成する表示電
極をセットで設けた場合であるが、半導体層10をポリシ
リコン膜としたものではTFTを２個直列にしたダブルゲ
ート型のものも提案されている。又、半導体層10は不純
物をドープしていないので、ソース・ドレイン領域をｐ
型或いはｎ型とすればｐチャンネル、ｎチャンネル、或
いはエンハンスメント型、デプレッション型等のいずれ
のトランジスタも実現出来る。然し、原則的には１つの
TFTと１つの表示電極が信号線に対してはセットとなっ
ているために表示電極７部分を高密度化して行くと信号
線２や走査線３或いはTFT6が占有する面積が大きくな
り、画素、即ち、表示電極７部分の占有率が低下し、更
に信号電極４や走査電極５のピッチが細かくなって外部
回路との接続が困難となる欠点を有する。The matrix panel according to the above-mentioned conventional configuration is a case where one TFT and a display electrode forming one display pixel are provided as a set at the intersection of the signal line and the scanning line. However, when the semiconductor layer 10 is a polysilicon film, the TFT is A double gate type in which two of them are connected in series is also proposed. Further, since the semiconductor layer 10 is not doped with impurities, the source / drain regions are p-type.
P-type, n-type, enhancement-type, depletion-type, etc. transistors can be realized. However, in principle
Since the TFT and one display electrode are set for the signal line, if the density of the display electrode 7 is increased, the area occupied by the signal line 2, the scanning line 3 or the TFT 6 becomes large and the pixel, That is, the occupancy of the display electrode 7 portion decreases, and the pitch of the signal electrodes 4 and the scanning electrodes 5 becomes finer, which makes it difficult to connect to an external circuit.
本発明は以上の欠点に鑑みなされたもので、マトリッ
クスの１つの交点に２個のｐ、ｎチャンネルTFTを設け
ることで信号線あるいは走査線の占有する面積を小さく
する様にしたマトリックスパネルを得ることを目的とす
る。The present invention has been made in view of the above drawbacks, and provides a matrix panel in which two p and n channel TFTs are provided at one intersection of a matrix to reduce the area occupied by a signal line or a scanning line. The purpose is to
第１図（ａ）〜（ｃ）は、本発明の原理説明図であ
る。本発明は、マトリックス状に配置された複数の信号
線及び走査線と、所定の該信号線にドレインが接続さ
れ、所定の該走査線にゲートが接続されたｎ型トランジ
スタと、該ｎ型トランジスタに接続されている該信号線
及び該走査線にドレイン及びゲートがそれぞれ接続され
たｐ型トランジスタと、該ｎ型トランジスタのソースに
接続された第１の表示電極と、該ｐ型トランジスタのソ
ースに接続された第２の表示電極とを有することを特徴
とする。尚、第１図（ａ）〜（ｃ）で第５図と同一部分
には同一符号を付して重複説明を省略する。また、第１
図（ａ），（ｂ），（ｃ）においては、液晶容量の記述
を省略している（すなわち、TFTマトリックス基板側の
みの回路を示す）。本実施例では、第１図（ａ）に示す
ように、信号線２と走査線３の交点に於いてｐチャンネ
ルエンハンスメント型TFT6pとｎチャンネルエンハンス
メント型TFT6nとをドレインを共通にして、それぞれ１
個づつ設ける様になす。即ち、１本の走査線３に対して
はｐ、ｎチャンネルエンハンスメント型TFTの各ゲート
を共通接続し、１本の信号線２に対しては各ドレインを
共通接続している。1 (a) to 1 (c) are explanatory views of the principle of the present invention. The present invention provides a plurality of signal lines and scanning lines arranged in a matrix, an n-type transistor having a drain connected to a predetermined signal line and a gate connected to a predetermined scanning line, and the n-type transistor. A p-type transistor having a drain and a gate connected to the signal line and the scanning line, respectively, a first display electrode connected to the source of the n-type transistor, and a source of the p-type transistor. And a second display electrode connected thereto. In FIGS. 1A to 1C, the same parts as those in FIG. 5 are designated by the same reference numerals, and the duplicated description will be omitted. Also, the first
In Figures (a), (b), and (c), the description of the liquid crystal capacitance is omitted (that is, the circuit only on the TFT matrix substrate side is shown). In the present embodiment, as shown in FIG. 1 (a), at the intersection of the signal line 2 and the scanning line 3, the p-channel enhancement type TFT 6p and the n-channel enhancement type TFT 6n have a common drain, and each drain has a common drain.
Do so as to provide each one individually. That is, the gates of the p and n channel enhancement type TFTs are commonly connected to one scanning line 3, and the drains are commonly connected to one signal line 2.
なお、一対のTFT、6p、6nの配置は、第１図（ａ）の
ように、信号線２を挟んで近接して設けてもよく、第１
図（ｂ）のように、走査線３を挟んで近接して設けても
よく、更に、第１図（ｃ）のように、信号線２と走査線
３との交点に関して対角線上に設けてもよい。The pair of TFTs, 6p and 6n may be arranged close to each other with the signal line 2 interposed therebetween as shown in FIG. 1 (a).
As shown in FIG. 1B, they may be provided close to each other with the scanning line 3 interposed therebetween, and as shown in FIG. 1C, they may be provided diagonally with respect to the intersection of the signal line 2 and the scanning line 3. Good.
本発明の上記構成のマトリックスパネルにおいては各
走査線３のフレーム周期Ｔの開始時に加えるゲート信号
VGの正のパルス20（第２図（ａ）参照）によってｎチャ
ンネルエンハンスメント型TFT（ｎ型TFT）6nが「オン」
状態となされ、該ゲート信号VGの負のパルス21によって
（第２図（ａ）参照）ｐチャンネルエンハンスメント型
TFT（ｐ型TFT）6pが「オン」状態となる。上記正・負の
パルス20,21は、１選択時間ｔの間に連続して発生させ
る。In the matrix panel having the above structure of the present invention, the gate signal applied at the start of the frame period T of each scanning line 3
The positive pulse 20 of V G (see FIG. 2 (a)) turns on the n-channel enhancement type TFT (n-type TFT) 6n.
A negative pulse 21 of the gate signal V G (see FIG. 2 (a)), which is a p-channel enhancement type.
The TFT (p-type TFT) 6p is turned on. The positive and negative pulses 20 and 21 are continuously generated during one selection time t.
或いは第２図（ｂ）に示すようにフレーム周期Ｔの前
半のT/2の間にまず全てのｎ型TFT6nを順次選択し、フレ
ーム周期Ｔの後半のT/2の間に全てのｐ型TFT6pを順次選
択するように駆動してもよい。Alternatively, as shown in FIG. 2B, first, all n-type TFTs 6n are sequentially selected during T / 2 in the first half of the frame cycle T, and all p-type TFTs are selected during T / 2 in the second half of the frame cycle T. The TFTs 6p may be driven so as to be sequentially selected.
非選択の場合は、ゲート信号VGを零Ｖとすればよい。
このように、ｎ型TFT6nは正の電圧、ｐ型はTFT6pは負の
電圧がゲートＧに印加されることにより導通する。In the case of non-selection, the gate signal V G may be set to 0V.
In this way, the n-type TFT 6n is made conductive by applying a positive voltage and the p-type TFT 6p is made by applying a negative voltage to the gate G.
尚、図２（ａ），（ｂ）において、Vs1,Vs2は、それ
ぞれｎ型用の表示電極7n、ｐ型用の表示電極7pに印加さ
れる電圧値を示している。2A and 2B, V s1 and V s2 represent voltage values applied to the n-type display electrode 7n and the p-type display electrode 7p, respectively.
信号線２に与えられるドレイン電圧VDも第２図（ａ）
のVDで示す様に走査線３に与えられるゲート信号VGに対
応したタイミングでｐ及びｎチャンネルエンハンスメン
ト型TFT6p,6nの時分割駆動が行われる。The drain voltage V D applied to the signal line 2 is also shown in FIG. 2 (a).
As shown by V D , the time division driving of the p and n channel enhancement type TFTs 6p, 6n is performed at the timing corresponding to the gate signal V G given to the scanning line 3.
その結果ｎ、ｐチャンネルエンハンスメント型TFT6n,
6pに接続されているｎ及びｐ型用の表示電極7n、7pは第
２図（ａ）のVS1、VS2に示す様に１周期Ｔの間「オン」
状態が液晶のCR時定数で保持されて選択状態を維持す
る。As a result, n and p channel enhancement type TFT6n,
The n and p type display electrodes 7n and 7p connected to 6p are “on” for one period T as shown by V S1 and V S2 in FIG. 2 (a).
The state is held by the CR time constant of the liquid crystal to maintain the selected state.
以下、本発明の１実施例の構成を第３図及び第４図に
示す。第３図は本発明のマトリックスパネルの１画素分
の拡大平面図であり、第４図は第３図のＢ−Ｂ′断面図
を示すものである。The construction of one embodiment of the present invention is shown below in FIG. 3 and FIG. FIG. 3 is an enlarged plan view of one pixel of the matrix panel of the present invention, and FIG. 4 is a sectional view taken along the line BB ′ of FIG.
第３図及び第４図において第６図及び第７図と同一部
分には同一符号を付して重複説明を省略する。本実施例
では、走査線３と信号線２の交点を挟んで走査線３から
信号線２に平行に２つのゲート電極8n、8pを延設し、そ
れぞれをｎチャンネルエンハンスメント型TFT及びｐチ
ャンネルエンハンスメント型TFTのゲート電極8n、8pと
する。これらゲート電極8n、8pは第４図に示す様にガラ
ス基板13上にCr、M0、Ta等をパターニングして形成され
る。走査線３も上記と同様材料を用いてパターニングよ
り形成される。In FIGS. 3 and 4, the same parts as those in FIGS. 6 and 7 are designated by the same reference numerals, and the duplicated description will be omitted. In this embodiment, two gate electrodes 8n and 8p are extended from the scanning line 3 in parallel with the signal line 2 with the intersection of the scanning line 3 and the signal line 2 interposed, and each of them is an n-channel enhancement type TFT and a p-channel enhancement type. The gate electrodes 8n and 8p of the type TFT are used. These gate electrodes 8n, 8p are formed by patterning a C r, M 0, T a or the like is formed on a glass substrate 13 as shown in Figure 4. The scanning line 3 is also formed by patterning using the same material as above.
次いでグロー放電分解法等で水素化窒素シリコン（Si
N:H）等からなるゲートの絶縁層12を堆積させる。次に
ｎチャンネルエンハンスメント型TFT及びｐチャンネル
エンハンスメント型TFT（以下ｎ型TFT、ｐ型TFTと記
す）の活性部となる半導体層10n、10pをａ−Si:H（水素
化アモルファスシリコン）によってプラズマCVDで堆積
させる。ｎ型及びｐ型TFTを形成するために半導体層10
n、10pを島状に残して置く。次にｎ型TFT6nのソース及
びドレインを構成するために島状の半導体層10nにn+a−
Si層22n、23nを形成し、更にn+a−Si層22n、23nの上にT
i/Al層を蒸着してソース用電極層24nとドレイン用の電
極層25nを積層形成し、全体としてソース電極9nとドレ
イン電極11nを形成する。Then, using a glow discharge decomposition method, etc., nitrogen hydride silicon (Si
A gate insulating layer 12 of N: H) or the like is deposited. Next, the semiconductor layers 10n and 10p, which will be the active portions of the n-channel enhancement type TFT and the p-channel enhancement type TFT (hereinafter referred to as n-type TFT and p-type TFT), are plasma-enhanced by a-Si: H (hydrogenated amorphous silicon). To deposit. Semiconductor layer 10 for forming n-type and p-type TFTs
Leave n and 10p in island form. Next, n + a − is formed in the island-shaped semiconductor layer 10n to form the source and drain of the n-type TFT 6n.
Si layers 22n and 23n are formed, and T is further formed on the n + a-Si layers 22n and 23n.
An i / Al layer is vapor-deposited to laminate a source electrode layer 24n and a drain electrode layer 25n to form a source electrode 9n and a drain electrode 11n as a whole.
又、ｐ型TFT6pのソース及びドレインを構成するため
に島状の半導体層10pにn-a−Si層22p、23pを形成し、更
にn-a−Si層の上にTi/Al層を蒸着してソース用電極層24
pとドレイン用の電極層25pを積層形成し、全体としてソ
ース電極9pとドレイン電極11pを形成する。Further, in order to form the source and drain of the p-type TFT 6p, n - a-Si layers 22p and 23p are formed on the island-shaped semiconductor layer 10p, and a Ti / Al layer is vapor-deposited on the n - a-Si layer. Then source electrode layer 24
An electrode layer 25p for p and a drain is laminated to form a source electrode 9p and a drain electrode 11p as a whole.
ｎ型TFT6nとｐ型TFT6pのドレイン間にはゲートの絶縁
層12上に信号線２がCr/Al等を用いて、ドレイン電極11
n、11pの上面の一部にオーバーラップするように形成さ
れている。また、ITO等の透明電極で構成したｎ型及び
ｐ型TFT用の表示電極7n、7pがソース電極9n,9pの一部に
オーバーラップされて形成され、電気的に接続されてい
る。これらTFT6n,6p及び表示電極7n,7p上にポリイミド
等の配向膜15aを設け、該配向膜15aともう１つの配向膜
15bとの間に液晶16を注入するなどして、第６図及び第
７図と同様にしてマトリックスパネルを構成する。上記
構成にするとドレインバスラインとなる同一の信号線２
を介して電荷が供給される表示電極7n,7pとの間隔d1は4
0μｍ程度の幅が必要となるのに対し、１本の信号線２
が間引かれた表示電極7pと7n間の間隔d2は10μｍと略々
1/4とすることが出来る。Between the drains of the n-type TFT 6n and the p-type TFT 6p, the signal line 2 is made of Cr / Al or the like on the insulating layer 12 of the gate, and the drain electrode 11
It is formed so as to partially overlap the upper surfaces of n and 11p. Further, display electrodes 7n and 7p for n-type and p-type TFTs, which are composed of transparent electrodes such as ITO, are formed so as to overlap a part of the source electrodes 9n and 9p and are electrically connected. An alignment film 15a made of polyimide or the like is provided on the TFTs 6n and 6p and the display electrodes 7n and 7p, and the alignment film 15a and another alignment film
A matrix panel is constructed in the same manner as in FIGS. 6 and 7 by injecting the liquid crystal 16 between 15b and the like. The same signal line 2 serving as a drain bus line in the above configuration
The distance d 1 from the display electrodes 7n and 7p to which electric charge is supplied via
While a width of about 0 μm is required, one signal line 2
The distance d 2 between the thinned display electrodes 7p and 7n is approximately 10 μm.
It can be 1/4.
本発明は以上の如く構成させたので、高密度画素構成
の薄膜トランジスタマトリックスパネルとしても信号線
１本と走査線１本で２つのｐ及びｎ型TFTを１フレーム
表示期間中にそれぞれ１回づつ時分割駆動出来る。ま
た、信号線間ピッチ或いは走査線間ピッチを広く出来る
ので画素占有率を高めることが出来ると共に、引出線ピ
ッチが大きく出来るために周辺回路との接続も容易にな
り、表示品質の高いマトリックスパネルが得られる。
又、第３図に示した様に表示手段Ｒ、Ｇ、Ｂを矩形状に
３個並べてほぼ正方形となるカラーの１ドット分とする
時の画素占有率は極めて大きくなる特徴を有する。Since the present invention is configured as described above, even in a thin film transistor matrix panel having a high-density pixel structure, two p and n-type TFTs each having one signal line and one scanning line are provided once during one frame display period. Can be driven separately. Further, since the pitch between the signal lines or the pitch between the scanning lines can be widened, the pixel occupancy rate can be increased, and since the lead line pitch can be increased, the connection with peripheral circuits can be facilitated, and a matrix panel with high display quality can be obtained. can get.
Further, as shown in FIG. 3, the pixel occupancy rate is extremely large when three display means R, G and B are arranged in a rectangular shape to form one dot of a color which is substantially square.
第１図（ａ）〜（ｃ）は、本発明のマトリックスパネル
の原理図を示す等価回路、 第２図（ａ）、（ｂ）は、第１図（ａ）に示した本発明
の実施例の動作波形図、 第３図は、本発明のマトリックスパネルの１表示電極部
分の拡大平面図、 第４図は、第３図のＢ−Ｂ′断面矢視図、 第５図は、従来のマトリックスパネルの原理的等価回
路、 第６図は、第５図の１表示電極部分の拡大平面図、 第７図は、第６図のＡ−Ａ′断面図である。 １……マトリックスパネル、 ２……信号線、 ３……走査線、 ４……信号電極、 ５……走査電極、 ６、6n、6p……TFT、 ７、7n、7p……表示電極、 ８、8n、8p……ゲート電極、 ９、9n、9p……ソース電極、 11、11n、11p……ドレイン電極。 12……絶縁層、 13……ガラス基板、 14……偏光板、 15a,15b……配向膜、 16……液晶、 17……対向電極、 18……カラーフィルタ、 19……ガラス基板、 20……正のパルス、 21……負のパルス、 22n,22n……n+a−Si層、 22p,23p……n-a−Si層、 24,24p……ソース用電極、 25n,25p……ドレイン用電極層、1 (a) to 1 (c) are equivalent circuits showing the principle diagram of the matrix panel of the present invention, and FIGS. 2 (a) and 2 (b) are implementations of the present invention shown in FIG. 1 (a). FIG. 3 is an enlarged plan view of one display electrode portion of the matrix panel of the present invention, FIG. 4 is a sectional view taken along the line BB ′ in FIG. 3, and FIG. FIG. 6 is an enlarged plan view of one display electrode portion in FIG. 5, and FIG. 7 is a sectional view taken along line AA ′ in FIG. 1 ... Matrix panel, 2 ... Signal line, 3 ... Scan line, 4 ... Signal electrode, 5 ... Scan electrode, 6, 6n, 6p ... TFT, 7, 7n, 7p ... Display electrode, 8 , 8n, 8p …… gate electrode, 9,9n, 9p …… source electrode, 11,11n, 11p …… drain electrode. 12 ... Insulating layer, 13 ... Glass substrate, 14 ... Polarizing plate, 15a, 15b ... Alignment film, 16 ... Liquid crystal, 17 ... Counter electrode, 18 ... Color filter, 19 ... Glass substrate, 20 …… Positive pulse, 21 …… Negative pulse, 22n, 22n …… n + a−Si layer, 22p, 23p …… n − a−Si layer, 24,24p …… Source electrode, 25n, 25p… ... Drain electrode layer,
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 友孝 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭57−120992（ＪＰ，Ａ) 特開 昭59−9636（ＪＰ，Ａ) 特開 昭59−100487（ＪＰ，Ａ) 特開 昭60−90378（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tomotaka Matsumoto 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Fujitsu Limited (56) References JP-A-57-120992 (JP, A) JP-A-59-9636 (JP) , A) JP 59-100487 (JP, A) JP 60-90378 (JP, A)
Claims (1)
及び走査線の交点に配した薄膜トランジスタでアクティ
ブ駆動させて液晶表示を行うマトリックスパネル表示装
置において、 所定の該信号線にドレインが接続され、所定の該走査線
にゲートが接続されたｎ型トランジスタと、該ｎ型トラ
ンジスタに接続されている該信号線及び該走査線にドレ
イン及びゲートがそれぞれ接続されたｐ型トランジスタ
と、該ｎ型トランジスタのソースに接続された第１の表
示電極と、該ｐ型トランジスタのソースに接続された第
２の表示電極とを有することを特徴とするマトリックス
パネル表示装置。1. A matrix panel display device for performing liquid crystal display by active driving with thin film transistors arranged at intersections of a plurality of signal lines and scanning lines arranged in a matrix, wherein a drain is connected to a predetermined signal line, An n-type transistor having a gate connected to a predetermined scanning line, a p-type transistor having a drain and a gate connected to the signal line and the scanning line connected to the n-type transistor, and the n-type transistor A display panel connected to the source of the p-type transistor and a second display electrode connected to the source of the p-type transistor.
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- 1986-03-20 JP JP61060829A patent/JP2562131B2/en not_active Expired - Lifetime
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