JP2555123B2 - メモリアクセス管理方式 - Google Patents
メモリアクセス管理方式Info
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Description
【発明の詳細な説明】 〔概要〕 メモリアクセス管理方式に関し、特に主記憶装置のア
クセス管理をBUSY−FF（ビジィーFF）方式により行う方
式に関し、 簡単な構成で、主記憶装置のビジィーのリセットを、
アクセス要求に固有のビジィー時間で最適に行うことを
目的とし、 主記憶装置と、複数の処理装置から主記憶装置へのア
クセス要求を主記憶装置の所定の分割単位ごとに管理す
るアクセス管理部を有し、アクセス要求が許可されて現
在ビジィー状態の主記憶装置の記憶領域に対応したアク
セス管理部中の領域をビジィーオンとする主記憶制御ユ
ニットと、前記分割単位ごとに設けられ、許可されたア
クセス要求に係るアドレス信号を、少なくとも当該アク
セス要求に固有のビジィー時間だけシフトさせた後、前
記アクセス管理部中のビジィーオンとされた領域をリセ
ットするための信号として出力するパイプラインとを具
備するシステムにおいて、各パイプラインごとに設けら
れ、各パイプラインから出力されるリセット信号が競合
したときに、パイプライン中のビジィー時間の長い方の
リセット信号のみを選択する選択回路を設け、選択され
なかったリセット信号に係るアドレス信号を次段へシフ
トさせる構成である。
クセス管理をBUSY−FF（ビジィーFF）方式により行う方
式に関し、 簡単な構成で、主記憶装置のビジィーのリセットを、
アクセス要求に固有のビジィー時間で最適に行うことを
目的とし、 主記憶装置と、複数の処理装置から主記憶装置へのア
クセス要求を主記憶装置の所定の分割単位ごとに管理す
るアクセス管理部を有し、アクセス要求が許可されて現
在ビジィー状態の主記憶装置の記憶領域に対応したアク
セス管理部中の領域をビジィーオンとする主記憶制御ユ
ニットと、前記分割単位ごとに設けられ、許可されたア
クセス要求に係るアドレス信号を、少なくとも当該アク
セス要求に固有のビジィー時間だけシフトさせた後、前
記アクセス管理部中のビジィーオンとされた領域をリセ
ットするための信号として出力するパイプラインとを具
備するシステムにおいて、各パイプラインごとに設けら
れ、各パイプラインから出力されるリセット信号が競合
したときに、パイプライン中のビジィー時間の長い方の
リセット信号のみを選択する選択回路を設け、選択され
なかったリセット信号に係るアドレス信号を次段へシフ
トさせる構成である。
本発明はメモリアクセス管理方式に関し、特に主記憶
装置のアクセス管理をBUSY−FF方式により行う方式に関
する。
装置のアクセス管理をBUSY−FF方式により行う方式に関
する。
コンピュータシステム等のデータ処理システムは通
常、大容量の主記憶装置を具備している。この主記憶装
置は、システム内の複数の処理装置（端末）によりアク
セスされる。従って、同時（単位マシンサイクル当り）
に複数のアクセス要求があった場合、すなわちアクセス
要求の競合を制御する必要がある。
常、大容量の主記憶装置を具備している。この主記憶装
置は、システム内の複数の処理装置（端末）によりアク
セスされる。従って、同時（単位マシンサイクル当り）
に複数のアクセス要求があった場合、すなわちアクセス
要求の競合を制御する必要がある。
このアクセス要求の競合を制御する方式は、従来から
種々提案されている。このうち、BUSY−FF方式は広く用
いられている制御方式の１つである。BUSY−FF方式で
は、複数の処理装置から主記憶装置へのアクセス要求を
主記憶装置の分割単位ごとに管理するメモリを有し、ア
クセス要求が許可されて現在ビジィー状態の主記憶装置
の記憶領域に対応したメモリ中の領域をビジィーオンす
る主記憶制御ユニットを用いている。このメモリは特に
BUSY−FF（ビジィーFF）と呼ばれ、現在ビジィー状態
（使用中）の主記憶装置の記憶領域に対応したビジィー
FFはセットされ、ビジィーでないところはリセットされ
ている。主記憶装置制御ユニットは、処理装置から主記
憶装置へのアクセス要求があると、ビジィーFFを参照
し、アクセス要求があった主記憶装置の記憶に対応する
ビジィーFFをチェックする。ビジィーFFがセットされて
いると、この記憶領域はビジィー状態であるとして、ア
クセス要求を許可しない。逆に、ビジィーFFがリセット
されていると、この記憶領域はビジィー状態でないとし
て、アスセス要求を許可する。この場合、２つ以上のア
クセス要求があると、主記憶制御ユニットは所定の優先
順位に従い、１つのアクセス要求のみを許可する。
種々提案されている。このうち、BUSY−FF方式は広く用
いられている制御方式の１つである。BUSY−FF方式で
は、複数の処理装置から主記憶装置へのアクセス要求を
主記憶装置の分割単位ごとに管理するメモリを有し、ア
クセス要求が許可されて現在ビジィー状態の主記憶装置
の記憶領域に対応したメモリ中の領域をビジィーオンす
る主記憶制御ユニットを用いている。このメモリは特に
BUSY−FF（ビジィーFF）と呼ばれ、現在ビジィー状態
（使用中）の主記憶装置の記憶領域に対応したビジィー
FFはセットされ、ビジィーでないところはリセットされ
ている。主記憶装置制御ユニットは、処理装置から主記
憶装置へのアクセス要求があると、ビジィーFFを参照
し、アクセス要求があった主記憶装置の記憶に対応する
ビジィーFFをチェックする。ビジィーFFがセットされて
いると、この記憶領域はビジィー状態であるとして、ア
クセス要求を許可しない。逆に、ビジィーFFがリセット
されていると、この記憶領域はビジィー状態でないとし
て、アスセス要求を許可する。この場合、２つ以上のア
クセス要求があると、主記憶制御ユニットは所定の優先
順位に従い、１つのアクセス要求のみを許可する。
アクセス要求はアクセス要求に固有のビジィー時間を
もっている。従って、アクセス要求が許可されて所定の
ビジィー時間を経過した後は、ビジィーFFをリセットし
て主記憶装置の対応する記憶領域を再び使用可能状態に
戻されなければならない。このために、従来のビジィー
FF方式はシフトレジスタから成るパイプラインを用いて
いる。アクセス要求が許可されると、この要求に係る主
記憶装置の記憶領域のアドレスがパイプラインに投入さ
れる。このアドレスは、システムの１マシンサイクルご
とにパイプラン中を１つずつ伝搬する。例えば、あるア
クセス要求のビジィー時間が10τ（τは１マシンサイク
ル）であるとすると、このアクセス要求に係るアドレス
はパイプライン中を少なくとも10τ転送された後、この
アクセス要求に係るビジィーFFをリセットするためのリ
セット信号として、パイプラインから取出される。この
パイプラインは主記憶装置が所定の分割単位ごとに管理
されているのに対応して、この分割単位ごとに設けられ
る。例えば、主記憶装置が４つに分割されているとき
は、４つのパイプラインが用意される。
もっている。従って、アクセス要求が許可されて所定の
ビジィー時間を経過した後は、ビジィーFFをリセットし
て主記憶装置の対応する記憶領域を再び使用可能状態に
戻されなければならない。このために、従来のビジィー
FF方式はシフトレジスタから成るパイプラインを用いて
いる。アクセス要求が許可されると、この要求に係る主
記憶装置の記憶領域のアドレスがパイプラインに投入さ
れる。このアドレスは、システムの１マシンサイクルご
とにパイプラン中を１つずつ伝搬する。例えば、あるア
クセス要求のビジィー時間が10τ（τは１マシンサイク
ル）であるとすると、このアクセス要求に係るアドレス
はパイプライン中を少なくとも10τ転送された後、この
アクセス要求に係るビジィーFFをリセットするためのリ
セット信号として、パイプラインから取出される。この
パイプラインは主記憶装置が所定の分割単位ごとに管理
されているのに対応して、この分割単位ごとに設けられ
る。例えば、主記憶装置が４つに分割されているとき
は、４つのパイプラインが用意される。
前述したように、ビジィー時間はアクセス要求に固有
の値をもつ。例えば、フェッチとパーシャルストアでは
異なるビジィー時間を有する。このため、同一時刻に１
つのパイプラインから２つ以上のリセット信号が出力さ
れる場合がある。この場合、２つ以上のリセット信号を
すべてビジィーFFに供給する方法と、１つのみのリセッ
ト信号をビジィーFFに供給する方法とがある。前者の方
法は、パイプラインの各段から信号線を引き出し、ビジ
ィーFFに論理的に接続する。後者の方法は、最も長いビ
ジィー時間に対応するパイプラインの段から信号線を引
き出し、ビジィーFFに接続する。
の値をもつ。例えば、フェッチとパーシャルストアでは
異なるビジィー時間を有する。このため、同一時刻に１
つのパイプラインから２つ以上のリセット信号が出力さ
れる場合がある。この場合、２つ以上のリセット信号を
すべてビジィーFFに供給する方法と、１つのみのリセッ
ト信号をビジィーFFに供給する方法とがある。前者の方
法は、パイプラインの各段から信号線を引き出し、ビジ
ィーFFに論理的に接続する。後者の方法は、最も長いビ
ジィー時間に対応するパイプラインの段から信号線を引
き出し、ビジィーFFに接続する。
しかしながら、従来のメモリアクセス管理方式は、以
下の問題点を有する。
下の問題点を有する。
パイプラインの各段から信号線を引き出し、ビジィー
FFに接続する構成のメモリアクセス管理方式は、信号線
の本数が莫大なものになるという問題点がある。
FFに接続する構成のメモリアクセス管理方式は、信号線
の本数が莫大なものになるという問題点がある。
また、最も長いビジィー時間に対応するパイプライン
の段から信号線を引き出し、ビジィーFFに接続する構成
のメモリアクセス管理方式は、すべてのリセット信号を
最も長いビジィー時間に合わせて出力するため、必要以
上にリセット状態が保持されてしまい、主記憶装置の使
用効率を低下させてしまうという問題点がある。
の段から信号線を引き出し、ビジィーFFに接続する構成
のメモリアクセス管理方式は、すべてのリセット信号を
最も長いビジィー時間に合わせて出力するため、必要以
上にリセット状態が保持されてしまい、主記憶装置の使
用効率を低下させてしまうという問題点がある。
従って、本発明は上記問題点を解決し、簡単な構成
で、主記憶装置のビジィーのリセットを、アクセス要求
に固有のビジィー時間で最適に行うことを目的とする。
で、主記憶装置のビジィーのリセットを、アクセス要求
に固有のビジィー時間で最適に行うことを目的とする。
第１図は本発明の原理説明図である。
主記憶装置10はモジュール単位（バス単位）に分割さ
れている（図の例では、４分割）。
れている（図の例では、４分割）。
主記憶制御ユニット20は複数の処理装置300〜303から
主記憶装置10へのアクセス要求を上記分割単位ごとに管
理するアクセス管理部210〜213（ビジィーFF）を有し、
アクセス要求が許可されて現在ビジィー状態の主記憶装
置10の記憶領域（例えば、Ma）に対応したアクセス管理
部210〜213中の領域（例えば、アクセス管理部210の領
域Mb）の領域をビジィーオンとする。尚、主記憶制御ユ
ニット20は分岐制御部200〜233及びネットワーク23を有
し、処理装置300〜303からのアクセス要求の競合を所定
の優先順位に従って制御し、これらと主記憶装置10とを
論理的に接続する。
主記憶装置10へのアクセス要求を上記分割単位ごとに管
理するアクセス管理部210〜213（ビジィーFF）を有し、
アクセス要求が許可されて現在ビジィー状態の主記憶装
置10の記憶領域（例えば、Ma）に対応したアクセス管理
部210〜213中の領域（例えば、アクセス管理部210の領
域Mb）の領域をビジィーオンとする。尚、主記憶制御ユ
ニット20は分岐制御部200〜233及びネットワーク23を有
し、処理装置300〜303からのアクセス要求の競合を所定
の優先順位に従って制御し、これらと主記憶装置10とを
論理的に接続する。
パイプライン40は、上記分割単位ごとに設けられたパ
イプライン400〜403から成る。各パイプライン400〜403
は許可されたアクセス要求に係るアドレス信号を、少な
くとも当該アクセス要求に固有のビジィー時間だけ遅延
させた後、アクセス管理部210〜213のビジィーオンとさ
れた領域（例えば、上記Mb）リセットするためのリセッ
ト信号として出力する。
イプライン400〜403から成る。各パイプライン400〜403
は許可されたアクセス要求に係るアドレス信号を、少な
くとも当該アクセス要求に固有のビジィー時間だけ遅延
させた後、アクセス管理部210〜213のビジィーオンとさ
れた領域（例えば、上記Mb）リセットするためのリセッ
ト信号として出力する。
選択回路500〜503は各パイプライン400〜403ごとに設
けられ、各パイプラインから出力されるリセット信号が
競合したときに、パイプライン中のビジィー時間の長い
方のリセット信号のみを選択する。そして、選択されな
かったリセット信号に係るアドレス信号を次段にシフト
させる。
けられ、各パイプラインから出力されるリセット信号が
競合したときに、パイプライン中のビジィー時間の長い
方のリセット信号のみを選択する。そして、選択されな
かったリセット信号に係るアドレス信号を次段にシフト
させる。
主記憶制御ユニット20は処理装置300〜303からのアク
セス要求があると、アクセス管理部210〜213を参照し、
アクセス要求に係る主記憶装置10の記憶領域に対応する
アクセス管理部210〜213の領域がビジィーオン（セット
状態）かそうでないか（リセット状態）をチェックす
る。ビジィーオンであれば、主記憶制御ユニット20はア
クセス要求を許可せず、ビジィーオンでなければ、この
アクセス要求を許可し、アクセス管理部210〜213のアク
セス要求に係る領域をビジィーオン（セット状態）とす
る。この際、複数の処理装置から同時に同一記憶領域に
アクセス要求があると、主記憶制御ユニット20は所定の
優先順位に従い、いずれか１つのアクセス要求のみを許
可する。
セス要求があると、アクセス管理部210〜213を参照し、
アクセス要求に係る主記憶装置10の記憶領域に対応する
アクセス管理部210〜213の領域がビジィーオン（セット
状態）かそうでないか（リセット状態）をチェックす
る。ビジィーオンであれば、主記憶制御ユニット20はア
クセス要求を許可せず、ビジィーオンでなければ、この
アクセス要求を許可し、アクセス管理部210〜213のアク
セス要求に係る領域をビジィーオン（セット状態）とす
る。この際、複数の処理装置から同時に同一記憶領域に
アクセス要求があると、主記憶制御ユニット20は所定の
優先順位に従い、いずれか１つのアクセス要求のみを許
可する。
例えば、主記憶装置10の記憶領域Maに対するアクセス
要求が許可されると、主記憶制御ユニット20は主記憶装
置10に記憶領域Maのアドレスを送出するとともに、記憶
領域Maに対応するアクセス管理部210の領域（ビジィーF
F）Mbをビジィーオン（セット状態）とする。また、上
記アドレスは対応する分割単位のパイプライン400に投
入され、１マシンサイクル（τ）ごとにシフトされる。
要求が許可されると、主記憶制御ユニット20は主記憶装
置10に記憶領域Maのアドレスを送出するとともに、記憶
領域Maに対応するアクセス管理部210の領域（ビジィーF
F）Mbをビジィーオン（セット状態）とする。また、上
記アドレスは対応する分割単位のパイプライン400に投
入され、１マシンサイクル（τ）ごとにシフトされる。
各パイプライン400〜403は、10τ〜12τの各段からア
ドレスをリセット信号として出力する。ここで、ビジィ
ー時間が10τと11τのアクセス要求に係るアドスがそれ
ぞれパイプライン400をシフトし、ある時刻で同時に、1
0τのビジィー時間のアクセス要求に係るリセット信号
がパイプライン400の10τの段から出力され、11τのビ
ジィー時間のアクセス要求に係るリセット信号がパイプ
ライン400の段から出力されたとする。これらの競合す
るリセット信号は、パイプライン400に対応する選択回
路500に供給される。選択回路500はこれらのリセット信
号をチェックし、ビジィー時間の長い方のリセット信号
のみを選択する。上記の例では、パイプライン400の11
τの段から出力されるリセット信号が選択される。選択
されたリセット信号は主記憶制御ユニット20のアクセス
管理部210〜213に送られ、このリセット信号で指定され
るアドレスに係る領域のビジィーオンをリセットする。
一方、選択されなかったリセット信号は次段に送られ、
次のマシンサイクルで再びパイプライン400から取り出
され、同様に処理される。
ドレスをリセット信号として出力する。ここで、ビジィ
ー時間が10τと11τのアクセス要求に係るアドスがそれ
ぞれパイプライン400をシフトし、ある時刻で同時に、1
0τのビジィー時間のアクセス要求に係るリセット信号
がパイプライン400の10τの段から出力され、11τのビ
ジィー時間のアクセス要求に係るリセット信号がパイプ
ライン400の段から出力されたとする。これらの競合す
るリセット信号は、パイプライン400に対応する選択回
路500に供給される。選択回路500はこれらのリセット信
号をチェックし、ビジィー時間の長い方のリセット信号
のみを選択する。上記の例では、パイプライン400の11
τの段から出力されるリセット信号が選択される。選択
されたリセット信号は主記憶制御ユニット20のアクセス
管理部210〜213に送られ、このリセット信号で指定され
るアドレスに係る領域のビジィーオンをリセットする。
一方、選択されなかったリセット信号は次段に送られ、
次のマシンサイクルで再びパイプライン400から取り出
され、同様に処理される。
なお、既にビジィー状態のバンクへのアクセスはでき
ないが、その他のバンクへのアクセスは可能である。こ
のため、パイプライン400へは複数のアドレスが存在
し、リセットのタイミングがくるまでシフトされてい
き、リセットタイミングになった時にリセット信号が送
信され、ビジィーFFをリセットする。この時に、１つの
パイプライン400で、リセットが競合した場合、選択回
路500で選択された信号が送信され、そのビジィーFFが
リセットされる。
ないが、その他のバンクへのアクセスは可能である。こ
のため、パイプライン400へは複数のアドレスが存在
し、リセットのタイミングがくるまでシフトされてい
き、リセットタイミングになった時にリセット信号が送
信され、ビジィーFFをリセットする。この時に、１つの
パイプライン400で、リセットが競合した場合、選択回
路500で選択された信号が送信され、そのビジィーFFが
リセットされる。
以下、本発明の一実施例を図面を参照して詳細に説明
する。
する。
第２図は、本発明の一実施例の主要部の回路図であ
る。図示する回路はパイプライン400の最後の３段（10
τ〜12τ）と、選択回路500の内部の回路に相当する。
る。図示する回路はパイプライン400の最後の３段（10
τ〜12τ）と、選択回路500の内部の回路に相当する。
パイプライン400はシフトレジスタで構成され、各段
のシフトレジスタは有効ビットＶ、アドレスADRS、オペ
レーションコード（以下、単にオペコードという）OP及
びパリティビットＰを格納する。有効ビットＶは、アド
レスADRSがリセット信号として選択されるまでは“1"で
あり、一旦選択されると“0"に設定される。アドレスAD
RSは第１図の主記憶制御ユニット20から主記憶装置10に
与えられるアドレスのうちの下位アドレスであり、主記
憶制御ユニット20のアクセス管理部210〜213のアドレス
に相当する。オペコードOPは、当該アクセス要求のビジ
ィー時間を指示する。パリティビットＰは誤り訂正用の
情報である。
のシフトレジスタは有効ビットＶ、アドレスADRS、オペ
レーションコード（以下、単にオペコードという）OP及
びパリティビットＰを格納する。有効ビットＶは、アド
レスADRSがリセット信号として選択されるまでは“1"で
あり、一旦選択されると“0"に設定される。アドレスAD
RSは第１図の主記憶制御ユニット20から主記憶装置10に
与えられるアドレスのうちの下位アドレスであり、主記
憶制御ユニット20のアクセス管理部210〜213のアドレス
に相当する。オペコードOPは、当該アクセス要求のビジ
ィー時間を指示する。パリティビットＰは誤り訂正用の
情報である。
シフトレジスタ60a,60bにはオペコードOPをデコード
するデコーダ（DEC）61a,61bが接続されている。デコー
ダ61a,61bの出力はそれぞれアンドゲート62a,62bの一方
の入力にそれぞれ供給される。アンドゲート62a,62bの
他方の入力にはそれぞれシフトレジスタ60a,60bから読
み出された有効ビットＶが供給される。アンドゲート62
a,62bの出力はそれぞれプライオリティー回路70に供給
される。最終段のシフトレジスタ60cから読み出された
有効ビットＶは直接プライオリティー回路に供給され
る。
するデコーダ（DEC）61a,61bが接続されている。デコー
ダ61a,61bの出力はそれぞれアンドゲート62a,62bの一方
の入力にそれぞれ供給される。アンドゲート62a,62bの
他方の入力にはそれぞれシフトレジスタ60a,60bから読
み出された有効ビットＶが供給される。アンドゲート62
a,62bの出力はそれぞれプライオリティー回路70に供給
される。最終段のシフトレジスタ60cから読み出された
有効ビットＶは直接プライオリティー回路に供給され
る。
プライオリティー回路70はセレクタ71とともに、第１
図に示す選択回路500を構成する。プライオリティー回
路70はデコーダ61a,61b及びシフトレジスタ60cの有効ビ
ットＶに基づき、最も長いビジィー時間のアドレスADRS
を判別する。そして、判別結果に応じて、３つのリセッ
ト・イネーブル信号RESET ENABLE A,RESET ENABLE B及
びRESET ENABLE Cのレベルを設定する。これらのリセッ
ト・イネーブル信号はセレクタ71に供給される。また、
リセット・イネーブル信号RESET ENABLE A及びRESET EN
ABLE Bはそれぞれ反転されて、アンドゲート63a及び63b
に供給される。アンドゲート63a及び63bの他方の入力に
はそれぞれ、シフトレジスタ60a及び60bから読み出され
た有効ビットＶが供給される。更に、アンドゲート63a
及び63bの出力はそれぞれ、シフトレジスタ60b及び60c
に供給される。
図に示す選択回路500を構成する。プライオリティー回
路70はデコーダ61a,61b及びシフトレジスタ60cの有効ビ
ットＶに基づき、最も長いビジィー時間のアドレスADRS
を判別する。そして、判別結果に応じて、３つのリセッ
ト・イネーブル信号RESET ENABLE A,RESET ENABLE B及
びRESET ENABLE Cのレベルを設定する。これらのリセッ
ト・イネーブル信号はセレクタ71に供給される。また、
リセット・イネーブル信号RESET ENABLE A及びRESET EN
ABLE Bはそれぞれ反転されて、アンドゲート63a及び63b
に供給される。アンドゲート63a及び63bの他方の入力に
はそれぞれ、シフトレジスタ60a及び60bから読み出され
た有効ビットＶが供給される。更に、アンドゲート63a
及び63bの出力はそれぞれ、シフトレジスタ60b及び60c
に供給される。
次に、本実施例の動作を説明する。
まず、シフトレジスタ60a及び60bからそれぞれ読み出
されたオペコードOPはデコーダ61a及び61bでデコードさ
れ、それぞれのビジィー時間が判別される。いま、シフ
トレジスタ60a及び60bのそれぞれの有効ビットＶが
“1"、すなわちそれぞれのアドレスADRSが未だ選択され
ていないとすると、デコーダ61a及び61bの出力はそれぞ
れアンドゲート62a及び62bを通り、プライオリティー回
路70に供給される。また、最終段のシフトレジスタ60c
の有効ビットＶはそのまま、プライオリティー回路70に
出力される。プライオリティー回路70はシフトレジスタ
60cからの有効ビットＶが“1"ならば、シフトレジスタ6
0cに格納されているアドレスADRSをリセット信号として
選択すべく、RESET ENABLE C信号をハイレベルに設定
し、残りをローレベルに設定する。これとは逆に、シフ
トレジスタ60cからの有効ビットＶが“0"ならば、すな
わちシフトレジスタ60cのアドレスADRSが既にリセット
信号として選択されていれば、デコーダ61a及び61bの出
力信号をチェックする。
されたオペコードOPはデコーダ61a及び61bでデコードさ
れ、それぞれのビジィー時間が判別される。いま、シフ
トレジスタ60a及び60bのそれぞれの有効ビットＶが
“1"、すなわちそれぞれのアドレスADRSが未だ選択され
ていないとすると、デコーダ61a及び61bの出力はそれぞ
れアンドゲート62a及び62bを通り、プライオリティー回
路70に供給される。また、最終段のシフトレジスタ60c
の有効ビットＶはそのまま、プライオリティー回路70に
出力される。プライオリティー回路70はシフトレジスタ
60cからの有効ビットＶが“1"ならば、シフトレジスタ6
0cに格納されているアドレスADRSをリセット信号として
選択すべく、RESET ENABLE C信号をハイレベルに設定
し、残りをローレベルに設定する。これとは逆に、シフ
トレジスタ60cからの有効ビットＶが“0"ならば、すな
わちシフトレジスタ60cのアドレスADRSが既にリセット
信号として選択されていれば、デコーダ61a及び61bの出
力信号をチェックする。
ここで、遅延時間10τのシフトレジスタ60aに接続さ
れているデコーダ61aは、デコードしたオペコードOPが1
0τ以上のビジィー時間を指示しているときは、これに
係るアクセス要求はリセット可能であるとして、ハイレ
ベルを出力する。また、遅延時間11τのシフトレジスタ
60bに接続されているデコーダ61bは、デコードしたオペ
コードOPが11τ以上のビジィー時間を指示しているとき
は、これに係るアクセス要求はリセット可能であるとし
て、ハイレベルを出力する。
れているデコーダ61aは、デコードしたオペコードOPが1
0τ以上のビジィー時間を指示しているときは、これに
係るアクセス要求はリセット可能であるとして、ハイレ
ベルを出力する。また、遅延時間11τのシフトレジスタ
60bに接続されているデコーダ61bは、デコードしたオペ
コードOPが11τ以上のビジィー時間を指示しているとき
は、これに係るアクセス要求はリセット可能であるとし
て、ハイレベルを出力する。
これらのデコーダ61a及び61bの出力を受取ったプライ
オリティー回路70は、いずれの出力もハイレベルである
と、ビジィー時間の長い方を選択する。すなわち、シフ
トレジスタ60bのアドレスADRSを選択するために、プラ
イオリティー回路70はRESET ENABLE B信号のみをハイレ
ベルにし、残りをローレベルに設定する。また、いずれ
かのデコーダの出力のみがハイレベルであれば、プライ
オリティー回路70はこれに係るアドレスADRSを選択す
る。
オリティー回路70は、いずれの出力もハイレベルである
と、ビジィー時間の長い方を選択する。すなわち、シフ
トレジスタ60bのアドレスADRSを選択するために、プラ
イオリティー回路70はRESET ENABLE B信号のみをハイレ
ベルにし、残りをローレベルに設定する。また、いずれ
かのデコーダの出力のみがハイレベルであれば、プライ
オリティー回路70はこれに係るアドレスADRSを選択す
る。
このようにしてレベル設定されたリセット信号はセレ
クタ71に送られ、ハイレベルに対応するアドレスADRSの
みが選択される。主記憶制御ユニット20のアクセス管理
部210〜213の対応するアクセス管理部に送られ、この選
択されたアドレスADRSで指定される領域のビジィーオン
をリセットする。プライオリティー回路70からのリセッ
ト・イネーブル信号RESET ENABLE B及びRESET ENABLE C
は、それぞれ反転されてアンドゲート63a及び63bに供給
される。この場合、シフトレジスタ60aのアドレスADRS
が選択されたときは、 信号はローレベルになるので、アンドゲート63bはシフ
トレジスタ60bの有効ビットＶの転送を阻止する。この
結果、シフトレジスタ60cの有効ビットＶは“0"に設定
される。すなわち、新たにシフトレジスタ60cのアドレ
スADRSは、既に選択済であることを示す。また、上記の
場合、▲▼ 信号はハイレベルになるので、アンドゲート63aはシフ
トレジスタ60aの有効ビットＶ“1"をそのまま通過さ
せ、シフトレジスタ60bに転送する。
クタ71に送られ、ハイレベルに対応するアドレスADRSの
みが選択される。主記憶制御ユニット20のアクセス管理
部210〜213の対応するアクセス管理部に送られ、この選
択されたアドレスADRSで指定される領域のビジィーオン
をリセットする。プライオリティー回路70からのリセッ
ト・イネーブル信号RESET ENABLE B及びRESET ENABLE C
は、それぞれ反転されてアンドゲート63a及び63bに供給
される。この場合、シフトレジスタ60aのアドレスADRS
が選択されたときは、 信号はローレベルになるので、アンドゲート63bはシフ
トレジスタ60bの有効ビットＶの転送を阻止する。この
結果、シフトレジスタ60cの有効ビットＶは“0"に設定
される。すなわち、新たにシフトレジスタ60cのアドレ
スADRSは、既に選択済であることを示す。また、上記の
場合、▲▼ 信号はハイレベルになるので、アンドゲート63aはシフ
トレジスタ60aの有効ビットＶ“1"をそのまま通過さ
せ、シフトレジスタ60bに転送する。
以上のようにして、最終段のシフトレジスタ60cのア
ドレスADRSは最優先に選択され、それ以外のときはビジ
ィー時間が長い方のアドレスADRSが選択され、選択され
なかったアドレスADRSは有効ビット“1"を保持しつつそ
のまま次段に転送される。
ドレスADRSは最優先に選択され、それ以外のときはビジ
ィー時間が長い方のアドレスADRSが選択され、選択され
なかったアドレスADRSは有効ビット“1"を保持しつつそ
のまま次段に転送される。
以上のようにすることにより、アクセス要求に固有の
ビジィー時間で最適に主記憶装置のビジィーのリセット
を行うことができる。
ビジィー時間で最適に主記憶装置のビジィーのリセット
を行うことができる。
以上の説明はパイプライン400に係る説明であった
が、パイプライン400〜403も同様である。
が、パイプライン400〜403も同様である。
以上説明したように、各パイプラインから出力される
リセット信号が競合しときに、パイプライン中のビジィ
ー時間の長い方のリセット信号のみを選択する選択回路
を設け、選択されなかったリセット信号に係るアドレス
信号を次段へシフトさせることにより、簡単な構成で、
主記憶装置のビジィーのリセットを、アクセス要求に固
有のビジィー時間で最適に行うことができる。
リセット信号が競合しときに、パイプライン中のビジィ
ー時間の長い方のリセット信号のみを選択する選択回路
を設け、選択されなかったリセット信号に係るアドレス
信号を次段へシフトさせることにより、簡単な構成で、
主記憶装置のビジィーのリセットを、アクセス要求に固
有のビジィー時間で最適に行うことができる。
第１図は本発明の原理ブロック図、及び 第２図は本発明の一実施例の要部回路図である。 図において、 10は主記憶装置、 20は主記憶制御ユニット、 210〜213はアクセス管理部、 220〜223は分岐・制御部、 23はネットワーク、 300〜303は処理装置＃０〜＃３、 400〜403はパイプライン、 500〜503は選択回路 である。
Claims (1)
- 【請求項１】主記憶装置（10）と、 複数の処理装置（300〜303）から主記憶装置（10）への
アクセス要求を主記憶装置の所定の分割単位ごとに管理
するアクセス管理部（210〜213）を有し、アクセス要求
が許可されて現在ビジィー状態の主記憶装置の（10）の
記憶領域に対応したアクセス管理部（210〜213）中の領
域をビジィーオンとする主記憶制御ユニット（20）と、 前記分割単位ごとに設けられ、許可されたアクセス要求
に係るアドレス信号を、少なくとも当該アクセス要求に
固有のビジィー時間だけシフトさせた後、前記アクセス
管理部（210〜213）中のビジィーオンとされた領域をリ
セットするためのリセット信号として出力するパイプラ
イン（400〜403）とを具備するシステムにおいて、 各パイプライン（400〜403）ごとに設けられ、各パイプ
ラインから出力されるリセット信号が競合したときに、
パイプライン中のビジィー時間の長い方のリセット信号
のみを選択する選択回路（500〜503）を設け、選択され
なかったリセット信号に係るアドレス信号を次段へシフ
トさせることを特徴とするメモリアクセス管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021277A JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021277A JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197856A JPH01197856A (ja) | 1989-08-09 |
| JP2555123B2 true JP2555123B2 (ja) | 1996-11-20 |
Family
ID=12050635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021277A Expired - Fee Related JP2555123B2 (ja) | 1988-02-02 | 1988-02-02 | メモリアクセス管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555123B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171512A (ja) * | 1994-12-20 | 1996-07-02 | Kofu Nippon Denki Kk | メモリバンク制御装置 |
-
1988
- 1988-02-02 JP JP63021277A patent/JP2555123B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01197856A (ja) | 1989-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |