JP2544781B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2544781B2 JP2544781B2 JP63181262A JP18126288A JP2544781B2 JP 2544781 B2 JP2544781 B2 JP 2544781B2 JP 63181262 A JP63181262 A JP 63181262A JP 18126288 A JP18126288 A JP 18126288A JP 2544781 B2 JP2544781 B2 JP 2544781B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- semiconductor substrate
- stress
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 36
- 150000001875 compounds Chemical class 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 21
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 239000013078 crystal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半絶縁性のGaAs（ガリウム・砒素）結晶等
の化合物半導体基板を用いた半導体素子の製造方法、特
にゲート及び絶縁膜の形成方法に関するものである。The present invention relates to a method for manufacturing a semiconductor device using a compound semiconductor substrate such as a semi-insulating GaAs (gallium arsenide) crystal, and particularly to forming a gate and an insulating film. It is about the method.
（従来の技術） 例えば、GaAs等の化合物半導体基板を用いたショット
キー障壁ゲート電界効果トランジスタ（以下、MES・FET
という）は、構造及び製造プロセスが簡単なため、盛ん
に素子の微細化が図られ、そのゲート長は益々短くなる
傾向にある。これに伴い、本来、一定値の基本パラメー
タとして扱われる閾値電圧Vthが、チャネルの長さが短
かくなる事により負側に変化して、半導体素子の特性を
劣化させる所謂短チャネル効果（short channel effec
t）が発生している。(Prior Art) For example, a Schottky barrier gate field effect transistor (hereinafter referred to as MES / FET) using a compound semiconductor substrate such as GaAs.
(2) has a simple structure and a simple manufacturing process, so that the element is actively miniaturized, and the gate length thereof tends to become shorter and shorter. Along with this, the threshold voltage Vth, which is originally treated as a basic parameter of a constant value, changes to the negative side due to the shortening of the channel length, so-called short channel effect (short channel effect) that deteriorates the characteristics of the semiconductor element. effec
t) has occurred.
この短チャネル効果を低減させるものとして、例えば
化合物半導体結晶等に圧力を加えると電気抵抗が変化す
る現象であるピエゾ効果（piezoellecric effect）を利
用した方法がある。この方法では、半導体基板表面に形
成する絶縁膜を応力を有する材質のもので構成し、その
応力によってGaAs・FETのチャネル領域に誘起されるピ
エゾ電荷を利用して、チャネル領域のキャリアの分布に
変化を与え、短チャネル効果を低減させている。As a method for reducing the short channel effect, there is a method using a piezoellecric effect, which is a phenomenon in which electric resistance changes when pressure is applied to a compound semiconductor crystal or the like. In this method, the insulating film formed on the surface of the semiconductor substrate is made of a material having stress, and the piezoelectric charge induced in the channel region of the GaAs FET by the stress is used to determine the distribution of carriers in the channel region. Change to reduce the short channel effect.
従来、この種の半導体素子の製造技術としては、アイ
・イー・イー・イートランザクションズ オン エレク
トロン デバイセス（IEEE TRANSACTIONS ON ELECTRON
DEVICES）、32［11］（1985−11）（米）P.2314−2318
に記載されるものがあった。以下、その製造方法を図を
用いて説明する。Conventionally, the manufacturing technology of this kind of semiconductor element has been IEEE TRANSACTIONS ON ELECTRON.
DEVICES), 32 [11] (1985-11) (US) P.2314-2318
There was what was described in. Hereinafter, the manufacturing method will be described with reference to the drawings.
第２図は、従来のMES・FETの概略断面図、第３図は上
記文献中で定義されたMES・FETのゲート方位を示す図で
ある。FIG. 2 is a schematic cross-sectional view of a conventional MES • FET, and FIG. 3 is a view showing the gate orientation of the MES • FET defined in the above literature.
第２図のMES・FETでは、半絶縁性のGaAs結晶を有する
半導体基板１の表面に、例えばｎ型活性層２を形成し、
さらにその上にｎ型活性層２とショットキー障壁を成す
耐熱性の金属により、ゲート３を選択的に形成する。次
に、このゲート３をマスクにしてイオン注入等を行うこ
とにより、半導体基板１に不純物を添加して自己整合
（self−alignment）的に、ソース領域及びドレイン領
域となるn+不純物領域４を形成する。さらに、n+不純物
領域４上にソース・ドレイン電極６を形成した後、半導
体基板１の全面に応力を有する絶縁膜５を形成する。In the MES • FET of FIG. 2, for example, an n-type active layer 2 is formed on the surface of a semiconductor substrate 1 having a semi-insulating GaAs crystal,
Further, a gate 3 is selectively formed on the n-type active layer 2 and a heat-resistant metal that forms a Schottky barrier. Next, the gate 3 is used as a mask to perform ion implantation or the like to add impurities to the semiconductor substrate 1 to self-align the n + impurity regions 4 to be the source region and the drain region. Form. Further, after forming the source / drain electrodes 6 on the n + impurity regions 4, the insulating film 5 having stress is formed on the entire surface of the semiconductor substrate 1.
ここで、応力を有する絶縁膜５が形成されたMES・FET
の短チャネル効果は、半導体基板１として使用される半
絶縁性のGaAs結晶に対するゲート方位の選択により左右
される。前記文献では、第３図に示すように面方位が定
義されたGaAs結晶において、ゲート方位を［01］の方
位に設定している。この場合、MES・FETのゲート３に接
して引張応力を有する絶縁膜５を形成すれば、短チャネ
ル効果は低減され、さらにその絶縁膜５の膜厚を大きく
する程、引張応力が強まり、短チャネル効果が一層低減
されている。Here, the MES • FET in which the insulating film 5 having stress is formed
The short channel effect of 1 is influenced by the selection of the gate orientation for the semi-insulating GaAs crystal used as the semiconductor substrate 1. In the above literature, the gate orientation is set to the [01] orientation in the GaAs crystal having the plane orientation defined as shown in FIG. In this case, if the insulating film 5 having a tensile stress is formed in contact with the gate 3 of the MES • FET, the short channel effect is reduced, and as the film thickness of the insulating film 5 is further increased, the tensile stress becomes stronger, The channel effect is further reduced.
（発明が解決しようとする課題） しかしながら、上記構成の半導体素子の製造方法で
は、次のような課題があった。(Problems to be Solved by the Invention) However, the method of manufacturing a semiconductor device having the above configuration has the following problems.
応力を有する絶縁膜５は、膜厚が大きくなると応力も
それにつれて大きくなるというように、両者の間に相関
関係があるため、短チャネル効果を充分低減させるため
には、そのための応力の相応する膜厚が必要とされる。
ところが、この絶縁膜５の膜厚をあまりにも大きくする
と、次のような不具合が発生する。Since the insulating film 5 having a stress has a correlation such that the stress increases as the film thickness increases, the stress corresponding to the stress is required to sufficiently reduce the short channel effect. Film thickness is required.
However, if the thickness of the insulating film 5 is too large, the following problems occur.
（ｉ） 絶縁膜５の膜厚が大きくなるにつれてその応力
も大きくなるので、該絶縁膜５がひび割れして素子の保
護膜として機能しなくなる。(I) Since the stress increases as the film thickness of the insulating film 5 increases, the insulating film 5 cracks and does not function as a protective film for the element.
（ii） 絶縁膜５は素子の保護膜として用いるだけでな
く、素子の実装密度を増すために多層配線間の膜として
も使用される。この用途に応じて、絶縁膜５にスルーホ
ールを開孔して多層配線を組み立てる配線間スルーホー
ル工程を経ていくうちに、絶縁膜５の表面の平坦性が損
われるようになる。そのため、例えば第１層配線の上に
第２層配線を形成する際に、第１層と第２層との密着性
が悪化したり、第２層に断切れが生じる等の問題が発生
する。(Ii) The insulating film 5 is used not only as a protective film for the device but also as a film between the multi-layer wirings in order to increase the mounting density of the device. Depending on this application, the flatness of the surface of the insulating film 5 is impaired during the inter-wiring through-hole step of assembling a multilayer wiring by forming a through hole in the insulating film 5. Therefore, for example, when forming the second-layer wiring on the first-layer wiring, there arises a problem that the adhesion between the first layer and the second layer is deteriorated, or the second layer is broken. .
本発明は、前記従来技術が持っていた課題として、短
チャネル効果を低減させるために応力を有する絶縁膜の
膜厚を厚くすると、絶縁膜がひび割れする点、及び絶縁
膜表面の平坦性が損われる点について解決した半導体素
子の製造方法を提供するものである。The present invention has the problems that the above-mentioned conventional techniques have, when the thickness of the insulating film having stress is increased in order to reduce the short channel effect, the point where the insulating film is cracked and the flatness of the insulating film surface is impaired. The present invention provides a method for manufacturing a semiconductor device that solves the above problems.
（課題を解決するための手段） 前記課題を解決するために、請求項１の発明では、化
合物半導体基板上に選択的にゲートを形成すると共に、
前記化合物半導体基板内に不純物領域を形成する半導体
素子の製造方法において、エッチング除去で残った領域
の断面形状がほぼ逆台形状となる（011）面に直交する
方位を［011］と定義する。そして、前記ゲートは、そ
の長手方向を前記［011］方位にして該ゲート長方向に
圧縮応力を有する材料で形成し、該ゲートの長手方向に
引張応力を有する絶縁膜を、該ゲートの側壁に、且つ前
記化合物半導体基板上に形成している。(Means for Solving the Problems) In order to solve the above problems, in the invention of claim 1, a gate is selectively formed on a compound semiconductor substrate, and
In the method of manufacturing a semiconductor device in which the impurity region is formed in the compound semiconductor substrate, the orientation orthogonal to the (011) plane in which the cross-sectional shape of the region remaining after etching removal is an inverted trapezoid is defined as [011]. The gate is formed of a material having a compressive stress in the gate length direction with the longitudinal direction being the [011] orientation, and an insulating film having a tensile stress in the gate length direction is formed on the side wall of the gate. And is formed on the compound semiconductor substrate.
請求項２の発明では、化合物半導体基板上に選択的に
ゲートを形成すると共に、前記化合物半導体基板内に不
純物領域を形成する半導体素子の製造方法において、エ
ッチング除去で残った領域の断面形状がほぼ逆台形状と
なる（011）面に平行な方位を［０１］と定義する。
そして、前記ゲートは、その長手方向を前記［０１］
方位にして該ゲート長方向に引張応力を有する材料で形
成し、該ゲートの長手方向に圧縮応力を有する絶縁膜
を、該ゲートの側壁に、且つ前記化合物半導体基板上に
形成している。According to a second aspect of the present invention, in the method for manufacturing a semiconductor device, in which a gate is selectively formed on a compound semiconductor substrate and an impurity region is formed in the compound semiconductor substrate, a cross-sectional shape of a region left by etching removal is substantially the same. An azimuth parallel to the (011) plane that becomes an inverted trapezoid is defined as [01].
Further, the gate has the longitudinal direction [01]
An insulating film which is made of a material having a tensile stress in the gate length direction in the azimuth direction and has a compressive stress in the gate length direction is formed on the sidewall of the gate and on the compound semiconductor substrate.
請求項３の発明では、請求項１または２記載の半導体
素子の製造方法において、前記ゲートの膜厚及び応力
を、それぞれ1000〜2000Å程度、及び109dyn・cm-2程度
以上とする。さらに、前記絶縁膜の膜厚及び応力を、そ
れぞれ6000〜10000Å程度、及び109dyn・cm-2程度以上
としている。According to a third aspect of the invention, in the method of manufacturing a semiconductor device according to the first or second aspect, the film thickness and the stress of the gate are about 1000 to 2000Å and about 10 9 dyn · cm -2 or more, respectively. Further, the film thickness and stress of the insulating film are set to about 6,000 to 10,000 Å and about 10 9 dyn · cm −2 or more, respectively.
（作 用） 請求項１の発明によって製造された半導体素子では、
ゲートの縮む方向に圧縮応力が働くと共に、絶縁膜が伸
びる方向に引張応力が働く。そのため、圧縮応力の方向
と引張応力の方向は、同方向にベクトルが合成され、こ
の合成されるベクトルとは逆方向の応力が、半導体基板
内に発生する。これにより、ピエゾ電荷の発生量が増加
して短チャネル効果が低減される。(Operation) In the semiconductor device manufactured by the invention of claim 1,
Compressive stress acts in the direction in which the gate shrinks, and tensile stress acts in the direction in which the insulating film extends. Therefore, the vector of the compressive stress and the direction of the tensile stress are combined in the same direction, and the stress in the direction opposite to the combined vector is generated in the semiconductor substrate. As a result, the amount of piezoelectric charge generated is increased, and the short channel effect is reduced.
請求項２の発明によって製造された半導体素子では、
ゲートの縮む方向に引張応力が働くと共に、絶縁膜が伸
びる方向に圧縮応力が働く。そのため、請求項１の発明
と同様に、引張応力の方向と圧縮応力の方向は、同方向
にベクトルが合成され、この合成されるベクトルとは逆
方向の応力が、半導体基板内に発生し、短チャネル効果
が低減される。In the semiconductor device manufactured by the invention of claim 2,
A tensile stress acts in the direction in which the gate shrinks, and a compressive stress acts in the direction in which the insulating film extends. Therefore, similar to the invention of claim 1, the vector of the tensile stress and the direction of the compressive stress are combined in the same direction, and a stress in the direction opposite to the combined vector is generated in the semiconductor substrate, Short channel effects are reduced.
請求項３の発明では、請求項１または２の発明で形成
されるゲート及び絶縁膜は、その膜厚がそれぞれ1000〜
2000Å程度及び6000〜10000Å程度を有するので、短チ
ャネル効果を抑制するのに十分な109dyn・cm-2程度以上
の応力を発生させるように働く。According to the invention of claim 3, the gate and the insulating film formed by the invention of claim 1 or 2 each have a film thickness of 1000 to 1,000.
Since it has about 2000 Å and about 6000 to 10,000 Å, it works to generate a stress of about 10 9 dyn · cm -2 or more, which is sufficient to suppress the short channel effect.
（実施例） 第１図（ａ）〜（ｄ）は、本発明の第１の実施例に係
るMES・FETの製造方法を示す製造工程図である。以下、
この図面を参照しつつ各製造工程（１）〜（４）を説明
する。(Embodiment) FIGS. 1A to 1D are manufacturing process diagrams showing a method for manufacturing a MES • FET according to the first embodiment of the present invention. Less than,
Each manufacturing process (1) to (4) will be described with reference to this drawing.
（１） 第１図（ａ）の工程 先ず、半絶縁性のGaAs結晶から成る半導体基板11にお
いて、エッチング除去で残った領域の断面形状がほぼ逆
台形状となる面方位を（011）とし、その（011）面に直
交する方位を［011］と定義する。このように定義され
た［011］方位を、この実施例で製造されるMES・FETに
おけるゲートの長手方向となるように設定する。(1) Step of FIG. 1 (a) First, in the semiconductor substrate 11 made of a semi-insulating GaAs crystal, the plane orientation in which the cross-sectional shape of the region remaining after etching removal is an inverted trapezoid is (011), The azimuth orthogonal to the (011) plane is defined as [011]. The [011] orientation thus defined is set to be the longitudinal direction of the gate in the MES • FET manufactured in this example.
（２） 第１図（ｂ）の工程 半導体基板11の表面に、イオン注入法等によってチャ
ネル形成用の高伝導性のｎ型活性層12を形成する。(2) Step of FIG. 1B A highly conductive n-type active layer 12 for forming a channel is formed on the surface of the semiconductor substrate 11 by an ion implantation method or the like.
次に、半導体基板11上にｎ型活性層12とショットキー
障壁を成し、且つ圧縮応力を有する金属として、例えば
膜厚1000〜2000Å程度のＷ−Al膜をスパッタリング法等
で堆積させた後、そのＷ−Al膜にエッチングを施してゲ
ート13を形成する。ゲート13として用いるＷ−Al膜の圧
縮応力の方向ａは、第１図（ｂ）に示すように、このゲ
ート13が縮む方向に働く。この圧縮応力は、例えばスパ
ッタリング法の場合では、スパッタリング時のガス圧を
制御することによって任意の値とすることが可能であ
る。Next, after depositing a W-Al film having a film thickness of 1000 to 2000Å, for example, as a metal that forms a Schottky barrier with the n-type active layer 12 and has a compressive stress on the semiconductor substrate 11 by a sputtering method or the like. Then, the W-Al film is etched to form the gate 13. The direction a of the compressive stress of the W-Al film used as the gate 13 acts in the direction in which the gate 13 contracts, as shown in FIG. 1 (b). In the case of the sputtering method, for example, this compressive stress can be set to an arbitrary value by controlling the gas pressure during sputtering.
さらに、ゲート13をマスクにして半導体基板11にイオ
ン注入等を行い、自己整合的にn+不純物領域14を形成す
る。Further, using the gate 13 as a mask, ions are implanted into the semiconductor substrate 11 to form the n + impurity region 14 in a self-aligned manner.
（３） 第１図（ｃ）の工程 n+不純物領域14上にソース・ドレイン電極16を形成し
た後、PCVD法（プラズマ気相成長法）等を用いて、例え
ば膜厚6000〜10000Å程度の引張応力を有するSiNX膜
（Ｘはシリコンに対する窒素の化学量論的割合を示す）
等の絶縁膜15を、ゲート13の周壁を成し、且つ半導体基
板11の全面を被覆するように堆積させる。絶縁膜15の引
張応力の方向ｂは、第１図（ｃ）に示すように、この絶
縁膜15が伸びる方向に働く。この引張応力は、例えばPC
VD法の場合では、プラズマを励起する時の反応ガス流
量、反応ガスの圧力等のパラメータを変化させることに
より、任意の値とすることが可能である。(3) Step of FIG. 1 (c) After forming the source / drain electrode 16 on the n + impurity region 14, a film thickness of about 6,000 to 10,000 Å is formed by using PCVD method (plasma vapor deposition method) or the like. SiN X film with tensile stress (X represents the stoichiometric ratio of nitrogen to silicon)
An insulating film 15 such as the above is deposited so as to form the peripheral wall of the gate 13 and cover the entire surface of the semiconductor substrate 11. The direction b of the tensile stress of the insulating film 15 acts in the direction in which the insulating film 15 extends, as shown in FIG. 1 (c). This tensile stress is, for example, PC
In the case of the VD method, an arbitrary value can be obtained by changing parameters such as the flow rate of the reaction gas when exciting plasma and the pressure of the reaction gas.
（４）第１図（ｄ）の工程 図示されない絶縁膜15の所定箇所に、スルーホールを
開孔してその後の配線形成等を行えば、所望のMES・FET
が得られる。(4) Step of FIG. 1 (d) A desired MES-FET can be obtained by forming a through hole at a predetermined position of the insulating film 15 (not shown) and then forming a wiring.
Is obtained.
本実施例では、ゲート13として用いる金属と絶縁膜15
には次のような条件（Ａ），（Ｂ）が必要になると考え
られる。In this embodiment, the metal used as the gate 13 and the insulating film 15 are used.
It is considered that the following conditions (A) and (B) are required for this.
（Ａ） ｎ型活性層12に励起されるチャネル領域におい
て、圧力によって発生するピエゾ電荷を利用しているた
め、ゲート13と絶縁膜15は必ず接合するようにし、且つ
その接合面におけるゲート13の圧縮応力の方向ａと絶縁
膜15の引張応力の方向ｂとが一致するように、これらの
ゲート13の圧縮応力及び絶縁膜15の引張応力を設定す
る。即ち、ゲート13の圧縮応力と絶縁膜15の引張応力の
関係は、常に逆のもので設定される。(A) In the channel region excited by the n-type active layer 12, the piezoelectric charge generated by the pressure is used, so that the gate 13 and the insulating film 15 must be bonded to each other, and the gate 13 at the bonding surface is The compressive stress of the gate 13 and the tensile stress of the insulating film 15 are set so that the direction a of the compressive stress and the direction b of the tensile stress of the insulating film 15 coincide with each other. That is, the relationship between the compressive stress of the gate 13 and the tensile stress of the insulating film 15 is always set to be opposite.
（Ｂ） 例えば、短チャネル効果を低減するのに必要な
ゲート13の圧縮応力を109dyn・cm-2程度とする時、この
ゲート13として用いる金属の膜厚が厚すぎると、該ゲー
ト13が半導体基板11上から剥離し、逆に薄すぎると、十
分に圧縮応力が加わらない。そのため、ゲート13の膜厚
として1000〜2000Å程度必要である。また、ゲート13と
同様に絶縁膜15の引張応力を109dyn・cm-2程度とする
時、この絶縁膜15の膜厚が厚すぎると、該絶縁膜15がひ
び割れしたり、半導体基板11上から剥離し、逆に薄すぎ
ると、十分に引張応力が加わらない。そのため、絶縁膜
15の膜厚として6000〜10000Å程度必要である。(B) For example, when the compressive stress of the gate 13 required to reduce the short channel effect is set to about 10 9 dyn · cm −2 , if the metal film used as the gate 13 is too thick, the gate 13 If is separated from the semiconductor substrate 11 and is too thin on the contrary, compressive stress is not sufficiently applied. Therefore, the film thickness of the gate 13 needs to be about 1000 to 2000Å. Further, when the tensile stress of the insulating film 15 is set to about 10 9 dyn · cm −2 as in the case of the gate 13, if the insulating film 15 is too thick, the insulating film 15 may be cracked or the semiconductor substrate 11 If peeled off from the top and too thin, on the contrary, tensile stress is not applied sufficiently. Therefore, the insulating film
A film thickness of 15 is required to be about 6000 to 10000Å.
このような条件を満足すれば、次のような利点が得ら
れる。If such conditions are satisfied, the following advantages can be obtained.
第４図は、第１図（ｃ）の作用を示す図である。 FIG. 4 is a diagram showing the operation of FIG. 1 (c).
半導体基板11上におけるゲート13は、その長手方向を
［011］方向にして、ゲート長方向に圧縮応力を有する
材料で形成する。この圧縮応力の方向ａは、第４図に示
すように、ゲート13が縮む方向に働く。また、絶縁膜15
は、ゲート13の長手方向に引張応力を有し、このゲート
13の側壁に形成される。この引張応力の方向ｂは、第４
図に示すように、絶縁膜15が伸びる方向に働く。このよ
うな、ゲート13と絶縁膜15を用いることにより、圧縮応
力の方向ａと引張応力の方向ｂは同方向にベクトルが合
成される。これらの応力によって、この合成されるベク
トルとは逆方向ｃの応力が半導体基板11内に発生する。
これにより、ピエゾ電荷の発生量は、従来の半導体素子
に比して増加するので、絶縁膜15が半導体基板11から剥
離したり、或いは膜自体がひび割れしない程度にこの絶
縁膜15の膜厚を薄くしても、短チャネル効果の低減化に
必要とされる充分な応力を発生させることが可能とな
る。The gate 13 on the semiconductor substrate 11 is formed of a material having a compressive stress in the gate length direction with its longitudinal direction being the [011] direction. The direction a of this compressive stress acts in the direction in which the gate 13 contracts, as shown in FIG. Also, the insulating film 15
Has a tensile stress in the longitudinal direction of the gate 13
Formed on 13 sidewalls. The direction b of this tensile stress is
As shown in the figure, the insulating film 15 works in the extending direction. By using the gate 13 and the insulating film 15 as described above, a vector is synthesized in the direction a of compressive stress and the direction b of tensile stress. Due to these stresses, a stress in the direction c opposite to the synthesized vector is generated in the semiconductor substrate 11.
As a result, the amount of piezo electric charges generated is increased as compared with the conventional semiconductor element, and therefore the thickness of the insulating film 15 is adjusted so that the insulating film 15 does not peel off from the semiconductor substrate 11 or the film itself does not crack. Even if it is thin, it is possible to generate sufficient stress required for reducing the short channel effect.
次に、本発明の第２の実施例を前記第１図（ａ）を参
照しつつ説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
第１図（ａ）において、（100）面における（001）面
と平行な方位［０１］をゲート13の長手方向として、
MES・FETを製造する際には、このゲート13に用いる金属
及び絶縁膜15をそれぞれ引張応力及び圧縮応力を有する
もので形成する。また、ゲート13及び絶縁膜15の膜厚
は、第１の実施例と同程度のものとする。この第２の実
施例も、ゲート13及び絶縁膜15が第１の実施例と同様の
条件を満足すれば、第１の実施例と同様の利点が得られ
る。In FIG. 1A, the azimuth [01] in the (100) plane parallel to the (001) plane is defined as the longitudinal direction of the gate 13.
When manufacturing the MES • FET, the metal used for the gate 13 and the insulating film 15 are formed of those having tensile stress and compressive stress, respectively. The film thicknesses of the gate 13 and the insulating film 15 are similar to those in the first embodiment. Also in the second embodiment, if the gate 13 and the insulating film 15 satisfy the same conditions as in the first embodiment, the same advantages as in the first embodiment can be obtained.
第５図は、本発明の第３の実施例を示す他のMES・FET
の概略断面図であり、第１図中の要素と共通の要素には
同一の符号が付されている。FIG. 5 shows another MES • FET showing the third embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view of FIG. 1, in which elements common to those in FIG. 1 are designated by the same reference numerals.
この第３の実施例は、第１または第２の実施例におい
て、第１図（ｃ）に示すゲート13上の絶縁膜15を除去し
たものである。The third embodiment is obtained by removing the insulating film 15 on the gate 13 shown in FIG. 1 (c) in the first or second embodiment.
第１及び第２の実施例では、ゲート13と絶縁膜15を接
合した状態で形成し、半導体基板11にこれらのゲート13
及び絶縁膜15が伝達する応力の相互作用を利用して、短
チャネル効果を低減させている。そのため、ゲート13上
の絶縁膜は必ずしも必要ではない。そこで用途に応じ
て、第５図に示すように、半導体基板11に絶縁膜15を堆
積した後、ゲート13上の絶縁膜をエッチングで除去して
もよい。このようにしても、第１または第２の実施例と
ほぼ同様の作用、効果が得られる。In the first and second embodiments, the gate 13 and the insulating film 15 are formed in a bonded state, and the gate 13 is formed on the semiconductor substrate 11.
The short channel effect is reduced by utilizing the interaction of the stress transmitted by the insulating film 15. Therefore, the insulating film on the gate 13 is not always necessary. Therefore, depending on the application, as shown in FIG. 5, after the insulating film 15 is deposited on the semiconductor substrate 11, the insulating film on the gate 13 may be removed by etching. Even in this case, substantially the same operation and effect as those of the first or second embodiment can be obtained.
なお、本発明は図示の実施例に限定されず、例えばゲ
ート13をAl等で形成したり、或いは絶縁膜15をSiO2等で
形成する等、種々の変形が可能である。The present invention is not limited to the illustrated embodiment, and various modifications are possible, for example, the gate 13 is made of Al or the like, or the insulating film 15 is made of SiO 2 or the like.
（発明の効果） 以上詳細に説明したように、請求項１の発明によれ
ば、ゲート方位を［011］とした時、圧縮応力を有する
材料を用いたゲートを形成し、このゲートの側壁に、且
つ半導体基板上に、引張応力を有する絶縁膜を形成した
ので、ゲートと絶縁膜の接合面で力の向きが同じになる
ような応力が生じる。従って、絶縁膜がひび割れした
り、或いは絶縁膜表面の平坦性が損われる程、膜厚を厚
くすることなく、短チャネル効果を低減させることがで
き、信頼性の高い半導体素子を製造できる。(Effect of the Invention) As described in detail above, according to the invention of claim 1, when the gate orientation is [011], a gate is formed using a material having a compressive stress, and the side wall of the gate is formed. In addition, since the insulating film having tensile stress is formed on the semiconductor substrate, stress is generated such that the directions of force are the same at the bonding surface between the gate and the insulating film. Therefore, the short channel effect can be reduced without increasing the film thickness such that the insulating film is cracked or the flatness of the insulating film surface is impaired, and a highly reliable semiconductor element can be manufactured.
請求項２の発明によれば、ゲート方位を［０１］と
した時、引張応力を有する材料を用いてゲートを形成
し、このゲート側壁に、且つ半導体基板上に、圧縮応力
を有する絶縁膜を形成したので、請求項１の発明とほぼ
同様の効果が得られる。According to the invention of claim 2, when the gate orientation is [01], a gate is formed using a material having tensile stress, and an insulating film having compressive stress is formed on the side wall of the gate and on the semiconductor substrate. Since it is formed, an effect similar to that of the invention of claim 1 is obtained.
請求項３の発明によれば、請求項１または２の発明の
ゲート及び絶縁膜の膜厚を、それぞれ1000〜2000Å程度
及び6000〜10000Å程度としたので、短チャネル効果を
抑制するのに十分な109dyn・cm-2程度以上の応力を発生
させることができる。これにより、実用に即した膜厚の
絶縁膜を有する半導体素子の製造が可能になる。According to the invention of claim 3, the thickness of the gate and the insulating film of the invention of claim 1 or 2 is set to about 1000 to 2000 Å and about 6000 to 10000 Å, respectively, which is sufficient to suppress the short channel effect. A stress of about 10 9 dyn · cm -2 or more can be generated. This makes it possible to manufacture a semiconductor element having an insulating film having a film thickness suitable for practical use.
第１図（ａ）〜（ｄ）は本発明の第１の実施例を示すME
S・FETの製造工程図、第２図は従来のMES・FETの概略断
面図、第３図は従来の第２図のMES・FETにおけるゲート
方位を示す図、第４図は第１図（ｃ）の作用を示す図、
第５図は本発明の第３の実施例を示す他のMES・FETの概
略断面図である。 11……半導体基板、12……活性層、13……ゲート、14…
…不純物領域、15……絶縁膜。FIGS. 1 (a) to (d) are ME showing a first embodiment of the present invention.
FIG. 2 is a schematic sectional view of a conventional MES • FET, FIG. 3 is a view showing a gate orientation in the conventional MES • FET of FIG. 2, and FIG. a diagram showing the action of c),
FIG. 5 is a schematic sectional view of another MES • FET showing the third embodiment of the present invention. 11 ... Semiconductor substrate, 12 ... Active layer, 13 ... Gate, 14 ...
… Impurity region, 15 …… Insulating film.
Claims (3)
成すると共に、前記化合物半導体基板内に不純物領域を
形成する半導体素子の製造方法において、 エッチング除去で残った領域の断面形状がほぼ逆台形状
となる（011）面に直交する方位を［011］と定義し、 前記ゲートは、その長手方向を前記［011］方位にして
該ゲート長方向に圧縮応力を有する材料で形成し、該ゲ
ートの長手方向に引張応力を有する絶縁膜を該ゲートの
側壁に前記化合物半導体基板上に形成することを特徴と
する半導体素子の製造方法。1. A method of manufacturing a semiconductor device, wherein a gate is selectively formed on a compound semiconductor substrate and an impurity region is formed in the compound semiconductor substrate, wherein a cross-sectional shape of a region left by etching removal is substantially inverted. The direction orthogonal to the (011) plane that becomes the shape is defined as [011], and the gate is formed of a material having a compressive stress in the gate length direction with the longitudinal direction thereof being the [011] direction. A method of manufacturing a semiconductor device, comprising: forming an insulating film having a tensile stress in a longitudinal direction of the gate on the compound semiconductor substrate on a side wall of the gate.
成すると共に、前記化合物半導体基板内に不純物領域を
形成する半導体素子の製造方法において、 エッチング除去で残った領域の断面形状がほぼ逆台形状
となる（011）面に平行な方位を［０１］と定義し、 前記ゲートは、その長手方向に前記［０１］方位にし
て該ゲート長方向に引張応力を有する材料で形成し、該
ゲートの長手方向に圧縮応力を有する絶縁膜を該ゲート
の側壁に前記化合物半導体基板上に形成することを特徴
とする半導体素子の製造方法。2. In a method of manufacturing a semiconductor device, wherein a gate is selectively formed on a compound semiconductor substrate and an impurity region is formed in the compound semiconductor substrate, the cross-sectional shape of the region left by etching removal is substantially inverted. The direction parallel to the (011) plane that forms the shape is defined as [01], and the gate is formed of a material having a tensile stress in the gate length direction with the [01] direction in the longitudinal direction. A method of manufacturing a semiconductor device, comprising: forming an insulating film having a compressive stress in the longitudinal direction of the above on the compound semiconductor substrate on the side wall of the gate.
方法において、前記ゲートの膜厚及び応力をそれぞれ10
00〜2000Å程度及び109dyn・cm-2程度以上とし、且つ前
記絶縁膜の膜厚及び応力をそれぞれ6000〜10000Å程度
及び109dyn・cm-2程度以上とすることを特徴とする半導
体素子の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein the gate film thickness and the stress are each 10
A semiconductor device characterized in that the film thickness and the stress of the insulating film are about 6000 to 10,000 Å and about 10 9 dyn · cm -2 or more, respectively, and about 00 to 2000 Å and about 10 9 dyn · cm -2 or more. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181262A JP2544781B2 (en) | 1988-07-20 | 1988-07-20 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181262A JP2544781B2 (en) | 1988-07-20 | 1988-07-20 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231429A JPH0231429A (en) | 1990-02-01 |
| JP2544781B2 true JP2544781B2 (en) | 1996-10-16 |
Family
ID=16097627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181262A Expired - Lifetime JP2544781B2 (en) | 1988-07-20 | 1988-07-20 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544781B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232170A (en) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | Field effect transistor and its manufacture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119859A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Electrode constitution of semi-conductor device |
| JPS6181671A (en) * | 1984-09-28 | 1986-04-25 | Fujitsu Ltd | compound semiconductor device |
-
1988
- 1988-07-20 JP JP63181262A patent/JP2544781B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 菅野卓雄監修、大森正道編「超高速化合物半導体デバイス」（倍風館）（昭和６１年１１月３０日発行）ＰＰ．２０２−２０６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231429A (en) | 1990-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717192B2 (en) | Schottky gate field effect transistor | |
| US4242156A (en) | Method of fabricating an SOS island edge passivation structure | |
| JPS5950567A (en) | Manufacture of field effect transistor | |
| EP0449539A2 (en) | Ohmic contact for thin film transistor | |
| JP2007311464A (en) | Compound semiconductor device and manufacturing method thereof | |
| JP2544781B2 (en) | Method for manufacturing semiconductor device | |
| US4998152A (en) | Thin film transistor | |
| JPH07111966B2 (en) | Method for manufacturing semiconductor device | |
| US6617660B2 (en) | Field effect transistor semiconductor and method for manufacturing the same | |
| US5960269A (en) | Method for manufacturing a field effect transistor using an auxiliary layer deposited at a very flat incident angle | |
| US11688773B2 (en) | Method for manufacturing semiconductor device and semiconductor device | |
| EP0334052A2 (en) | Thin film transistor | |
| JP2557432B2 (en) | Field effect transistor | |
| JP2591162B2 (en) | Method of manufacturing semiconductor device and semiconductor device manufactured thereby | |
| JPH07111979B2 (en) | Method for manufacturing field effect transistor | |
| JPH06151472A (en) | Field effect transistor | |
| JPS6025255A (en) | Manufacture of semiconductor device | |
| JP2000174259A (en) | Manufacture of semiconductor element | |
| KR100206773B1 (en) | An epitaxial ferroelectric field effect transistor and a method of fabricating the same | |
| CN112802802A (en) | Semiconductor power device based on SU-8 photoresist, preparation method thereof and power module comprising semiconductor power device | |
| JPH0669097B2 (en) | Field effect transistor | |
| JPH08139106A (en) | Field effect compound semiconductor device | |
| JPS6352480A (en) | Manufacture of semiconductor device | |
| JPH08115926A (en) | Field effect transistor, and its manufacture | |
| JPS624377A (en) | Field effect transistor and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |