JP2530175B2 - Method for manufacturing semiconductor memory device - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 微細化されても大容量の情報蓄積キャパシタを確保し
得る構造のメモリ・セルを有する半導体記憶装置を製造
する方法に関し、 大容量の情報蓄積キャパシタを有し、且つ、表面が平
坦であるSOI構造の半導体記憶装置が得られるようにす
ることを目的とし、 単結晶シリコン基板上にSiC膜をエピタキシャル成長
させる工程と、次に、該SiC膜に対するコンタクト窓を
有する絶縁膜と情報蓄積キャパシタの一方の電極となる
不純物含有シリコン膜と該情報蓄積キャパシタの誘電体
膜と該情報蓄積キャパシタの他方の電極を兼ねた補強膜
とを順に形成する工程と、その後、前記単結晶シリコン
基板を除去し表出された前記SiC膜に加工を施す工程と
が含まれてなるよう構成する。The present invention relates to a method of manufacturing a semiconductor memory device having a memory cell having a structure capable of securing a large-capacity information storage capacitor even when miniaturized, and having a large-capacity information storage capacitor. For the purpose of obtaining a semiconductor memory device having an SOI structure with a flat surface, a step of epitaxially growing a SiC film on a single crystal silicon substrate and then a contact window for the SiC film A step of sequentially forming an insulating film and an impurity-containing silicon film that will be one electrode of the information storage capacitor, a dielectric film of the information storage capacitor, and a reinforcing film that also serves as the other electrode of the information storage capacitor; And removing the single crystal silicon substrate and processing the exposed SiC film.
本発明は、微細化されても大容量の情報蓄積キャパシ
タを確保し得る構造のメモリ・セルを有する半導体記憶
装置を製造する方法に関する。The present invention relates to a method of manufacturing a semiconductor memory device having a memory cell having a structure capable of securing a large-capacity information storage capacitor even when miniaturized.
現在、１トランジスタ・１キャパシタからなるメモリ
・セルからなるダイナミック・ランダム・アクセス・メ
モリ（dynamic random access memory:DRAM）が多用
されている。Currently, a dynamic random access memory (DRAM) including a memory cell including one transistor and one capacitor is widely used.
第15図は標準的なDRAMの要部回路図を表している。 FIG. 15 shows a circuit diagram of a main part of a standard DRAM.
図に於いて、WLはワード線、BLはビット線、Ｑはスイ
ッチング・トランジスタ、CMは情報蓄積キャパシタをそ
れぞれ示している。In the figure, WL is a word line, BL is a bit line, Q is a switching transistor, and CM is an information storage capacitor.
このDRAMを具体化する場合、通常、ワード線WLは多結
晶シリコンで、また、ビット線BLはアルミニウムでそれ
ぞれ形成され、それ等は半導体基板表面に於いて、Ｘ方
向及びＹ方向に多数本が直交して延在するように配置さ
れる。また、情報蓄積キャパシタCMとしては、現在、所
要の容量を確保しつつ小型化しようとする傾向にあっ
て、そのような種類の情報蓄積キャパシタを大別する
と、スタックト・キャパシタとトレンチ・キャパシタの
二種類に分類され、スタックト・キャパシタは、半導体
基板表面にキャパシタに必要な誘電体膜や電極などを積
層して形成するものであり、トレンチ・キャパシタは、
半導体基板に溝を掘って、その中にキャパシタに必要な
誘電体膜や電極などを形成するものである。In the case of embodying this DRAM, the word lines WL are usually formed of polycrystalline silicon, and the bit lines BL are formed of aluminum. These are formed on the surface of the semiconductor substrate in a large number in the X and Y directions. It is arranged so as to extend orthogonally. Further, as the information storage capacitor C M, there is a tendency to reduce the size of the information storage capacitor while securing a required capacity. When the information storage capacitors of this kind are roughly classified, they are classified into a stacked capacitor and a trench capacitor. Classified into two types, stacked capacitors are formed by laminating dielectric films and electrodes necessary for capacitors on the surface of a semiconductor substrate, and trench capacitors are
A groove is formed in a semiconductor substrate, and a dielectric film, an electrode, or the like required for a capacitor is formed in the groove.
一般に、半導体集積回路装置に於いては、その高集積
化は至上の命題であり、なかでもDRAMは、その要求に応
えるべく鎬が削られている分野である。従って、近年、
DRAMの微細化は著しいものがあり、その情報蓄積キャパ
シタまでが面積の縮小化を図らなければならない状態に
ある。In general, in a semiconductor integrated circuit device, high integration is a supreme proposition, and DRAM is a field in which the hoes are cut down to meet the demand. Therefore, in recent years
The miniaturization of DRAM is remarkable, and it is in a state where it is necessary to reduce the area of the information storage capacitor.
然しながら、α線など放射線に依るソフト・エラーを
防止する為には、情報蓄積キャパシタの容量をできる限
り大きくして多くの電荷を蓄積できるようにすることが
必要であり、その面からは、やたらに微細化することは
できない。However, in order to prevent soft errors due to radiation such as α-rays, it is necessary to increase the capacity of the information storage capacitor as much as possible to store a large amount of charge. It cannot be miniaturized.
このような二律背反的な要求に満足させようとして、
微細化された情報蓄積キャパシタの誘電体膜を極薄化し
て容量を増大させることが試みられているが、それも限
界が見えてきた。In order to satisfy such a trade-off requirement,
Attempts have been made to increase the capacity by making the dielectric film of the miniaturized information storage capacitor extremely thin, but it has also come to the limit.
そこで、前記したようなスタックト・キャパシタやト
レンチ・キャパシタが登場してきたのである。Therefore, the above-mentioned stacked capacitors and trench capacitors have appeared.
然しながら、スタックト・キャパシタは、4Mビット以
上のDRAMになると、膜厚が約120〔Å〕程度である誘電
体膜を必要とするようになり、そして、16Mビット以上
になると誘電体膜を薄くすることで対処するのは困難と
なる。このような欠点の外、デザイン・ルールがトレン
チ・キャパシタの場合に比較して難しいことも知られて
いる。また、トレンチ・キャパシタは、トレンチを形成
する為の特別なシリコン・エッチング技術が必要である
と共に工程も増加する。However, the stacked capacitor requires a dielectric film with a film thickness of about 120 [Å] for a DRAM of 4 Mbits or more, and thins the dielectric film for 16 Mbits or more. This makes it difficult to deal with. In addition to these drawbacks, it is known that the design rule is more difficult than that of the trench capacitor. In addition, the trench capacitor requires a special silicon etching technique for forming the trench and increases the number of processes.
ところで、DRAMをSOI（silicon on insulator）構
造にすると、前記放射線の問題或いはラッチ・アップの
問題などメモリの限界を定める因子を低域或いは解消す
ることができる。然しながら、SOI構造を実現させるこ
とは、経済的及び技術的に問題が多く、例えば、サファ
イア基板上に単結晶シリコン膜をエピタキシャル成長さ
せるSOI構造は極めて高価であり、また、絶縁物上の多
結晶シリコンをレーザ・ビームなどを照射して単結晶化
したり、単結晶シリコンを酸素イオン注入で選択的に絶
縁物化する技術も知られているが、絶縁膜上に大面積の
良質な単結晶シリコン膜を形成する量産技術としては未
だ確立されたものはない。By the way, if the DRAM has an SOI (silicon on insulator) structure, it is possible to eliminate or reduce the factor that determines the limit of the memory such as the problem of radiation or the problem of latch-up. However, realizing an SOI structure has many problems economically and technically, for example, an SOI structure in which a single crystal silicon film is epitaxially grown on a sapphire substrate is extremely expensive, and a polycrystalline silicon film on an insulator is used. It is also known to irradiate a laser beam or the like into a single crystal, or to selectively make single crystal silicon into an insulator by oxygen ion implantation. However, a large-area high-quality single crystal silicon film is formed on the insulating film. No mass production technology has been established yet.
前記スタックト・キャパシタやトレンチ・キャパシタ
など、情報蓄積キャパシタに関する問題とは別に、半導
体集積回路装置に於いて、表面の平坦化は大変重要であ
り、特に、半導体記憶装置に於いては、ビット線とワー
ド線の交差は回避することができず、通常、アルミニウ
ムを材料とするビット線の断線が問題になっている。Apart from the problems related to information storage capacitors such as stacked capacitors and trench capacitors, it is very important to flatten the surface in semiconductor integrated circuit devices. The crossing of the word lines cannot be avoided, and the breakage of the bit line made of aluminum is usually a problem.
本発明は、微細化した場合でも、大容量の情報蓄積キ
ャパシタが確保され、且つ、表面が平坦であるSOI構造
の半導体記憶装置を得られるようにする。The present invention makes it possible to obtain a semiconductor memory device having an SOI structure in which a large-capacity information storage capacitor is secured and the surface is flat even when miniaturized.
本発明に依る半導体記憶装置の製造方法に於いては、
単結晶シリコン基板（例えばシリコン半導体基板１）上
にSiC膜（例えばｐ型SiC膜２）をエピタキシャル成長さ
せる工程と、次いで、該SiC膜に対するコンタクト窓
（例えば電極コンタクト窓7A）を有する絶縁膜（例えば
絶縁膜７）と情報蓄積キャパシタの一方の電極となる不
純物含有シリコン膜（例えばｎ型多結晶シリコン膜８）
と該情報蓄積キャパシタの誘電体膜（例えば二酸化シリ
コン膜９）と該情報蓄積キャパシタの他方の電極を兼ね
た補強膜（例えば補強膜10）とを順に形成する工程と、
その後、前記単結晶シリコン基板を除去し表出された前
記SiC膜に加工を施す工程とが含まれている。In the method for manufacturing a semiconductor memory device according to the present invention,
A step of epitaxially growing a SiC film (for example, a p-type SiC film 2) on a single crystal silicon substrate (for example, a silicon semiconductor substrate 1), and then an insulating film (for example, an electrode contact window 7A) for the SiC film (for example, an electrode contact window 7A). Impurity-containing silicon film (for example, n-type polycrystalline silicon film 8) that will be the insulating film 7) and one electrode of the information storage capacitor
And a step of sequentially forming a dielectric film (for example, a silicon dioxide film 9) of the information storage capacitor and a reinforcing film (for example, a reinforcing film 10) also serving as the other electrode of the information storage capacitor,
Then, the step of removing the single crystal silicon substrate and processing the exposed SiC film is included.
前記手段を採ることに依り、メモリ・セルが微細化さ
れていても情報蓄積キャパシタが大容量であり、また、
表面の平坦性が良好で断線などの虞が少なく、更にま
た、大面積で且つ結晶性が良好な単結晶膜を有するSOI
構造をなしている半導体記憶装置を容易に、しかも、安
価に製造することができる。By adopting the above means, the information storage capacitor has a large capacity even if the memory cell is miniaturized, and
An SOI with a single crystal film that has good surface flatness and less risk of disconnection, and has a large area and good crystallinity.
A semiconductor memory device having a structure can be easily manufactured at low cost.
第１図乃至第12図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。1 to 12 are sectional side views of essential parts of a semiconductor memory device in process steps for explaining one embodiment of the present invention, which will be described below with reference to these drawings.
第１図参照 （１） 減圧気相エピタキシャル成長法を適用すること
に依り、シリコン半導体基板１にｐ型SiC膜２をエピタ
キシャル成長させる。See FIG. 1 (1) The p-type SiC film 2 is epitaxially grown on the silicon semiconductor substrate 1 by applying the low pressure vapor phase epitaxial growth method.
ここで成長させたSiCはβ−SiCであることが望まし
い。The SiC grown here is preferably β-SiC.
この場合に於ける諸条件を例示すると次の通りであ
る。The conditions in this case are as follows.
シリコン・ソース・ガス：トリクロロシラン（SiHCl3） カーボン・ソース・ガス：プロパン（C3H8） キャリヤ・ガス：水素（H2） 反応室内圧力:200（Pa） 成長温度:1000〔℃〕 成長時間:10〔分〕 成長膜厚：〜500〔Å〕 不純物濃度:5×1015〔cm-3〕 ここで、SiC膜２の成長過程を具体的に例示すると次
の通りである。Silicon source gas: trichlorosilane (SiHCl 3 ) Carbon source gas: propane (C 3 H 8 ) Carrier gas: hydrogen (H 2 ) Reaction chamber pressure: 200 (Pa) Growth temperature: 1000 [° C] Growth Time: 10 [minutes] Growth film thickness: to 500 [Å] Impurity concentration: 5 × 10 15 [cm −3 ] Here, the growth process of the SiC film 2 will be specifically described as follows.
（１）−（ａ） 誘導加熱式の減圧気相成長装置に於け
る反応室内のSiCをコーティングしたサセプタ上にシリ
コン半導体基板１を載置する。(1)-(a) A silicon semiconductor substrate 1 is placed on a SiC-coated susceptor in a reaction chamber of an induction heating type reduced pressure vapor phase growth apparatus.
（１）−（ｂ） 反応室を誘導加熱して昇温開始 （１）−（ｃ） 反応室の昇温開始後10〔分〕でSiHC
l、C3H8、H2などを導入 （１）−（ｄ） 温度1000〔℃〕として成長を10〔分〕
継続 （１）−（ｅ） 高周波発振器を停止して反応室の降温
開始 （１）−（ｆ） 10〔分〕で室温まで急冷 （２） 熱酸化法を適用することに依り、厚さが例えば
〜200〔Å〕程度の二酸化シリコン膜からなるゲート絶
縁膜３を形成する。(1)-(b) Induction heating of the reaction chamber to start heating (1)-(c) SiHC 10 minutes after the start of heating of the reaction chamber
l, introducing and C 3 H 8, H 2 ( 1) - (d) 10 (minutes) to grow as a temperature of 1000 [℃]
Continue (1)-(e) Stop the high-frequency oscillator and start cooling the reaction chamber. (1)-(f) Rapidly cool to room temperature in 10 [minutes] (2) For example, the gate insulating film 3 made of a silicon dioxide film of about 200 [Å] is formed.
（３） 化学気相堆積（chemical vapor deposition:
CVD）法を適用することに依り、厚さが例えば〜3000
〔Å〕程度の多結晶シリコン膜を形成する。(3) chemical vapor deposition:
Depending on the application of the CVD method, the thickness is, for example, ~ 3000
A polycrystalline silicon film of about [Å] is formed.
第２図参照 （４） 通常のフォト・リソグラフィ法を適用すること
に依り、前記多結晶シリコン膜のパターニングを行い、
ゲート電極線（ワード線）４を形成し、引き続き、ゲー
ト絶縁膜３のパターニングを行う。See FIG. 2 (4) The polycrystalline silicon film is patterned by applying an ordinary photolithography method,
The gate electrode line (word line) 4 is formed, and then the gate insulating film 3 is patterned.
（５） イオン注入法を適用することに依り、ゲート電
極線４をマスクとして燐（Ｐ）イオンの打ち込みを行
い、n+型ドレイン領域５及びn+型ソース領域６を形成す
る。(5) By applying the ion implantation method, phosphorus (P) ions are implanted using the gate electrode line 4 as a mask to form the n + type drain region 5 and the n + type source region 6.
このイオン注入に於ける条件を例示すると次の通りで
ある。The conditions for this ion implantation are as follows.
ドーズ量:1×1016〔cm-3〕 注入エネルギ:60〔KeV〕 第３図参照 （６） CVD法を適用することに依り、厚さ例えば〜200
0〔Å〕程度の二酸化シリコンからなる絶縁膜７を形成
する。尚、この絶縁膜７は層間絶縁膜としてよりも、む
しろ、フィールド絶縁膜として機能するものである。Dose amount: 1 × 10 16 [cm -3 ] Implantation energy: 60 [KeV] See Fig. 3 (6) By applying the CVD method, the thickness is, for example, ~ 200
An insulating film 7 made of silicon dioxide of about 0 [Å] is formed. The insulating film 7 functions as a field insulating film rather than as an interlayer insulating film.
第４図参照 （７） 通常のフォト・リソグラフィ法を適用すること
に依り、絶縁膜７のパターニングを行い、電極コンタク
ト窓7Aを形成する。See FIG. 4 (7) The insulating film 7 is patterned by applying a normal photolithography method to form the electrode contact window 7A.
これに依り、電極コンタクト窓7A内にはSiC膜２の一
部が表出される。As a result, a part of the SiC film 2 is exposed in the electrode contact window 7A.
第５図参照 （８） CVD法を適用することに依り、厚さ例えば〜300
0〔Å〕程度の不純物含有多結晶シリコン膜８を形成す
る。尚、この場合の導電型はｎ型で良い。See Fig. 5 (8) By applying the CVD method, the thickness is, for example, ~ 300
An impurity-containing polycrystalline silicon film 8 of about 0 [Å] is formed. The conductivity type in this case may be n-type.
（９） 通常のフォト・リソグラフィ法を適用すること
に依り、ｎ型多結晶シリコン膜８のパターニングを行
う。尚、このｎ型多結晶シリコン膜８は情報蓄積キャパ
シタの一方の電極として作用するものである。(9) The n-type polycrystalline silicon film 8 is patterned by applying a normal photolithography method. The n-type polycrystalline silicon film 8 serves as one electrode of the information storage capacitor.
このパターニングされたｎ型多結晶シリコン膜８の大
きさは、情報蓄積キャパシタの容量に直接関与するもの
であるから、他の領域に支障を与えない範囲で最大にな
るよう選択することが望ましい。Since the size of the patterned n-type polycrystalline silicon film 8 is directly related to the capacitance of the information storage capacitor, it is desirable to select the maximum size within a range that does not hinder other regions.
第６図参照 （10） 熱酸化法を適用することに依り、パターニング
されたｎ型多結晶シリコン膜８を覆う、厚さが例えば〜
300〔Å〕程度の二酸化シリコン膜９を形成する。See FIG. 6 (10) By applying the thermal oxidation method, the patterned n-type polycrystalline silicon film 8 is covered with a thickness of, for example,
A silicon dioxide film 9 of about 300 [Å] is formed.
この二酸化シリコン膜９は、情報蓄積キャパシタに於
ける誘電体膜として作用するものである。The silicon dioxide film 9 acts as a dielectric film in the information storage capacitor.
第７図参照 （11） CVD法を適用することに依り、厚さ例えば〜600
〔μｍ〕程度の不純物含有多結晶シリコンからなる補強
膜10を形成する。尚、この場合の導電型はｎ型で良く、
また、この補強膜10は情報蓄積キャパシタに於ける他方
の電極として作用することは勿論であるが、後記するよ
うに、基板としての役目を果たす必要があるので、その
厚さは、シリコン半導体基板１と同程度にすると良い。
尚、この補強膜10はできる限り安価に得られるようにす
ることが望まれるので、全部を多結晶シリコンで形成せ
ずに、例えば、途中までを多結晶シリコンとし、その後
は樹脂で固めたり、或いは、ガラスを溶融して貼り合わ
せたりしても良い。また、当然のことであるが、補強膜
として絶縁物からなる膜を併用した場合には、さきに形
成した多結晶シリコン膜と接地との間で電気的コンタク
トを採る必要がある。See Fig. 7 (11) By applying the CVD method, the thickness, for example, ~ 600
A reinforcing film 10 made of polycrystalline silicon containing impurities of about [μm] is formed. The conductivity type in this case may be n-type,
In addition, this reinforcing film 10 of course functions as the other electrode in the information storage capacitor, but since it has to function as a substrate as will be described later, the thickness thereof is a silicon semiconductor substrate. It should be set to the same level as 1.
Since it is desired that the reinforcing film 10 be obtained as inexpensively as possible, it is not necessary to form the whole with polycrystalline silicon, for example, polycrystalline silicon is used up to the middle, and thereafter it is solidified with resin, Alternatively, the glass may be melted and pasted together. Further, as a matter of course, when a film made of an insulating material is also used as the reinforcing film, it is necessary to make an electrical contact between the polycrystalline silicon film formed previously and the ground.
（12） CVD法を適用することに依り、厚さ例えば〜300
0〔Å〕程度の窒化シリコン膜11を形成する。尚、この
窒化シリコン膜11は、シリコン・エッチング液に依るエ
ッチングに対する保護の役目を果たすものである。(12) Depending on the application of the CVD method, the thickness is, for example, ~ 300
A silicon nitride film 11 of about 0 [Å] is formed. The silicon nitride film 11 plays a role of protection against etching by a silicon etching solution.
第８図参照 （13） HF＋HNO3或いはKOHからなるシリコン・エッチ
ング液中に浸漬し、シリコン半導体基板１を除去し、表
裏反転する。See FIG. 8 (13) The silicon semiconductor substrate 1 is removed by immersing it in a silicon etching solution composed of HF + HNO 3 or KOH, and then turned over.
これで、少なくとも、情報蓄積キャパシタ及びゲート
電極が形成されていながら、表面が完全に平坦なウエハ
が製造されたことになる。As a result, a wafer having a completely flat surface while at least the information storage capacitor and the gate electrode are formed is manufactured.
第９図参照 （14） 通常のフォト・リソグラフィ法に於けるレジス
ト・プロセス並びにエッチング・ガスをSiCl4＋Clとす
る反応性イオン・エッチング（reactive ion etchin
g:RIE）法を適用することに依り、SiC膜２をメサ・エッ
チングして素子間分離を行う。See Fig. 9 (14) Reactive ion etching using the resist process in ordinary photolithography and the etching gas of SiCl 4 + Cl.
By applying the g: RIE method, the SiC film 2 is mesa-etched to separate the elements.
従って、一つのメサは、少なくともスイッチング・ト
ランジスタＱ（第15図参照）の１個分の大きさが必要で
ある。Therefore, one mesa requires at least one switching transistor Q (see FIG. 15).
第10図参照 （15） CVD法を適用することに依り、厚さ例えば3000
〔Å〕程度の二酸化シリコンからなる層間絶縁膜12を形
成する。See Fig. 10 (15) By applying the CVD method, the thickness, for example, 3000
An interlayer insulating film 12 made of silicon dioxide having a thickness of about [Å] is formed.
第11図参照 （17） 通常のフォト・リソグラフィ法を適用すること
に依り、層間絶縁膜12の選択的エッチングを行い、電極
コンタクト窓12Aを形成する。See FIG. 11 (17) By applying a normal photolithography method, the interlayer insulating film 12 is selectively etched to form an electrode contact window 12A.
第12図参照 （18） 真空蒸着法及び通常のフォト・リソグラフィ法
などを適用してアルミニウムからなるソース電極線（ビ
ット線）13を形成する。See FIG. 12 (18) The source electrode line (bit line) 13 made of aluminum is formed by applying a vacuum deposition method and a normal photolithography method.
このようにして製造された半導体記憶装置に於いて
は、情報蓄積キャパシタ及びワード線であるゲート電極
構造が基板に相当する補強膜10内に埋め込まれた構造に
なっていることから、メモリ・セルを微細化しても、情
報蓄積キャパシタの面積は、それに余り影響を受けずに
大きなものにすることができ、また、表面にはビット線
が存在するのみであるから、その平坦性は大変良好であ
り、しかも、SOI構造になっていることは勿論である。In the semiconductor memory device manufactured as described above, since the gate electrode structure which is the information storage capacitor and the word line is embedded in the reinforcing film 10 corresponding to the substrate, the memory cell Even if the device is miniaturized, the area of the information storage capacitor can be made large without being affected so much, and since only bit lines are present on the surface, its flatness is very good. Yes, and of course, it has an SOI structure.
第13図は本発明に於ける他の実施例に依って製造され
た半導体記憶装置の要部切断側面図であり、第１図乃至
第12図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。FIG. 13 is a cutaway side view of a main portion of a semiconductor memory device manufactured according to another embodiment of the present invention. The same symbols as those used in FIGS. 1 to 12 are the same parts. Or have the same meaning.
図示の半導体記憶装置では、ワード線であるゲート電
極線４が表面側に形成されているものであり、このよう
にすると、従来技術に依った場合と同様、ワード線とビ
ット線が共に表面側に在るので、平坦性は損なわれるこ
とになるものの、スタックト・キャパシタ形式に比較す
れば優れているし、情報蓄積キャパシタの大容量化が可
能であること及びSOI構造になっていること等の利点は
第１図乃至第12図について説明した実施例で得られるそ
れと変わりない。In the illustrated semiconductor memory device, the gate electrode line 4 which is a word line is formed on the front surface side. With this arrangement, both the word line and the bit line are formed on the front surface side as in the case of the conventional technique. Therefore, the flatness will be impaired, but it is superior to the stacked capacitor type, and it is possible to increase the capacity of the information storage capacitor and the SOI structure. The advantages are the same as those obtained with the embodiment described with reference to FIGS.
第14図は本発明に依る更に他の実施例に依って製造さ
れた半導体記憶装置の要部切断側面図であり、第１図乃
至第13図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。FIG. 14 is a sectional side view of a main part of a semiconductor memory device manufactured according to still another embodiment of the present invention. The same symbols as those used in FIGS. 1 to 13 are the same parts. Or have the same meaning.
図示の半導体記憶装置では、ビット線BLを多結晶シリ
コンで構成し、しかも、基板に相当する補強膜10中に埋
め込み、そして、ワード線WLをアルミニウムで構成し、
表面に形成したものである。In the illustrated semiconductor memory device, the bit line BL is made of polycrystalline silicon, and is embedded in the reinforcing film 10 corresponding to the substrate, and the word line WL is made of aluminum.
It is formed on the surface.
このようにした場合、情報蓄積キャパシタの大容量
化、半導体記憶装置の平坦性、SOI構造などの点で、第
１図乃至第12図について説明した実施例で得られるもの
と変わりない。In this case, the capacity of the information storage capacitor is increased, the flatness of the semiconductor memory device, and the SOI structure are the same as those obtained in the embodiment described with reference to FIGS. 1 to 12.
本発明に依る半導体記憶装置の製造方法に於いては、
単結晶シリコン基板上にSiC膜をエピタキシャル成長さ
せ、その上に情報蓄積キャパシタを形成してから全面を
厚い補強膜で多い、その後、前記単結晶シリコン基板を
除去して前記SiC膜を表出させて種々の加工を施すよう
にしている。In the method for manufacturing a semiconductor memory device according to the present invention,
A SiC film is epitaxially grown on a single crystal silicon substrate, and an information storage capacitor is formed on the SiC film, and then a thick reinforcing film is formed over the entire surface.After that, the single crystal silicon substrate is removed to expose the SiC film. Various processing is performed.
前記構成を採ることに依り、メモリ・セルが微細化さ
れていても情報蓄積キャパシタが大容量であり、また、
表面の平坦性が良好で断線などの虞が少なく、更にま
た、大面積で且つ結晶性が良好な単結晶膜を有するSOI
構造をなしている半導体記憶装置を容易に、しかも、安
価に製造することができる。By adopting the above configuration, the information storage capacitor has a large capacity even if the memory cell is miniaturized, and
An SOI with a single crystal film that has good surface flatness and less risk of disconnection, and has a large area and good crystallinity.
A semiconductor memory device having a structure can be easily manufactured at low cost.
第１図乃至第12図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第13図
及び第14図は本発明に於ける異なる実施例に依って得ら
れた半導体記憶装置の要部切断側面図、第15図はDRAMの
要部回路図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はｐ型SiC
膜、３はゲート絶縁膜、４は多結晶シリコン・ゲート電
極線（ワード線）、５はn+型ドレイン領域、６はn+型ソ
ース領域、７は絶縁膜、８はｎ型多結晶シリコン膜、９
は二酸化シリコン膜、10は補強膜、11は窒化シリコン
膜、12は層間絶縁膜、13はアルミニウム・ソース電極線
（ビット線）をそれぞれ示している。1 to 12 are sectional side views of essential parts of a semiconductor memory device in process steps for explaining one embodiment of the present invention, and FIGS. 13 and 14 are different embodiments of the present invention. FIG. 15 is a cutaway side view of a main part of a semiconductor memory device obtained by the above, and FIG. In the figure, 1 is a silicon semiconductor substrate, 2 is p-type SiC
Film, 3 is a gate insulating film, 4 is a polycrystalline silicon gate electrode line (word line), 5 is an n + type drain region, 6 is an n + type source region, 7 is an insulating film, 8 is n type polycrystalline silicon Membrane, 9
Is a silicon dioxide film, 10 is a reinforcing film, 11 is a silicon nitride film, 12 is an interlayer insulating film, and 13 is an aluminum source electrode line (bit line).
Claims (1)
シャル成長させる工程と、 次に、該SiC膜に対するコンタクト窓を有する絶縁膜と
情報蓄積キャパシタの一方の電極となる不純物含有シリ
コン膜と該情報蓄積キャパシタの誘電体膜と該情報蓄積
キャパシタの他方の電極を兼ねた補強膜とを順に形成す
る工程と、 その後、前記単結晶シリコン基板を除去した表出された
前記SiC膜に加工を施す工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。1. A step of epitaxially growing a SiC film on a single crystal silicon substrate, and an insulating film having a contact window for the SiC film, and an impurity-containing silicon film to be one electrode of an information storage capacitor and the information storage. A step of sequentially forming a dielectric film of a capacitor and a reinforcing film that also serves as the other electrode of the information storage capacitor, and then a step of processing the exposed SiC film from which the single crystal silicon substrate is removed, A method of manufacturing a semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224045A JP2530175B2 (en) | 1987-09-09 | 1987-09-09 | Method for manufacturing semiconductor memory device |
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- 1987-09-09 JP JP62224045A patent/JP2530175B2/en not_active Expired - Fee Related
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