JP2527821B2 - デ―タ処理方法及び入出力装置 - Google Patents
デ―タ処理方法及び入出力装置Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、受信データの処理、特に、受信データの先
頭を優先的に処理するデータ処理方法及び入出力装置に
関する。
頭を優先的に処理するデータ処理方法及び入出力装置に
関する。
プログラマブルコントロールは、入出力装置を介して
制御対象を制御する。入出力装置は、プログラマブルコ
ントローラと制御対象との間にあって、プログラマブル
コントローラからの出力データの受信そして制御対象へ
の出力を行うこと、制御対象からのデータの受信そして
プログラマブルコントローラへの出力を行うこと、の機
能を持つ。かかる入出力装置をコンピュータ化する動き
がある。インテリジェント入出力装置と呼ばれる。
制御対象を制御する。入出力装置は、プログラマブルコ
ントローラと制御対象との間にあって、プログラマブル
コントローラからの出力データの受信そして制御対象へ
の出力を行うこと、制御対象からのデータの受信そして
プログラマブルコントローラへの出力を行うこと、の機
能を持つ。かかる入出力装置をコンピュータ化する動き
がある。インテリジェント入出力装置と呼ばれる。
インテリジェント入出力装置は、上記本来の機能の他
に、各種の潜在的な処理能力を持つ。そこで、 （ｉ）プログラマブルコントローラと制御対象との間に
あってのデータの送受信を行わせる以外は、プログラマ
ブルコントローラの本来の持つ処理機能の一部を分担さ
せたい。また、PI/Oで使用するプログラム作成処理機能
や更に各種の付加価値を生す処理機能を分担させたい。
に、各種の潜在的な処理能力を持つ。そこで、 （ｉ）プログラマブルコントローラと制御対象との間に
あってのデータの送受信を行わせる以外は、プログラマ
ブルコントローラの本来の持つ処理機能の一部を分担さ
せたい。また、PI/Oで使用するプログラム作成処理機能
や更に各種の付加価値を生す処理機能を分担させたい。
（ii）プログラマブルコントローラとの間の送受信、制
御対象との間の送受信は相当の頻度で行われる。従っ
て、かかる種々の送受信のタイミングを決めたり、送受
信の順位をどうするか等の通信制御機能をインテリジェ
ント入出力装置に持たせたい。
御対象との間の送受信は相当の頻度で行われる。従っ
て、かかる種々の送受信のタイミングを決めたり、送受
信の順位をどうするか等の通信制御機能をインテリジェ
ント入出力装置に持たせたい。
等の要求がある。
ここで、インテリジェント入出力装置にとっての送受
信データを種類別に分けると以下になる。
信データを種類別に分けると以下になる。
（ｉ）接点データ…これは、制御対象上のリレーに対し
て出力するビットデータ等である。短ビット長であり、
且つ高速応答（10〜20msec）を必要とするデータであ
る。
て出力するビットデータ等である。短ビット長であり、
且つ高速応答（10〜20msec）を必要とするデータであ
る。
（ii）制御指令…サーボの位置指令等の各種制御指令が
存在する。短ビット長（１バイト〜４バイト）であり、
高速応答（1msec〜10msec）を必要とするデータであ
る。
存在する。短ビット長（１バイト〜４バイト）であり、
高速応答（1msec〜10msec）を必要とするデータであ
る。
（iii）プロセスデータ…温度や圧力等の入力データで
ある。短文〜中文（１バイト〜数10バイト）の長さであ
り、中速応答（100msec〜1sec）を必要とするデータで
ある。
ある。短文〜中文（１バイト〜数10バイト）の長さであ
り、中速応答（100msec〜1sec）を必要とするデータで
ある。
（IV）プログラムデータ…動作プログラムやこれに相当
するデータである。中文〜良文（数10バイト〜数Ｋバイ
ト）の長さであり、低速応答（1sec〜10sec）を必要と
するデータである。
するデータである。中文〜良文（数10バイト〜数Ｋバイ
ト）の長さであり、低速応答（1sec〜10sec）を必要と
するデータである。
（ｖ）管理データ…制御対象のステータスデータ等であ
る。短文（１ビット〜数バイト）の長さであり、中速応
答（1sec程）を必要とするデータである。
る。短文（１ビット〜数バイト）の長さであり、中速応
答（1sec程）を必要とするデータである。
（vi）診断データ…機器に対する停止指令等である。短
文（１ビット〜数バイト）あり、高速応答（1msec）を
必要とするデータである。
文（１ビット〜数バイト）あり、高速応答（1msec）を
必要とするデータである。
（vii）異常報知データ…機器に対する停止指令等であ
る。短文（１ビット〜数バイト）のデータであり、超高
速応答（1msec以下）を必要とするデータである。
る。短文（１ビット〜数バイト）のデータであり、超高
速応答（1msec以下）を必要とするデータである。
こうした各種のデータを交通整理して送受信をしなけ
ればならない。こうした各種のデータの送受信に関する
従来例は、IEEEの「ネットワーク」（Network）（1988.
5月,Vol.2,No.3。P.51のFig.5）がある。この従来例
は、伝送データに統一フオーマットで１バイト程度のコ
ントロールデータ（又はヘッダとも言う。処理内容や要
求応答時間等を示すもの）を付加し、伝送データの処理
に先立ってコントロールデータの解釈を行わせている。
ればならない。こうした各種のデータの送受信に関する
従来例は、IEEEの「ネットワーク」（Network）（1988.
5月,Vol.2,No.3。P.51のFig.5）がある。この従来例
は、伝送データに統一フオーマットで１バイト程度のコ
ントロールデータ（又はヘッダとも言う。処理内容や要
求応答時間等を示すもの）を付加し、伝送データの処理
に先立ってコントロールデータの解釈を行わせている。
上記従来例では、コントロールデータの解釈が通信処
理上のオーバヘッドになることが問題となる。特に、ビ
ットや短分データの場合、全データ長に対するコントロ
ールデータの占める割合が大きいため、上記オーバヘッ
ドが大きくなる。更に、処理緊急度の高い異常報知デー
タの場合、先立って行われるコントロールデータの解釈
処理がもたらす応答遅れが問題となる。
理上のオーバヘッドになることが問題となる。特に、ビ
ットや短分データの場合、全データ長に対するコントロ
ールデータの占める割合が大きいため、上記オーバヘッ
ドが大きくなる。更に、処理緊急度の高い異常報知デー
タの場合、先立って行われるコントロールデータの解釈
処理がもたらす応答遅れが問題となる。
コントロールデータを設けず、レベルの異なる割込み
信号を用いて各種データの受信を知り、処理を行うこと
も考えられるが、割込み端子を多数用いるため、ハード
構成が複雑化する。
信号を用いて各種データの受信を知り、処理を行うこと
も考えられるが、割込み端子を多数用いるため、ハード
構成が複雑化する。
また総てのデータを着信順に逐次処理することもでき
るが、長文データの後に高応答が必要なデータが通信さ
れた場合、このデータの処理に所望の応答が保証できな
い場合があることが問題となる。
るが、長文データの後に高応答が必要なデータが通信さ
れた場合、このデータの処理に所望の応答が保証できな
い場合があることが問題となる。
本発明の目的は、それぞれ要求される応答の範囲内
で、データの受信・解釈・実行処理をオーバヘッドのな
い簡易な構成で行う、データ処理方法及びプロセス入出
力装置を提供することになる。
で、データの受信・解釈・実行処理をオーバヘッドのな
い簡易な構成で行う、データ処理方法及びプロセス入出
力装置を提供することになる。
本発明は、受信データの先頭から一定長以内を機械的
に即時処理し、それ以降をプロセッサの空き時間で処理
することとした。
に即時処理し、それ以降をプロセッサの空き時間で処理
することとした。
本発明によれば、受信データの先頭から一定長以内を
機械的に即時処理し、それ以降をプロセッサの空き時間
で処理する。
機械的に即時処理し、それ以降をプロセッサの空き時間
で処理する。
第２図は、プログラマブルコントロールシステムを示
す図である。このプログラマブルコントローラシステム
は、PC（プログラマブルコントローラ）1,PI/O（インテ
リジェント入出力装置）3,制御対象4,マンマシン装置２
より成る。PC1は、プログラムによって動作するシーケ
ンスコントローラであり、このプログラムは、マンマシ
ン装置２との間で形成される場合もある。PI/O3は、コ
ンピュータを内蔵する入出力装置であり、PC1との間で
のデータの送受信、制御対象４との間のデータの送受
信、及びその他の各種処理を行う。
す図である。このプログラマブルコントローラシステム
は、PC（プログラマブルコントローラ）1,PI/O（インテ
リジェント入出力装置）3,制御対象4,マンマシン装置２
より成る。PC1は、プログラムによって動作するシーケ
ンスコントローラであり、このプログラムは、マンマシ
ン装置２との間で形成される場合もある。PI/O3は、コ
ンピュータを内蔵する入出力装置であり、PC1との間で
のデータの送受信、制御対象４との間のデータの送受
信、及びその他の各種処理を行う。
第３図は、２個のPC5,6を有し、PC5はPI/O7を介して
制御対象９の制御を行い、PC6はPI/O8を介して制御対象
10の制御を行う。マンマシン装置等の外部装置14,15
は、PI/O7,8の内蔵CPUとの間でプログラムの作成や各種
の指令作成を行う。このマンマシン装置等の外部装置1
4,15との送受信はPI/O7の本来の機能にとっては付加的
機能ではあるが、送受信を伴う故に、この処理をどうす
るかはPI/Oにとっては重要である。
制御対象９の制御を行い、PC6はPI/O8を介して制御対象
10の制御を行う。マンマシン装置等の外部装置14,15
は、PI/O7,8の内蔵CPUとの間でプログラムの作成や各種
の指令作成を行う。このマンマシン装置等の外部装置1
4,15との送受信はPI/O7の本来の機能にとっては付加的
機能ではあるが、送受信を伴う故に、この処理をどうす
るかはPI/Oにとっては重要である。
更に、第３図で、PC5とPC6とは、互いに、データの交
信を行う。これによって、制御対象９と10とに対して協
調制御を行わせることができる。
信を行う。これによって、制御対象９と10とに対して協
調制御を行わせることができる。
第１図は、第３図対応での本発明の実施例図を示す。
この実施例は、第３図のPC5,PI/O,制御対象９とより成
る左側のPCシステムに係る。更に、この実施例は、モジ
ュール化されている点に特徴を有する。即ち、PC5は、C
PUモジュール51と通信モジュール51とより構成し（その
他の附属ォジュールもありうる。点線部）。PI/O7は、
出力モジュール70,入力モジュール71,コンピュータモジ
ュール（CPUモジュール）72より構成する。コンピュー
タモジュール72は外部装置14に回線117を介して接続し
てなる。コンピュータモジュール72内に出力モジュール
70、入力モジュール71を含ませてもよい。
この実施例は、第３図のPC5,PI/O,制御対象９とより成
る左側のPCシステムに係る。更に、この実施例は、モジ
ュール化されている点に特徴を有する。即ち、PC5は、C
PUモジュール51と通信モジュール51とより構成し（その
他の附属ォジュールもありうる。点線部）。PI/O7は、
出力モジュール70,入力モジュール71,コンピュータモジ
ュール（CPUモジュール）72より構成する。コンピュー
タモジュール72は外部装置14に回線117を介して接続し
てなる。コンピュータモジュール72内に出力モジュール
70、入力モジュール71を含ませてもよい。
PC5のCPUモジュール51は、PC本来の各種の処理を行
う。この各種の処理内容は以下である。
う。この各種の処理内容は以下である。
（ｉ）シーケンス制御演算を実行すること、 （ii）他のモジュールの管理を行うこと、 （iii）出力モジュール104、入口モジュール105等を介
して制御対象９に付する入出力処理を行うこと、 （iv）マンマシン装置（ツール）11にユーザが入力した
プログラムを受け取ったリモニタ用のデータをマンマシ
ン装置11に送信したりする処理を行うこと。
して制御対象９に付する入出力処理を行うこと、 （iv）マンマシン装置（ツール）11にユーザが入力した
プログラムを受け取ったリモニタ用のデータをマンマシ
ン装置11に送信したりする処理を行うこと。
（ｖ）通信モジュール52を介してPC6からの制御データ
を受け取り、協調制御処理等を行うこと。
を受け取り、協調制御処理等を行うこと。
制御対象９は、種々の態様を持つが、第１図では、２
つのリレー90,91、２つの接点92,93、その他の被制御対
象機器群94を持つとした。これは、説明のための一例で
ある。出力モジュール70は、リレー90,91へ励磁又は非
励磁の制御指令を発生し、入力モジュール71は、接点9
2,93の情報（ON又はOFF）を取り込む。これらの入出力
指令は、モジュール72が指令する。更に、モジュール72
は、被制御対象機器群94との間で、制御指令を送った
り、情報を取り込んだりする。更に、モジュール72は、
サーボ制御やPID制御等の複雑な数値演算を行う。
つのリレー90,91、２つの接点92,93、その他の被制御対
象機器群94を持つとした。これは、説明のための一例で
ある。出力モジュール70は、リレー90,91へ励磁又は非
励磁の制御指令を発生し、入力モジュール71は、接点9
2,93の情報（ON又はOFF）を取り込む。これらの入出力
指令は、モジュール72が指令する。更に、モジュール72
は、被制御対象機器群94との間で、制御指令を送った
り、情報を取り込んだりする。更に、モジュール72は、
サーボ制御やPID制御等の複雑な数値演算を行う。
第１図のコンピュータモジュール72の詳細実施例を第
４図に示す。プロセッサ202はシステムROM203の内容に
従って動作し、プログラムROM204に蓄えられた制御プロ
グラムを実行する。実行中必要に応じてデータRAM205の
内容の読み出し、更新を行う。DMAC（Dinamic Memory A
ccess Controller）206は、バス209を介したデータの伝
送をプロセッサ202に代わって制御する。バス209は各構
成要素を結ぶデータ伝送路であるばかりでなく、適当な
インタフェースを介して他のモジュールのバスとも接続
される。シリアルI/F207は、シリアル伝送線（たとえば
RS−232C）117を介してマンマシン装置や、その他の外
部機器14との間でデータ伝送を行う。プロセッサ202に
設けられたINT1,INT2は外部割込み端子で、これらに対
応してプロセッサ202の割込み処理が起動される。INT1
には外部機器からのデータ受信を開始したことを、シリ
アルI/F207が報知する信号を割付け、一方INT2には、後
述する。処理切替えタイミング設定手段208により作ら
れた処理切替えタイミングを示す信号を割付ける。すな
わちシリアル伝送線117を通して外部からデータが伝送
されると、シリアルI/F207は受信動作を開始したことを
信号線211によりプロセッサ202に伝える。プロセッサ20
2は、これを割込み信号としてINT1により受付ける。伝
送線としては、GPIBのようなパラレル線でも良く、この
場合には207はパラレルI/Fとなる。
４図に示す。プロセッサ202はシステムROM203の内容に
従って動作し、プログラムROM204に蓄えられた制御プロ
グラムを実行する。実行中必要に応じてデータRAM205の
内容の読み出し、更新を行う。DMAC（Dinamic Memory A
ccess Controller）206は、バス209を介したデータの伝
送をプロセッサ202に代わって制御する。バス209は各構
成要素を結ぶデータ伝送路であるばかりでなく、適当な
インタフェースを介して他のモジュールのバスとも接続
される。シリアルI/F207は、シリアル伝送線（たとえば
RS−232C）117を介してマンマシン装置や、その他の外
部機器14との間でデータ伝送を行う。プロセッサ202に
設けられたINT1,INT2は外部割込み端子で、これらに対
応してプロセッサ202の割込み処理が起動される。INT1
には外部機器からのデータ受信を開始したことを、シリ
アルI/F207が報知する信号を割付け、一方INT2には、後
述する。処理切替えタイミング設定手段208により作ら
れた処理切替えタイミングを示す信号を割付ける。すな
わちシリアル伝送線117を通して外部からデータが伝送
されると、シリアルI/F207は受信動作を開始したことを
信号線211によりプロセッサ202に伝える。プロセッサ20
2は、これを割込み信号としてINT1により受付ける。伝
送線としては、GPIBのようなパラレル線でも良く、この
場合には207はパラレルI/Fとなる。
本発明において新たに付加した処理切替えタイミング
設定手段208は、伝送路117を介して取り込んだデータ数
をカウントし、一定数に達した後、これを示す信号を信
号線213を通してプロセッサ202に伝える。語数は例えば
バイト単位でカウントされる。
設定手段208は、伝送路117を介して取り込んだデータ数
をカウントし、一定数に達した後、これを示す信号を信
号線213を通してプロセッサ202に伝える。語数は例えば
バイト単位でカウントされる。
シリアルI/F207を介したデータ伝送には、プロセッサ
202がデータを外部へ送信する場合と、逆に外部からの
データを受信する場合とがある。これらはいずれも信号
線117を通して行われるが、プロセッサ202の受信処理が
起動されるのは、プロセッサ202が外部からのデータを
受信する場合のみであり、処理切替えタイミング設定手
段208は、このときに限り上記処理を行う。信号線212
は、シリアルI/Fで確認したデータの伝送方向を処理切
替えタイミング設定手段208に伝えるために設けられ、
処理切替えタイミング設定手段208は、信号線117からデ
ータ入力が開始されたタイミングで信号線212を検出
し、この結果で上記処理を行うかどうかを判定する。
202がデータを外部へ送信する場合と、逆に外部からの
データを受信する場合とがある。これらはいずれも信号
線117を通して行われるが、プロセッサ202の受信処理が
起動されるのは、プロセッサ202が外部からのデータを
受信する場合のみであり、処理切替えタイミング設定手
段208は、このときに限り上記処理を行う。信号線212
は、シリアルI/Fで確認したデータの伝送方向を処理切
替えタイミング設定手段208に伝えるために設けられ、
処理切替えタイミング設定手段208は、信号線117からデ
ータ入力が開始されたタイミングで信号線212を検出
し、この結果で上記処理を行うかどうかを判定する。
外部装置14は、PI/Oにとっての本来の外部装置ではな
く（CPCや制御対象とは異なるとの意）、新たに付加し
たものである。従って、PI/O本来の処理と、この外部装
置14との送受信、処理とがぶつかった時にどうするかが
問題となるる本実施例では、I/F207を介しての回線117
よりのデータ受信があった場合は、データ設定手段210
の一定長のデータを割込みをかけて優先的に取込み処理
を行わせ、この一定長データの処理終了後に、割込み時
のPI/O本来の処理に戻らせることとした。そしてこの本
来の処理終了後の空き時間に一定長データ以外の残りデ
ータを処理せしめることとした。
く（CPCや制御対象とは異なるとの意）、新たに付加し
たものである。従って、PI/O本来の処理と、この外部装
置14との送受信、処理とがぶつかった時にどうするかが
問題となるる本実施例では、I/F207を介しての回線117
よりのデータ受信があった場合は、データ設定手段210
の一定長のデータを割込みをかけて優先的に取込み処理
を行わせ、この一定長データの処理終了後に、割込み時
のPI/O本来の処理に戻らせることとした。そしてこの本
来の処理終了後の空き時間に一定長データ以外の残りデ
ータを処理せしめることとした。
データ長設定手段210には、信号線213に信号を出力す
るまでに受信されるべきデータ数が、ユーザによりセッ
トされる。データ長設定手段は、ディップスイッチ等に
より簡単に構成できる。
るまでに受信されるべきデータ数が、ユーザによりセッ
トされる。データ長設定手段は、ディップスイッチ等に
より簡単に構成できる。
第５図に処理切替えタイミング設定手段208が実行す
るアルゴリムズを示す。処理は信号線171からのデータ
入力が開始されたタイミングでスタートされる。まずS1
でデータがシリアルインターフェース207への入力デー
タかどうかを、信号線212により検出する。入力データ
の場合、S2でプロセッサが即時処理するデータ長を、デ
ータ長設定手段210より取り込む。データ長設定手段210
を設けるかわりに、データRAM205の適当なエリアをデー
タ長設定エリアとし、ユーザがマンマシン装置等の外部
装置14からあらかじめ設定データを書き込んでおき、こ
の値を取り込むことも考えられる。S3で受信データ数を
カウントし、S4で受信データ数が設定データ数に等しい
かどうかを判定する。等しくなければS3〜S4の処理を繰
返し、等しい場合には、S5で信号線213に出力信号を発
生させる。プロセッサ202は、この信号を割込み端子INT
2で受信する。またS1で、データがシリアルインターフ
ェース207への入力データでない場合には、S2〜S5を行
わず処理を終了する。
るアルゴリムズを示す。処理は信号線171からのデータ
入力が開始されたタイミングでスタートされる。まずS1
でデータがシリアルインターフェース207への入力デー
タかどうかを、信号線212により検出する。入力データ
の場合、S2でプロセッサが即時処理するデータ長を、デ
ータ長設定手段210より取り込む。データ長設定手段210
を設けるかわりに、データRAM205の適当なエリアをデー
タ長設定エリアとし、ユーザがマンマシン装置等の外部
装置14からあらかじめ設定データを書き込んでおき、こ
の値を取り込むことも考えられる。S3で受信データ数を
カウントし、S4で受信データ数が設定データ数に等しい
かどうかを判定する。等しくなければS3〜S4の処理を繰
返し、等しい場合には、S5で信号線213に出力信号を発
生させる。プロセッサ202は、この信号を割込み端子INT
2で受信する。またS1で、データがシリアルインターフ
ェース207への入力データでない場合には、S2〜S5を行
わず処理を終了する。
第６図に、第５図のアルゴリズムをハード的に構成し
た実施例を示す。処理タイミング設定手段208の構成要
素において、レジスタ401はデータ長設定手段210で指示
される値を取込み、比較器404へ出力する。ビットデー
タ加算器402は、信号線117から送られてくるシリアルデ
ータが所定のビット数（例えば１バイト、あるいは１ワ
ード等）溜るごとに、カウンタ403へ信号を送る。カウ
ンタ403は送られてきた信号の数をカウントし、結果を
比較器404へ出力する。比較器404は、レジスタ401から
出力されるデータと、カウンタ403から出力されるデー
タを比較し、一致を検出すると信号線213へ信号を出力
する。プロセッサ202は、この信号を割込み信号として
受信する。
た実施例を示す。処理タイミング設定手段208の構成要
素において、レジスタ401はデータ長設定手段210で指示
される値を取込み、比較器404へ出力する。ビットデー
タ加算器402は、信号線117から送られてくるシリアルデ
ータが所定のビット数（例えば１バイト、あるいは１ワ
ード等）溜るごとに、カウンタ403へ信号を送る。カウ
ンタ403は送られてきた信号の数をカウントし、結果を
比較器404へ出力する。比較器404は、レジスタ401から
出力されるデータと、カウンタ403から出力されるデー
タを比較し、一致を検出すると信号線213へ信号を出力
する。プロセッサ202は、この信号を割込み信号として
受信する。
次に第７図により信号線117より伝送されるデータと
信号線211,213に信号が出力されるタイミングとの関係
を示し、このときプロセッサ202が行う処理を説明す
る。データ長の異なる３つのデータ列１〜３において、
いずれも伝送開始時に（Ａ）のタイミングで信号線211
を介して信号が出力され、プロセッサ202は、シリアル
インターフェース207を介して受信するデータの、解
釈、データの指示する内容の実行処理を行う。この後、
いずれのデータ長の場合でも、受信データの語数が一定
長に達した（Ｂ）のタイミングで、信号線213から信号
が出力され、この信号をINT2で受信すると、これに対応
した割込み処理として、プロセッサはデータ列の管理を
DMAC206に行なわせ、自身はINA1で信号を受信した時に
実行していた処理に復帰する。残りのデータ列はデータ
RAM205に蓄えられ、プロセッサ202は以後の処理の開き
時間に、これらの解釈、実行処理を行う。解釈、実行処
理が終了すると、プロセッサ202はデータを送信した機
器に対し、信号線117を介して次のデータの受信が可能
となったことを示す信号を送信する。
信号線211,213に信号が出力されるタイミングとの関係
を示し、このときプロセッサ202が行う処理を説明す
る。データ長の異なる３つのデータ列１〜３において、
いずれも伝送開始時に（Ａ）のタイミングで信号線211
を介して信号が出力され、プロセッサ202は、シリアル
インターフェース207を介して受信するデータの、解
釈、データの指示する内容の実行処理を行う。この後、
いずれのデータ長の場合でも、受信データの語数が一定
長に達した（Ｂ）のタイミングで、信号線213から信号
が出力され、この信号をINT2で受信すると、これに対応
した割込み処理として、プロセッサはデータ列の管理を
DMAC206に行なわせ、自身はINA1で信号を受信した時に
実行していた処理に復帰する。残りのデータ列はデータ
RAM205に蓄えられ、プロセッサ202は以後の処理の開き
時間に、これらの解釈、実行処理を行う。解釈、実行処
理が終了すると、プロセッサ202はデータを送信した機
器に対し、信号線117を介して次のデータの受信が可能
となったことを示す信号を送信する。
本実施例でプロセッサ202は、信号線221,213から出力
される信号を、INT1,INT2で外部割込み信号として受信
したが、プロセッサ202が周期的に信号線211,213をポー
リングする方式でもよい。
される信号を、INT1,INT2で外部割込み信号として受信
したが、プロセッサ202が周期的に信号線211,213をポー
リングする方式でもよい。
また本実施例では、本発明の適用対象をインテリジェ
ントI/Oの演算部として説明したがCPUモジュール51の演
算部や、一般の制御装置の演算にも同様の形で適用可能
である。さらにシリアルインターフェースを複数用いて
複数の外部機器と通信を行う場合でも処理切替えタイミ
ング設定手段をシリアルインターフェースに対応して設
置すれば、同じく本発明を適用できる。
ントI/Oの演算部として説明したがCPUモジュール51の演
算部や、一般の制御装置の演算にも同様の形で適用可能
である。さらにシリアルインターフェースを複数用いて
複数の外部機器と通信を行う場合でも処理切替えタイミ
ング設定手段をシリアルインターフェースに対応して設
置すれば、同じく本発明を適用できる。
本実施例の処理切替タイミング設定手段の機能は、プ
ロセッサ202のソフトウェアで実現することもできる。
このとき、第５図のアルゴリズムに相当する内容はシス
テムROM203に蓄えられ、これに従ってプロセッサ202は
受信データの解釈、実行処理と並行して、受信データ数
のカウントを行い、処理の切替えを行う。
ロセッサ202のソフトウェアで実現することもできる。
このとき、第５図のアルゴリズムに相当する内容はシス
テムROM203に蓄えられ、これに従ってプロセッサ202は
受信データの解釈、実行処理と並行して、受信データ数
のカウントを行い、処理の切替えを行う。
第８図に、信号線117を介して外部機器より入力され
るデータ列を示す。データ列601のフォーマットとし
て、データ長設定手段210で設定されるデータ長を意識
し、そのデータ長に相当するデータ602を、データの区
切りとして独立した処理に対応づけておけば、処理の切
替えによりその周辺のデータを２重に処理する必要等は
発生しないため、これによる演算の無駄を防ぐことがで
きる。
るデータ列を示す。データ列601のフォーマットとし
て、データ長設定手段210で設定されるデータ長を意識
し、そのデータ長に相当するデータ602を、データの区
切りとして独立した処理に対応づけておけば、処理の切
替えによりその周辺のデータを２重に処理する必要等は
発生しないため、これによる演算の無駄を防ぐことがで
きる。
設定データ数は、固定としたが可変にすることも可能
である。可変か否かは、データの種類やデータの混雑
度、更には、より一般的には制御対象や制御内容に応じ
て定めればよい。
である。可変か否かは、データの種類やデータの混雑
度、更には、より一般的には制御対象や制御内容に応じ
て定めればよい。
更に処理切替タイミング設定手段を、プロセッサに対
し外部回路として外付けすることにより、処理切替えの
ための演算をプロセッサに負担なく実行できる。
し外部回路として外付けすることにより、処理切替えの
ための演算をプロセッサに負担なく実行できる。
更に、外部装置のデータ受信を説明したが、PI/O本来
のPCとの間の送受信、制御対象との間の送受信にも本発
明の優先的な受信処理の考え方は適用できる。
のPCとの間の送受信、制御対象との間の送受信にも本発
明の優先的な受信処理の考え方は適用できる。
本発明によれば、制御装置の演算部に、受信データの
先頭から一定長を機械的に即時処理し、それ以降をプロ
セッサの開き時間で処理する。演算の切替え機能を設け
たので、データ列の先頭にその処理内容を示すヘッダを
付加することなく、即時処理するデータに対しては高速
応答が保証でき、この処理の終了後即座に受信前の処理
に移行できる。これによって、受信データの演算に起因
してこの処理を所定時間以上に遅延させることはない。
したがって短文で高速応答を要求される、接点データや
制御指令の更新、異常報告データに対しては高速応答を
保証できる。またプログラムデータ等の長文データの処
理が、他の処理の遅れを誘起させることはない。
先頭から一定長を機械的に即時処理し、それ以降をプロ
セッサの開き時間で処理する。演算の切替え機能を設け
たので、データ列の先頭にその処理内容を示すヘッダを
付加することなく、即時処理するデータに対しては高速
応答が保証でき、この処理の終了後即座に受信前の処理
に移行できる。これによって、受信データの演算に起因
してこの処理を所定時間以上に遅延させることはない。
したがって短文で高速応答を要求される、接点データや
制御指令の更新、異常報告データに対しては高速応答を
保証できる。またプログラムデータ等の長文データの処
理が、他の処理の遅れを誘起させることはない。
第１図は本発明の実施例図、第２図，第３図は本発明の
適用対象たるプログラマブルシステムを示す図、第４図
は、インテリジェントI/Oモジュールに含まれる演算部
の構成図、第５図は、処理切替えタイミング設定手段が
行う処理のアルゴリズムを示す図、第６図は、このアル
ゴリズムを実行するバード回路図、第７図は、データ列
の受信とその処理との動作及びタイミングを示す図、第
８図はデータ長に対する他の処理例を示す図である。 ５……プログラマブルコントローラ、７……インテリジ
ェント入出力装置、72……コンピュータモジュール、20
8……処理切替えタイミング設定手段、210……データ長
設定手段。
適用対象たるプログラマブルシステムを示す図、第４図
は、インテリジェントI/Oモジュールに含まれる演算部
の構成図、第５図は、処理切替えタイミング設定手段が
行う処理のアルゴリズムを示す図、第６図は、このアル
ゴリズムを実行するバード回路図、第７図は、データ列
の受信とその処理との動作及びタイミングを示す図、第
８図はデータ長に対する他の処理例を示す図である。 ５……プログラマブルコントローラ、７……インテリジ
ェント入出力装置、72……コンピュータモジュール、20
8……処理切替えタイミング設定手段、210……データ長
設定手段。
フロントページの続き (72)発明者 藤原 克弘 千葉県習志野市東習志野７丁目１番１号 株式会社日立製作所習志野工場内 (56)参考文献 特開 昭58−66112（ＪＰ，Ａ) 特開 昭55−154606（ＪＰ，Ａ)
Claims (5)
- 【請求項１】独自処理を実行中に信号線からシーケンシ
ャルに送られるデータの受信に際し、該受信データ列の
先頭からデータの種別と無関係に設定したデータ長以内
のデータを取込み、且つ、この取込んだデータの処理
を、その取込み時の上記独自処理を中断して優先的に行
わせ、該データの処理終了後にデータ取込時前の独自処
理に戻し、更に上記設定したデータ長以上の受信データ
がある場合、その残りのデータの処理を、上記独自処理
に戻った後の独自処理終了後の空き時間に実行させるこ
ととしたデータ処理方法。 - 【請求項２】プログラマブルコントローラ及び制御対
象、及びその他の機器との間でデータの送受信を行うコ
ンピュータ内蔵の入出力装置において、 上記受信データ列のデータの長さを設定するデータ長設
定手段と、 上記受信データ列の先頭データを受信した時点で割込み
をかけて上記データ長設定手段により設定された長さ以
内のデータを上記受信データ列の先頭から取込み且つ優
先的に処理を行わせる手段と、 該手段による処理終了後にその割込み時前に行っていた
独自処理に戻す手段と、 該手段によって戻った独自処理終了後の空白時間に上記
設定された長さ以上のデータがある場合の残りの受信デ
ータの処理を行わせる手段と、 より成る入出力装置。 - 【請求項３】プログラマブルコントローラ及び制御対
象、及びその他の機器との間でデータの送受信を行うコ
ンピュータ内蔵の入出力装置において、 上記受信データ列のデータの長さを設定するデータ長設
定手段と、 上記受信データ列の先頭データを受信した時点で割込み
をかけて上記データ長設定手段により設定された長さ以
内のデータを上記受信データ列の先頭から取込み且つ優
先的に処理を行わせる手段と、 上記データ長設定手段により設定された長さのデータの
受信完了時にDMA転送を起動して残りの受信データをメ
モリに格納させる手段と、 上記DMA転送と並行して上記割込み時前の独自処理に戻
す手段と、 該手段によって戻った独自処理終了後の空白時間に上記
メモリに格納したデータの処理を行わせる手段と、 より成る入出力装置。 - 【請求項４】上記設定されたデータ長の受信データは、
外部機器からの受信データとする請求項２又は３記載の
入出力装置。 - 【請求項５】上記データ長設定手段は、任意のデータ長
を設定可能とする請求項２又は３記載の入出力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237251A JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
| DE69029551T DE69029551T2 (de) | 1989-09-14 | 1990-08-16 | Eingabe-/Ausgabe-Einrichtung und Steuerungssystem mit einer solchen Einrichtung |
| EP90309024A EP0417920B1 (en) | 1989-09-14 | 1990-08-16 | Input/output device and a control system incorporating such a device |
| US07/573,772 US5197129A (en) | 1989-09-14 | 1990-08-28 | Input/output device and a control system incorporating such a device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237251A JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03100806A JPH03100806A (ja) | 1991-04-25 |
| JP2527821B2 true JP2527821B2 (ja) | 1996-08-28 |
Family
ID=17012639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237251A Expired - Lifetime JP2527821B2 (ja) | 1989-09-14 | 1989-09-14 | デ―タ処理方法及び入出力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5197129A (ja) |
| EP (1) | EP0417920B1 (ja) |
| JP (1) | JP2527821B2 (ja) |
| DE (1) | DE69029551T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2883483B2 (ja) * | 1991-12-16 | 1999-04-19 | シャープ株式会社 | データフロー型情報処理装置 |
| FR2704337B1 (fr) * | 1993-04-19 | 1995-06-23 | Garnier Christian | Dispositif logique de gestion centralisée. |
| JPH07199801A (ja) * | 1993-12-27 | 1995-08-04 | Canon Inc | プログラマブルコントローラシステム |
| DE9415342U1 (de) * | 1994-09-22 | 1995-01-26 | C. Haushahn Gmbh & Co, 70469 Stuttgart | Ein- und Ausgabesystem für Aufzugssteuerungen |
| US5835788A (en) * | 1996-09-18 | 1998-11-10 | Electronics For Imaging | System for transferring input/output data independently through an input/output bus interface in response to programmable instructions stored in a program memory |
| US5915088A (en) * | 1996-12-05 | 1999-06-22 | Tandem Computers Incorporated | Interprocessor messaging system |
| US5978865A (en) * | 1997-02-04 | 1999-11-02 | Advanced Micro Devices, Inc. | System for performing DMA transfers where an interrupt request signal is generated based on the value of the last of a plurality of data bits transmitted |
| US5987537A (en) * | 1997-04-30 | 1999-11-16 | Compaq Computer Corporation | Function selector with external hard wired button array on computer chassis that generates interrupt to system processor |
| US6385670B1 (en) * | 1998-06-01 | 2002-05-07 | Advanced Micro Devices, Inc. | Data compression or decompressions during DMA transfer between a source and a destination by independently controlling the incrementing of a source and a destination address registers |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154606A (en) * | 1979-05-21 | 1980-12-02 | Omron Tateisi Electronics Co | Input fetch system for sequence controller |
| JPS5866112A (ja) * | 1981-10-16 | 1983-04-20 | Toshiba Corp | コンピユ−タシステム |
| US4642758A (en) * | 1984-07-16 | 1987-02-10 | At&T Bell Laboratories | File transfer scheduling arrangement |
| US4583219A (en) * | 1984-07-16 | 1986-04-15 | At&T Bell Laboratories | Trunk for packet switching |
| JPS6184740A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 汎用オブジエクトコ−ド生成方式 |
| CA1263721A (en) * | 1985-10-18 | 1989-12-05 | Owen Lloyd Nelson | Communication system for the transfer of small digital message blocks and large digital message blocks |
| EP0285667B1 (en) * | 1986-10-08 | 1994-06-22 | Hitachi, Ltd. | Sequence controller |
| US4901231A (en) * | 1986-12-22 | 1990-02-13 | American Telephone And Telegraph Company | Extended process for a multiprocessor system |
| JPS63311402A (ja) * | 1987-06-12 | 1988-12-20 | Fanuc Ltd | Ｐｌｃ装置 |
-
1989
- 1989-09-14 JP JP1237251A patent/JP2527821B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-16 DE DE69029551T patent/DE69029551T2/de not_active Expired - Fee Related
- 1990-08-16 EP EP90309024A patent/EP0417920B1/en not_active Expired - Lifetime
- 1990-08-28 US US07/573,772 patent/US5197129A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69029551T2 (de) | 1997-07-31 |
| EP0417920A3 (en) | 1993-10-13 |
| EP0417920B1 (en) | 1997-01-02 |
| EP0417920A2 (en) | 1991-03-20 |
| DE69029551D1 (de) | 1997-02-13 |
| US5197129A (en) | 1993-03-23 |
| JPH03100806A (ja) | 1991-04-25 |
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