JP2526269B2 - マスタスライス方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ｐチャネルトランジスタとｎチャネルトランジスタか
らなる基本セルを配列してなるトランジスタアレイのマ
スタスライス方法に関し、 ターンアラウンドタイムの短縮化とともに、トランジ
スタアレイの作成面積の縮小化を目的とし、 平行に延在する２本のゲート電極と、該ゲート電極の
間およびこれらのゲート電極の両側に形成されたｐチャ
ネルトランジスタのソース・ドレインとしてのｐ型不純
物領域と、前記２本のゲート電極を共通ゲート電極と
し、これらのゲート電極の間およびこれらのゲート電極
の両側に形成されたｎチャネルトランジスタのソース・
ドレインとしてのｎ型不純物領域と、該ｐ型不純物領域
とｎ型不純物領域との間を絶縁分離する分離領域と、該
ゲート電極を外部に引き出すため両側のｐ型不純物領域
およびｎ型不純物領域の端部に設けられた４つのゲート
電極引き出し領域部と分離領域上に設けられた２つのゲ
ート電極引き出し領域部とを有するセルを基本セルと
し、かつ該基本セルを軸対称に並列に配置してなる２つ
のセルを一基本ブロックとして該基本ブロックを多数配
列してなるトランジスタアレイにおいて、 基本セルはゲート電極に平行な少なくとも３本の配線
チャネルとこれと垂直な方向の14本又は16本の配線チャ
ネルを有し、 コンタクトホール、第１の配線層およびビアホールを
予め適宜作成しておき、 要求する回路機能に従って、ビアホールを介して第１
の配線層を電気的に接続する第２の配線層を形成するこ
とを特徴とする。

〔産業上の利用分野〕

本発明はｐチャネルトランジスタとｎチャネルトラン
ジスタからなる基本セルを配列してなるトランジスタア
レイのマスタスライス方法に関するものである。

〔従来の技術〕

第14図はCMOS構成の半導体装置のマスタスライス方法
の基本セルパターンである。図において、158は基本セ
ルであり、２つのｐチャネルトランジスタと２つのｎチ
ャネルトランジスタとによって構成されている。１つの
ｐチャネルトランジスタはポリSiゲート電極159とソー
ス・ドレイン領域160,161（ｐ型不純物領域）からな
り、他方のｐチャネルトランジスタはポリSiゲート電極
162とソース・ドレイン領域161,163（ｐ型不純物領域）
からなっている。また１つのｎチャネルトランジスタは
ポリSiゲート電極159とソース・ドレイン領域164,165
（ｎ型不純物領域）からなり、他方のｎチャネルトラン
ジスタはポリSiゲート電極162とソース・ドレイン領域1
65,166（ｎ型不純物領域）からなっている。そして、こ
れらの領域を保護するために絶縁膜（第１の層間絶縁
膜）がその上に形成されている。

ここまで作成した半導体装置をストックしておき、要
求される回路機能に応じて絶縁膜にコンタクトホールを
開け、次いで第１の配線膜（Al膜）を形成し、次に第２
の絶縁膜（第２の層間絶縁膜）を形成してこの第２の絶
縁膜にビアホールを形成し、更にビアホールを介して第
１の配線膜に接続する第２の配線膜を形成する。

このようにして、コンタクトホール、第１層目のAl配
線、ビアホールおよび第２層目のAl配線の４つの各パタ
ーンを変更することにより、所定の機能の回路を自在に
形成できるので、設計時間および製造工程の短縮化を図
ることが可能となる。

〔発明が解決しようとする課題〕

ところで、従来例のマスタスライス方法によれば、コ
ンタクトホールパターンマスク、第１層目のAl配線パタ
ーンマスク、ビアホールパターンマスクおよび第２層目
のAl配線パターンマスクの少なくとも４つのパターンマ
スクを必要とする。

これらの変更パターンクマスクを減らすことが出来れ
ば、従来よりも更にターンアラウンドタイムを短くする
ことができる。

本発明はかかる従来の問題に鑑みて創作されたもので
あり、変更パターンマスクを第２層目の配線パターンマ
スクのみに減らして、ターンアラウンドタイムの短縮が
可能な半導体装置のマスタスライス方法の提供を目的と
する。

〔課題を解決するための手段〕

本発明の第１のマスタスライス方法は、第２図，第３
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐチャネルトランジスタのソース・ドレイ
ンとしてのｐ型不純物領域４〜６と、前記２本のゲート
電極2,3を共通ゲート電極とし、これらのゲート電極の
間およびこれらのゲート電極の両側に形成されたｎチャ
ネルトランジスタのソース・ドレインとしてのｎ型不純
物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不純物
領域７〜９との間を絶縁分離する分離領域10と、該ゲー
ト電極を外部に引き出すためｐ型不純物領域4,6および
ｎ型不純物領域7,9の端部に設けられた４つのゲート電
極引き出し領域部11〜14と分離領域上に設けられた２つ
のゲート電極引き出し領域部15,16とを有するセルを基
本セルとし、かつ該基本セルを軸対称に並列に配置して
なる２つのセルを一基本ブロック1Aとして該基本ブロッ
クを多数配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極2,3に平行な少なくとも３
本の配線チャネルとこれと垂直な方向の14本の配線チャ
ネルを有し、 前記各ゲート電極引き出し領域部11〜14上の第１の層
間絶縁膜および各不純物領域４〜９上の第１の層間絶縁
膜にはそれぞれ少なくとも１つのコンタクトホール17〜
26を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には同一領域内のコンタクトホール（17）〜（20）に
隣接して少なくとも１つのビアホール27〜30を、前記ゲ
ート電極の両側の各不純物領域上の第２の層間絶縁膜に
は互に隣接して少なくとも３つのビアホール31〜33を、
また前記分離領域上の第２の層間絶縁膜に少なくとも４
つのビアホール34〜37を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層38を、前記ゲ
ート電極の両側の不純物領域上の１つのビアホール同士
を接続する第１の配線層39を、また前記両側の不純物領
域上の別の１つのビアホール同士を接続して主として電
源線として使用する第１の配線層40を、前記同一の不純
物領域上のビアホールとコンタクトホールとを互に接続
する第１の配線層41を、前記ゲート電極の間の不純物領
域内のコンタクトホールと分離領域内の１つのビアホー
ルとを接続する第１の配線層42を、前記分離領域内の別
のビアホールと軸対称にある基本セルの分離領域内の別
のビアホールとを接続する第１の配線層43を予め形成し
ておき、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

本発明の第２のマスタスライス方法は、第４図，第５
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐ型チャネルトランジスタのソース・ドレ
インとしてのｐ型不純物領域４〜６と、前記２本のゲー
ト電極2,3を共通ゲート電極とし、これらのゲート電極
の間およびこれらのゲート電極の両側に形成されたｎ型
チャネルトランジスタのソース・ドレインとしてのｎ型
不純物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不
純物領域７〜９との間を絶縁分離する分離領域10と、該
ゲート電極を外部に引き出すためｐ型不純物領域4,6お
よびｎ型不純物領域7,9の端部に設けられた４つのゲー
ト電極引き出し領域部11〜14と分離領域上に設けられた
２つのゲート電極引き出し領域部15,16とを有するセル
を基本セルとし、かつ該基本セルを軸対称に並列に配置
してなる２つのセルを一基本ブロック1Aとして該基本ブ
ロックを多数配列してなるトランジスタアレイにおい
て、 前記基本セルはゲート電極2,3に平行な少なくとも３
本の配線チャネルとこれと垂直な方向の14本の配線チャ
ネルを有し、かつ基本セル間に少なくともゲート電極に
平行な少なくとも１本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁
膜に少なくとも１つのコンタクトホール44〜47を、およ
びゲート電極の両側の不純物領域上の第１の絶縁膜に少
なくとも１つのコンタクトホール48,49を、ゲート電極
の間の不純物領域上の第１の絶縁膜に少なくとも２つの
コンタクトホール50,51を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には前記コンタクトホールに隣接して少なくとも１つ
のビアホール52,53を、前記ゲート電極の両側の一方の
不純物領域上の第２の層間絶縁膜には互に隣接して少な
くとも３つのビアホール54,55,56を、前記ゲート電極の
両側の他方の不純物領域上の第２の層間絶縁膜にはコン
タクトホールの両側に２つのビアホール57,58を、また
前記分離領域上の第２の層間絶縁膜に少なくとも２つの
ビアホール59,60を、前記基本セル間の１本の配線チャ
ネル領域上に少なくとも２つのビアホール61,62を形成
し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層63を、前記ゲ
ート電極の両側の不純物領域の一方の領域上の１つのビ
アホールとゲート電極の間の不純物領域内のコンタクト
ホールとを接続する第１の配線層64を、前記ゲート電極
の両側の不純物領域上の１つのビアホール同士を接続し
て主として電源線として使用する第１の配線層65を、前
記両側の不純物領域上の別の１つのビアホールと同一領
域内のコンタクトホールとを接続する第１の配線層66,6
7を、前記ゲート電極の間の不純物領域内の別のコンタ
クトホール51と前記分離領域内のビアホール59とを接続
する第１の配線層68を、前記基本セル間の配線チャネル
上に第１の配線層69を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

本発明の第３のマスタスライス方法は、第６図，第７
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐチャネルトランジスタのソース・ドレイ
ンとしてのｐ型不純物領域４〜６と、前記２本のゲート
電極2,3を共通ゲート電極とし、これらのゲート電極の
間およびこれらのゲート電極の両側に形成されたｎチャ
ネルトランジスタのソース・ドレインとしてのｎ型不純
物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不純物
領域７〜９との間を絶縁分離する分離領域10と、該ゲー
ト電極を外部に引き出すためｐ型不純物領域4,6および
ｎ型不純物領域7,9の端部に設けられた４つのゲート電
極引き出し領域部11〜14と分離領域上に設けられた２つ
のゲート電極引き出し領域部15,16とを有するセルを基
本セルとし、かつ該基本セルを軸対称に並列に配置して
なる２つのセルを一基本ブロック1Aとして該基本ブロッ
クを多数配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の
配線チャネルとこれと垂直な方向の14本の配線チャネル
を有し、かつ基本セル間にゲート電極に平行な少なくと
も１本の配線チャネル領域を有し、 前記各ゲート電極引き出し領域部上の第１の層間絶縁
膜に少なくとも１つのコンタクトホール70を、およびゲ
ート電極の両側の不純物領域上の第１の絶縁膜に少なく
とも１つのコンタクトホール71,72を、ゲート電極の間
の不純物領域上の第１の絶縁膜に少なくとも２つのコン
タクトホール73,74を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には前記コンタクトホールに隣接して少なくとも１つ
のビアホール75を、前記ゲート電極の両側の一方の不純
物領域上の第２の層間絶縁膜に互に隣接して少なくとも
３つのビアホール76〜78を、前記ゲート電極の両側の他
方の不純物領域上の第２の層間絶縁膜にはコンタクトホ
ールの両側に２つのビアホール79,80を、前記分離領域
上の第２の層間絶縁膜に少なくとも２つのビアホール8
1,82を前記基本セル間の１本の配線チャネル領域上に少
なくとも４つのビアホール83〜86を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層87を、前記ゲ
ート電極の両側の不純物領域の一方の領域上の１つのビ
アホール76とゲート電極の間の不純物領域内のコンタク
トホール73とを接続する第１の配線層88を、２つの基本
セルのゲート電極の両側の不純物領域上の１つのビアホ
ール77,79同士を同一チャネル上に連続的に接続して主
として電源線として使用する第１の配線層89を、前記両
側の不純物領域上の別の１つのビアホールと同一領域内
のコンタクトホールとを接続する第１の配線層90を、前
記ゲート電極の間の不純物領域内の別のコンタクトホー
ルと前記分離領域内のビアホールとを接続する第１の配
線層91を、前記電源線用の第１の配線層89と接触しない
ように基本セル間の配線チャネル上の各ビアホール83〜
86を断続的に接続する第１の配線層92を予め形成してお
き、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

本発明の第４のマスタスライス方法は、第８図，第９
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐチャネルトランジスタのソース・ドレイ
ンとしてのｐ型不純物領域４〜６と、前記２本のゲート
電極2,3を共通ゲート電極とし、これらのゲート電極の
間およびこれらのゲート電極の両側に形成されたｎチャ
ネルトランジスタのソース・ドレインとしてのｎ型不純
物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不純物
領域７〜９との間を絶縁分離する分離領域10と、該ゲー
ト電極を外部に引き出すためｐ型不純物領域4,6および
ｎ型不純物領域7,9の端部に設けられた４つのゲート電
極引き出し領域部11〜14と分離領域上に設けられた２つ
のゲート電極引き出し領域部15,16とを有するセルを基
本セルとし、かつ該基本セルを軸対称に並列に配置して
なる２つのセルを一基本ブロック1Aとして該基本ブロッ
クを多数配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の
配線チャネルとこれと垂直な方向の16本の配線チャネル
を有し、かつ基本セル間にゲート電極に平行な少なくと
も１本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁
膜に少なくとも１つのコンタクトホール93を、およびゲ
ート電極の両側の不純物領域上の第１の絶縁膜に少なく
とも１つのコンタクトホール94,95を、ゲート電極の間
の不純物領域上の第１の絶縁膜に少なくとも２つのコン
タクトホール96,97を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には前記コンタクトホール93に隣接して少なくとも１
つのビアホール98を、前記ゲート電極の両側の一方の不
純物領域上の第２の層間絶縁膜に２つ99,100は隣接し
て、他の１つ101は１配線チャネル領域分の間隔を置い
た少なくとも３つのビアホールを、前記ゲート電極の両
側の他方の不純物領域上の第２の層間絶縁膜には同一領
域内のコンタクトホールの両側に１つ102は該コンタク
トホールに隣接して、他の１つ103は該コンタクトホー
ルに１配線チャネル領域分の間隔を置いて２つのビアホ
ールを、また前記分離領域上の第２の層間絶縁膜に少な
くとも２つのビアホール104,105を、前記基本セル間の
１本の配線チャネル領域上に少なくとも４つのビアホー
ル106〜109を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層110を、前記
ゲート電極の両側の不純物領域の一方の領域上の１つの
ビアホールとゲート電極間の不純物領域内のコンタクト
ホールとを接続する第１の配線層111を、２つの基本セ
ルのゲート電極の両側の不純物領域上の１つのビアホー
ル同士を同一チャネル上に連続的に接続して主として電
源線として使用する第１の配線層112を、前記両側の不
純物領域上の別の１つのビアホールと同一領域内のコン
タクトホールとを接続する第１の配線層113,114を、前
記ゲート電極間の不純物領域内の別のコンタクトホール
と前記分離領域内のビアホールとを接続する第１の配線
層115を、前記電源線用の第１の配線層112と接触しない
ように基本セル間の配線チャネル上の各ビアホールを断
続的に接続する第１の配線層116を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

本発明の第５のマスタスライス方法は、第10図，第11
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐチャネルトランジスタのソース・ドレイ
ンとしてのｐ型不純物領域４〜６と、前記２本のゲート
電極2,3を共通ゲート電極とし、これらのゲート電極の
間およびこれらのゲート電極の両側に形成されたｎチャ
ネルトランジスタのソース・ドレインとしてのｎ型不純
物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不純物
領域７〜９との間を絶縁分離する分離領域10と、該ゲー
ト電極を外部に引き出すためｐ型不純物領域4,6および
ｎ型不純物領域7,9の端部に設けられた４つのゲート電
極引き出し領域部11〜14と分離領域上に設けられた２つ
のゲート電極引き出し領域部15,16とを有するセルを基
本セルとし、かつ該基本セルを軸対称に並列に配置して
なる２つのセルを一基本ブロック1Aとして該基本ブロッ
クを多数配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の
配線チャネルとこれと垂直な方向の14本の配線チャネル
を有し、かつ基本セル間にゲート電極に平行な少なくと
も１本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁
膜に少なくとも１つのコンタ１トホール117を、および
ゲート電極の両側の不純物領域上の第１の絶縁膜に少な
くとも１つのコンタクトホール118,119を、ゲート電極
の間の不純物領域上の第１の絶縁膜に少なくとも１つの
コンタクトホール120を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には同一領域内のコンタクトホールに隣接して少なく
とも１つのビアホール121を、前記ゲート電極の両側の
一方の不純物領域上の第２の層間絶縁膜には同一領域内
のコンタクトホールを中心にして１つ122は該コンタク
トホールに隣接して他の１つ123は該コンタクトホール
から１配線チャネル領域分の間隔を置いた２つのビアホ
ールを、前記ゲート電極の両側の他方の不純物領域上の
第２の層間絶縁膜には同一領域内のコンタクトホールの
片側に１つ124は該コンタクトホールに隣接して、他の
１つ125は該ビアホールに１配線チャネル領域分の間隔
を置いた２つ目のビアホールを、前記分離領域上の第２
の層間絶縁膜に少なくとも２つのビアホール126,127を
形成し、前記基本セル間の１本の配線チャネル領域上に
少なくとも４つのビアホール128〜131を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層132を、２つ
の基本セルのゲート電極の両側の不純物領域上の１つの
ビアホール同士およびゲート電極間の不純物領域内のビ
アホールを連続的に接続して主として電源線として使用
する第１の配線層133を、前記ゲート電極の両側の不純
物領域の一方の領域内のコンタクトホールと他のビアホ
ールとを接続する第１の配線層134,135を、前記ゲート
電極間の不純物領域内のコンタクトホールと前記分離領
域内のビアホールとを接続する第１の配線層136を、前
記電源線用の第１の配線層と接触しないように基本セル
間の配線チャネル上の各ビアホールを断続的に接続する
第１の配線層137を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

本発明の第６のマスタスライス方法は、第12図，第13
図に示すように、平行に延在する２本のゲート電極2,3
と、該ゲート電極の間およびこれらのゲート電極の両側
に形成されたｐチャネルトランジスタのソース・ドレイ
ンとしてのｐ型不純物領域４〜６と、前記２本のゲート
電極2,3を共通ゲート電極とし、これらのゲート電極の
間およびこれらのゲート電極の両側に形成されたｎチャ
ネルトランジスタのソース・ドレインとしてのｎ型不純
物領域７〜９と、該ｐ型不純物領域４〜６とｎ型不純物
領域７〜９との間を絶縁分離する分離領域10と、該ゲー
ト電極を外部に引き出すためｐ型不純物領域4,6および
ｎ型不純物領域7,9の端部に設けられた４つのゲート電
極引き出し領域部11〜14と分離領域上に設けられた２つ
のゲート電極引き出し領域部15,16とを有するセルを基
本ブロックとし、かつ該基本ブロックを多数配列してな
るトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の
配線チャネルとこれと垂直な方向の14本の配線チャネル
を有し、かつ基本セル間にゲート電極に平行な少なくと
も１本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁
膜に少なくとも１つのコンタクトホール138を形成し、
ゲート電極の両側の不純物領域上の第１の絶縁膜に少な
くとも１つのコンタクトホール139,140を、ゲート電極
の間の不純物領域上の第１の絶縁膜に少なくとも１つの
コンタクトホール141をそれぞれ同一垂直配線チャネル
上に形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁
膜には同一領域内のコンタクトホールに隣接して少なく
とも１つのビアホール142を形成し、前記ゲート電極間
不純物領域上の第２の層間絶縁膜には同一領域内のコン
タクトホールに隣接して１つのビアホール143を形成
し、該ビアホールに隣接する垂直同一配線チャネル上の
ゲート電極の両側の不純物領域およびゲート電極間の不
純物領域内にそれぞれ１つずつビアホール144,145,146
を、基本セル間の１本の水平配線チャネル領域上に少な
くとも４つのビアホール147〜150を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホー
ルとビアホールとを接続する第１の配線層151を、ゲー
ト電極の両側の不純物領域上の１つのビアホール同士を
連続的に接続して電源線として使用する第１の配線層15
2を、前記ゲート電極の両側の不純物領域のそれぞれの
同一領域内のコンタクトホールと他のビアホールとを接
続する第１の配線層153,154を、前記ゲート電極間の不
純物領域内のコンタクトホールと該コンタクトホールに
隣接するビアホールとを接続する第１の配線層155を、
前記ゲート電極間のｐ型の不純物領域内の他のビアホー
ルと前記ゲート電極間のｎ型の不純物領域内の他のビア
ホールとを接続する第１の配線層156を、電源線用の第
１の配線層と接触しないように基本セル間の配線チャネ
ル上の各ビアホールを断続的に接続する第１の配線層15
7を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形
成されたビアホールを介して第１の配線層を電気的に接
続する第２の配線層を形成することを特徴としている。

〔作用〕

第１の発明によれば、第２図に示すように、コンタク
トホール，第１の配線層およびビアホールを所定の位置
に予め形成しておく。そして、要求される回路機能に従
って、第３図に示すように第２の配線層を形成する。

なお、第３図では基本的な機能の回路についてのみ示
しているが、第２の配線層のパターンを変えることによ
り、他の基本的な機能の回路および複雑な機能の回路に
ついても当業者ならば容易に作成可能である。

第２の発明によれば、第１の発明と同様に、第５図に
示すように、第２の配線層のパターンのみを変えること
により種々の機能の回路を作成することができる。

第２の発明（第４図）と第１の発明（第２図）とを比
べると、第２の発明ではセル間配線チャネル領域を設
け、かつ該セル間配線チャネル領域にビアホール61,62,
第１の配線層69を設けている点が異なっている。これに
より、例えば第１の配線層69を水平方向の信号線を通す
場合に利用することが可能となるので、大規模な回路の
作成が容易となる。

第３の発明によれば、第７図に示すように、他の発明
と同様に第２の配線層のパターンを変えることにより種
々の機能の回路を作成することができる。

第３の発明（第６図）と第２の発明（第４図）とを比
べると、第３の発明ではセル間配線チャネル領域に４つ
のビアホール83〜86を設けて水平方向の第１の配線層92
と電源線としての第１の配線層92とが短絡しないように
している。また第１の配線層92がコンタクトホールを介
さないで連続的に配線されるので、電圧降下の少ない良
質の電源線を形成することができる。

第４の発明によれば、第９図に示すように、他の発明
と同様に第２の配線層パターンを変えることにより種々
の機能の回路を作成することができる。

第４の発明（第８図）と第３の発明（第６図）とを比
べると、第４の発明では垂直方向の配線チャネルを16本
に増やしている。これによりセル間配線チャネル領域の
ビアホール107をセル内のビアホール101と１垂直配線チ
ャネル分ずらすことができるので、特に第９図に示す直
列接続された２つのトランスミッションゲートを１つの
基本セル上に作成することが可能となる。

第５の発明によれば、第11図に示すように、他の発明
と同様に第２の配線層パターンを変えることにより種々
の機能の回路を作成することができる。

第５の発明（第10図）と第４の発明（第８図）とを比
べると、第５の発明では第11図に示すように、垂直方向
の配線チャネルが14本の状態でも直列接続された２つの
トランスミッションゲートを１つの基本セル上に作成す
ることが可能となる。

第６の発明によれば、第13図に示すように、他の発明
と同様に、第２の配線層パターンを変えることにより種
々の機能の回路を作成することができる。

第６の発明（第12図）と第５の発明（第10図）とを比
べると、第５の発明では２つの基本セルを１つの基本ブ
ロックとしているので、下側の基本セルのみを使用する
場合には上側の基本セルが無駄になり、逆に上側の基本
セルのみを使用する場合には下側の基本セルが無駄にな
る場合があるが、第６の発明では１つの基本セルが１つ
の基本ブロックとなっているので、基本セルの使用効率
が向上する。

〔実施例〕

次に図を参照しながら本発明の実施例について説明す
る。

第１図は第１〜５の発明のマスタスライス方法の基本
ブロックの説明図である。図において、基本ブロック1A
は１対の基本セル１よりなり、また１つの基本セル１は
直列接続の２つのｐチャネルトランジスタと同じく直列
接続の２つのｎチャネルトランジスタとによって構成さ
れている。１つのｐチャネルトランジスタはゲート電極
２とソース・ドレイン用のｐ型不純物領域4,5よりな
り、もう一つのｐチャネルトランジスタはゲート電極３
とソース・ドレイン用のｐ型不純物領域5,6よりなって
いる。また１つのｎチャネルトランジスタはゲート電極
２とソース・ドレイン用のｎ型不純物領域7,8よりな
り、もう一つのｎチャネルトランジスタはゲート電極３
とソース・ドレイン用のｎ型不純物領域8,9よりなって
いる。

10はｐチャネルトランジスタの形成領域とｎチャネル
トランジスタの形成領域とを分離する領域であり、該分
離領域上および核トランジスタの端部にはゲート電極引
き出し領域部11〜16が設けられている。このゲート電極
引き出し領域部11〜16およびゲート電極2,3は、例えば
ポリSiによって形成される。

（イ）第１の発明のマスタスライス方法の説明 第２図は第１の発明のマスタスライス方法を説明する
共通パターン図である。図において、黒で塗りつぶした
四角印は第１層目の絶縁膜に形成されるコンタクトホー
ル，細い実線は第１の配線層，塗りつぶしていない四角
印は第２層目の絶縁膜に形成されるビアホールである。

なお、ウェハプロセスで形成される順序について説明
すると、ゲート電極やソース・ドレイン用不純物領域を
形成した後に、これらを被覆する第１の絶縁膜（例えば
CVD-SiO₂膜）を形成する。次に該第１の絶縁膜にコンタ
クトホールを形成した後に、第１の配線層を形成する。
次いで第２の絶縁膜（例えばCVD-PSG膜）を被着した後
に、該第２の絶縁膜にビアホールを形成する。このよう
にして形成されたのが第２図のパターン図である。以
下、第４図，第６図，第８図，第10図および第12図のパ
ターン図も同様のウェハプロセスで形成される。

次に第２図を参照しながら第１の発明のコンタクトホ
ール，第１の配線層およびビアホールの各パターン配置
について説明する。基本セルは３本の水平側配線チャネ
ルとこれに交差する14本の垂直側配線チャネルで形成さ
れる領域上に形成されており、コンタクトホール，第１
の配線層およびビアホールはこれらの配線チャネルで定
まる位置に形成される。

ゲート電極引き出し領域部11ではコンタクトホール17
とビアホール27が第１の配線層38によって接続されてい
る。これによりゲート電極２をビアホール27を介して外
に引き出すことができる。他のゲート電極引き出し領域
部12〜14についても同様なパターン配置となっている。

またｐ型不純物領域４には４本の垂直側配線チャネル
上に３つのビアホール31〜33と１つのコンタクトホール
21が連続して配列されている。

またｐ型不純物領域6,n型不純物領域7,9についてもそ
れぞれｐ型不純物領域４と対称的な位置にコンタクトホ
ールとビアホール（番号省略）が配列されている。

ゲート電極２と３の間のｐ型不純物領域５およびｎ型
不純物領域８には対称的な位置に１つのコンタクトホー
ル22,25が形成されている。分離領域10のゲート電極引
き出し領域16にはビアホール35,37が２つ、また分離領
域10上のゲート電極引き出し領域部がない所にもビアホ
ール34,36が形成されている。

ｐ型不純物領域４上のビアホール31はこれと対称的な
ｐ型不純物領域６上のビアホールと第１の配線層39によ
って接続されている。またビアホール32もこれと対称的
な不純物領域上のビアホールと第１の配線層40によって
互いに接続され、更に該第１の配線層40は延長されて隣
接する基本セルのビアホールに接続し、一般に電源線
（V_DD）として利用される。またコンタクトホール21と
ビアホール33とは第１の配線層41によって接続され、コ
ンタクトホール22とビアホール34とは第１の配線層42に
よって接続されている。更にビアホール35と37はこれと
対称な位置の隣接する基本セルの各ビアホールと第１の
配線層43によって接続されている。

第２図に示すように、コンタクトホール，第１の配線
層およびビアホールの各パターンは、基本ブロック1Aの
中心に対して点対称の配置となっている。

第３図は種々の論理回路を形成する第１の発明の第２
の配線層パターン図であり、太い実線は第２の配線層で
ある。このように、第２図のビアホールまでの共通パタ
ーンを基にして、第２の配線層を変えるだけで適宜所定
の論理回路を得ることができるので、ターンアラウンド
タイムの短縮化を図ることが可能となる。

（ロ）第２の発明のマタスタライス方法の説明 第４図は第２図の発明のマスタスライス方法を説明す
る共通パターン図である。なお基板のトランジスタ列は
第１図のトランジスタ列と同様な配列となっている。

ゲート電極引き出し領域部ではコンタクトホール44と
ビアホール52が第１の配線層63によって接続されてお
り、ｐ型不純物領域５内のコンタクトホール50はｐ型不
純物領域４内のビアホール54と第１の配線層64によって
接続されている。またｐ型不純物領域4,6内のビアホー
ル55,57は互いに第１の配線層65によって接続されてい
る。そしてｐ型不純物領域４内のコンタクトホール48と
ビアホール56とは第１の配線層66により、ｐ型不純物領
域６内のコンタクトホール49とビアホール58とは第１の
配線層67により、ｐ型不純物領域５内のコンタクトホー
ル51と分離領域10内のビアホール59とは第１の配線層68
によって接続されている。

図のように、これらのコンタクトホール，第１の配線
層およびビアホールの各パターンは、基本ブロックの中
心に対して対称な位置に配置される。そして、基本セル
の間には配線チャネル領域が設けられ、第１の配線層69
により接続されたビアホール61,62が形成されている。

第５図は種々の論理回路を形成する第２の発明の第２
の配線層パターン図であり、太い実線は第２の配線層で
ある。このように、第４図のビアホールまでの固定共通
パターンを基にして、第２の配線層を変えるだけで適宜
所定の論理回路を得ることができるので、第１の発明の
マスタスライスと同様にターンアラウンドタイムの短縮
化を図ることが可能となる。

また、第２の発明ではセル間に配線チャネル領域を設
け、該セル間配線チャネル領域にビアホール61,62およ
び第１の配線層69を設けている。この第１の配線層69を
横方向の信号線として利用することができるので、横方
向のセル間の接続等が容易となり、大規模な回路の作成
が可能となる。なお電源線（V_DD,V_SS）は、第５図に示
すように、第２の配線層によりセル間を縦方向に接続す
るので、横方向のセル間の信号線（第１の配線層）と短
絡することはない。

（ハ）第３の発明のマスタスライス方法の説明 第６図は第３の発明のマスタスライス方法を説明する
共通パターン図である。図において、70〜74はコンタク
トホール,75〜86はビアホール,87〜92は第１の配線層の
パターンであり、各パターンは基本ブロックの中心に対
して対称である。この発明では前述の第２の発明と異な
り、V_DD電源線89（第１の配線層）がコンタクトホール
を介することなく縦方向に伸びている（V_SS電源線につ
いての同様である。）。従って、電源線に電流が流れた
ときの電圧降下を少なくすることができるので、より回
路動作の高速化を図ることができる。

第７図は第６図の第１の配線層までの共通パターンを
基に、第２の配線層（太い実線）のみによって種々の論
理回路を形成する図である。

（ニ）第４の発明のマスタスライス方法の説明 第８図は第４の発明のマスタスライス方法を説明する
共通パターン図である。図において、93〜97はコンタク
トホール,98〜109はビアホール,110〜116は第１の配線
層のパターンであり、同様に基本ブロックの中心に対し
て対称構造となっている。

第８図の共通パターン図を基に、第２の配線層のパタ
ーンのみを変更することによって、種々の論理回路を形
成したのが第９図である。

特に本発明では第９図（その４）に示すように、直列
に並べた２つのトランスミッションゲートを１つの基本
セル（基本ブロックの半分）の上に形成することができ
るので、フリップフロップ回路やカウンタ回路を構成す
る場合、より回路の高集積化を図ることが可能となる。

（ホ）第５の発明のマスタスライス方法の説明 第10図は第５の発明のマスタスライス方法を説明する
共通パターン図である。図において、117〜120はコンタ
クトホール,121〜131はビアホール,132〜137は第１の配
線層のパターンであり、基本ブロックの中心に対して対
称である。

第10図の共通パターン図を基に、第２の配線層のみを
変更することによって、種々の論理回路を形成したのが
第11図である。

第５の発明も第４の発明と同様に、２つの直列のトラ
ンスミッションゲートを１つの基本セル上に作成するこ
とができる（第11図（その４））が、第５の発明は第４
の発明に比べてパターン形成面積を少なくすることがで
きる点で有利である。すなわち、第８図（第４の発明）
と第10図（第５の発明）の共通パターン図を比較すれ
ば、第８図では16本の垂直側配線チャネルを要している
のに対し、第10図では14本の垂直側配線チャネルで形成
することができる。

（ヘ）第６の発明のマスタスライス方法の説明 第12図は、第６の発明のマスタスライス方法を説明す
る共通パターン図である。図において、138〜141はコン
タクトホール,142〜150はビアホール,151〜157は第１の
配線層のパターンである。本発明では他の発明と異な
り、基本ブロックは１つの基本セルによって構成されて
いる。そして各パターンは基本セルの中心に対して対称
な位置に配置されている。また基本セルは３本の水平側
配線チャネル，セル間配線チャネルと14本の垂直側配線
チャネル上に形成されている。

第13図はこの第12図の共通パターン図を基に、第２の
配線層のみを変更することによって、種々の論理回路を
形成したものである。

本発明では特に１つの基本セルを論理回路を形成する
ための基本ブロックとした点に意義がある。すなわち、
他の発明では２つの基本セルを１つの基本ブロックとす
るため、下側のみの基本セルを使用して論理回路を作成
する場合には上側の基本セルが無駄になり、逆に上側の
基本セルのみを使用して論理回路を作成する場合には下
側の基本セルが無駄になる。この点、本発明ではどの基
本セルを使用しても所定の論理回路を作成することがで
きるので、基本セルの使用効率が向上し、回路の高集積
化が可能となる。

〔発明の効果〕

以上、説明したように、第１〜第６のいずれの発明に
よっても、第２の配線層のみを変更することにより、種
々の論理回路を作成することができるので、ターンアラ
ウンドタイムの短縮化を図ることが可能となる。

第２の発明ではセル間配線チャネル領域を設けること
により、信号線を横方向に通すことができるので、第１
の発明に比べて論理回路間の接続が容易となる。

第３の発明ではセル間配線チャネル領域にビアホール
を形成し、電源線は第１の配線層によって形成してい
る。このため、第２の発明に比べ、電源線に電流が流れ
たときの該電源線での電圧降下を少なくすることができ
るので、回路動作の高速化が可能となる。

第４の発明では直列接続された２つのトランスミッシ
ョンゲートを１つの基本セル上に作成することが可能と
なる。このためフリップフロップ回路やカウンタ回路
等、２つの直列のトランスミッションゲートを構成要素
とする回路を作成する場合、形成面積の縮小化が可能と
なる。

第５の発明では第４の発明と同様に、１つの基本セル
上に直列接続された２つのトランスミッションゲートを
作成することができる。特に第５の発明では垂直方向の
配線チャネル数を16から14に減らすことができるので、
より面積の縮小化が可能となる。

第６の発明では、１つの基本セルを基本ブロックとし
て、直列接続された２つのトランスミッションゲートや
その他の種々の論理回路を形成することができる。この
ため、第１〜第５の発明よりも更に論理回路の形成が簡
単になる。

【図面の簡単な説明】

第１図は第１〜第５の発明の基本ブロックのトランジス
タ列の説明図、 第２図は第１の発明の共通パターン説明図、 第３図は第１の発明の第２の配線パターン図、 第４図は第２の発明の共通パターン説明図、 第５図は第２の発明の第２の配線パターン図、 第６図は第３の発明の共通パターン説明図、 第７図は第３の発明の第２の配線パターン図、 第８図は第４の発明の共通パターン説明図、 第９図は第４の発明の第２の配線パターン図、 第10図は第５の発明の共通パターン説明図、 第11図は第５の発明の第２の配線パターン図、 第12図は第６の発明の共通パターン説明図、 第13図は第６の発明の第２の配線パターン図、 第14図はマスタスライス基本セルの説明図である。 （符号の説明） 第１図において、１……基本セル、1A……基本ブロッ
ク、2,3……ゲート電極、４〜６……ｐ型不純物領域、
７〜９……ｎ型不純物領域、10……分離領域、11〜16…
…ゲート電極引き出し領域部、第２図において（第１の
発明）、17〜26……コンタクトホール、27〜37……ビア
ホール、38〜43……第１の配線層、第４図において（第
２の発明）、44〜51……コンタクトホール、52〜62……
ビアホール、63〜69……第１の配線層、第６図において
（第３の発明）、70〜74……コンタクトホール、75〜86
……ビアホール、87〜92……第１の配線層、第８図にお
いて（第４の発明）、93〜97……コンタクトホール、98
〜109……ビアホール、110〜116……第１の配線層、第1
0図において（第５の発明）、117〜120……コンタクト
ホール、121〜131……ビアホール、132〜137……第１の
配線層、第12図において（第６の発明）、138〜141……
コンタクトホール、142〜150……ビアホール、151〜157
……第１の配線層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 眞司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−263653（ＪＰ，Ａ) 特開 昭61−111564（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎチャネルトランジスタのソース・
   ドレインとしてのｎ型不純物領域（７）〜（９）と、該
   ｐ型不純物領域（４）〜（６）とｎ型不純物領域（７）
   〜（９）との間を絶縁分離する分離領域（10）と、該ゲ
   ート電極を外部に引き出すためｐ型不純物領域（４），
   （６）およびｎ型不純物領域（７），（９）の端部に設
   けられた４つのゲート電極引き出し領域部（11）〜（1
   4）と分離領域上に設けられた２つのゲート電極引き出
   し領域部（15），（16）とを有するセルを基本セルと
   し、かつ該基本セルを軸対称に並列に配置してなる２つ
   のセルを一基本ブロック1Aとして該基本ブロックを多数
   配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極（２），（３）に平行な少な
   くとも３本の配線チャネルとこれと垂直な方向の14本の
   配線チャネルを有し、 前記各ゲート電極引き出し領域部（11）〜（14）上の第
   １の層間絶縁膜および各不純物領域（４）〜（９）上の
   第１の層間絶縁膜にはそれぞれ少なくとも１つのコンタ
   クトホール（17）〜（26）を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には同一領域内のコンタクトホール（17）〜（20）に隣
   接して少なくとも１つのビアホール（27）〜（30）を、
   前記ゲート電極の両側の各不純物領域上の第２の層間絶
   縁膜には互に隣接して少なくとも３つのビアホール（3
   1）〜（33）を、また前記分離領域上の第２の層間絶縁
   膜に少なくとも４つのビアホール（34）〜（37）を形成
   し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（38）を、前記
   ゲート電極の両側の不純物領域上の１つのビアホール同
   士を接続する第１の配線層（39）を、また前記両側の不
   純物領域上の別の１つのビアホール同士を接続して主と
   して電源線として使用する第１の配線層（40）を、前記
   同一の不純物領域上のビアホールとコンタクトホールと
   を互に接続する第１の配線層（41）を、前記ゲート電極
   の間の不純物領域内のコンタクトホールと分離領域内の
   １つのビアホールとを接続する第１の配線層（42）を、
   前記分離領域内の別のビアホールと軸対称にある基本セ
   ルの分離領域内の別のビアホールとを接続する第１の配
   線層（43）を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。
2. 【請求項２】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎ型チャネルトランジスタのソース
   ・ドレインとしてのｎ型不純物領域（７）〜（９）と、
   該ｐ型不純物領域（４）〜（６）とｎ型不純物領域
   （７）〜（９）との間を絶縁分離する分離領域（10）
   と、該ゲート電極を外部に引き出すためｐ型不純物領域
   （４），（６）およびｎ型不純物領域（７），（９）の
   端部に設けられた４つのゲート電極引き出し領域部（1
   1）〜（14）と分離領域上に設けられた２つのゲート電
   極引き出し領域部（15），（16）とを有するセルを基本
   セルとし、かつ該基本セルを軸対称に並列に配置してな
   る２つのセルを一基本ブロック1Aとして該基本ブロック
   を多数配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極（２），（３）に平行な少な
   くとも３本の配線チャネルとこれと垂直な方向の14本の
   配線チャネルを有し、かつ基本セル間に少なくともゲー
   ト電極に平行な少なくとも１本の配線チャネル領域を設
   け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁膜
   に少なくとも１つのコンタクトホール（44）〜（47）
   を、およびゲート電極の両側の不純物領域上の第１の絶
   縁膜に少なくとも１つのコンタクトホール（48），（4
   9）を、ゲート電極の間の不純物領域上の第１の絶縁膜
   に少なくとも２つのコンタクトホール（50），（51）を
   形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には前記コンタクトホールに隣接して少なくとも１つの
   ビアホール（52），（53）を、前記ゲート電極の両側の
   一方の不純物領域上の第２の層間絶縁膜には互に隣接し
   て少なくとも３つのビアホール（54），（55），（56）
   を、前記ゲート電極の両側の他方の不純物領域上の第２
   の層間絶縁膜にはコンタクトホールの両側に２つのビア
   ホール（57），（58）を、また前記分離領域上の第２の
   層間絶縁膜に少なくとも２つのビアホール（59），（6
   0）を、前記基本セル間の１本の配線チャネル領域上に
   少なくとも２つのビアホール（61），（62）を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（63）を、前記
   ゲート電極の両側の不純物領域の一方の領域上の１つの
   ビアホールとゲート電極の間の不純物領域内のコンタク
   トホールとを接続する第１の配線層（64）を、前記ゲー
   ト電極の両側の不純物領域上の１つのビアホール同士を
   接続して主として電源線として使用する第１の配線層
   （65）を、前記両側の不純物領域上の別の１つのビアホ
   ールと同一領域内のコンタクトホールとを接続する第１
   の配線層（66），（67）を、前記ゲート電極の間の不純
   物領域内の別のコンタクトホール（51）と前記分離領域
   内のビアホール（59）とを接続する第１の配線層（68）
   を、前記基本セル間の配線チャネル上に第１の配線層
   （69）を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。
3. 【請求項３】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎチャネルトランジスタのソース・
   ドレインとしてのｎ型不純物領域（７）〜（９）と、該
   ｐ型不純物領域（４）〜（６）とｎ型不純物領域（７）
   〜（９）との間を絶縁分離する分離領域（10）と、該ゲ
   ート電極を外部に引き出すためｐ型不純物領域（４），
   （６）およびｎ型不純物領域（７），（９）の端部に設
   けられた４つのゲート電極引き出し領域部（11）〜（1
   4）と分離領域上に設けられた２つのゲート電極引き出
   し領域部（15），（16）とを有するセルを基本セルと
   し、かつ該基本セルを軸対称に並列に配置してなる２つ
   のセルを一基本ブロック1Aとして該基本ブロックを多数
   配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の配
   線チャネルとこれと垂直な方向の14本の配線チャネルを
   有し、かつ基本セル間にゲート電極に平行な少なくとも
   １本の配線チャネル領域を有し、 前記各ゲート電極引き出し領域部上の第１の層間絶縁膜
   に少なくとも１つのコンタクトホール（70）を、および
   ゲート電極の両側の不純物領域上の第１の絶縁膜に少な
   くとも１つのコンタクトホール（71），（72）を、ゲー
   ト電極の間の不純物領域上の第１の絶縁膜に少なくとも
   ２つのコンタクトホール（73），（74）を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には前記コンタクトホールに隣接して少なくとも１つの
   ビアホール（75）を、前記ゲート電極の両側の一方の不
   純物領域上の第２の層間絶縁膜に互に隣接して少なくと
   も３つのビアホール（76）〜（78）を、前記ゲート電極
   の両側の他方の不純物領域上の第２の層間絶縁膜にはコ
   ンタクトホールの両側に２つのビアホール（79），（8
   0）を、前記分離領域上の第２の層間絶縁膜に少なくと
   も２つのビアホール（81），（82）を、前記基本セル間
   の１本の配線チャネル領域上に少なくとも４つのビアホ
   ール（83）〜（86）を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（87）を、前記
   ゲート電極の両側の不純物領域の一方の領域上の１つの
   ビアホール（76）とゲート電極の間の不純物領域内のコ
   ンタクトホール（73）とを接続する第１の配線層（88）
   を、２つの基本セルのゲート電極の両側の不純物領域上
   の１つのビアホール同士（77），（79）を同一チャネル
   上に連続的に接続して主として電源線として使用する第
   １の配線層（89）を、前記両側の不純物領域上の別の１
   つのビアホールと同一領域内のコンタクトホールとを接
   続する第１の配線層（90）を、前記ゲート電極の間の不
   純物領域内の別のコンタクトホールと前記分離領域内の
   ビアホールとを接続する第１の配線層（91）を、前記電
   源線用の第１の配線層（89）と接触しないように基本セ
   ル間の配線チャネル上の各ビアホール（83）〜（86）を
   断続的に接続する第１の配線層（92）を予め形成してお
   き、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。
4. 【請求項４】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎチャネルトランジスタのソース・
   ドレインとしてのｎ型不純物領域（７）〜（９）と、該
   ｐ型不純物領域（４）〜（６）とｎ型不純物領域（７）
   〜（９）との間を絶縁分離する分離領域（10）と、該ゲ
   ート電極を外部に引き出すためｐ型不純物領域（４），
   （６）およびｎ型不純物領域（７），（９）の端部に設
   けられた４つのゲート電極引き出し領域部（11）〜（1
   4）と分離領域上に設けられた２つのゲート電極引き出
   し領域部（15），（16）とを有するセルを基本セルと
   し、かつ該基本セルを軸対称に並列に配置してなる２つ
   のセルを一基本ブロック1Aとして該基本ブロックを多数
   配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の配
   線チャネルとこれと垂直な方向の16本の配線チャネルを
   有し、かつ基本セル間にゲート電極に平行な少なくとも
   １本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁膜
   に少なくとも１つのコンタクトホール（93）を、および
   ゲート電極の両側の不純物領域上の第１の絶縁膜に少な
   くとも１つのコンタクトホール（94），（95）を、ゲー
   ト電極の間の不純物領域上の第１の絶縁膜に少なくとも
   ２つのコンタクトホール（96），（97）を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には前記コンタクトホール（93）に隣接して少なくとも
   １つのビアホール（98）を、前記ゲート電極の両側の一
   方の不純物領域上の第２の層間絶縁膜に２つ（99），
   （100）は隣接して、他の１つ（101）は１配線チャネル
   領域分の間隔を置いた少なくとも３つのビアホールを、
   前記ゲート電極の両側の他方の不純物領域上の第２の層
   間絶縁膜には同一領域内のコンタクトホールの両側に１
   つ（102）は該コンタクトホールに隣接して、他の１つ
   （103）は該コンタクトホールに１配線チャネル領域分
   の間隔を置いて２つのビアホールを、また前記分離領域
   上の第２の層間絶縁膜に少なくとも２つのビアホール
   （104），（105）を、前記基本セル間の１本の配線チャ
   ネル領域上に少なくとも４つのビアホール（106）〜（1
   09）を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（110）を、前
   記ゲート電極の両側の不純物領域の一方の領域上の１つ
   のビアホールとゲート電極間の不純物領域内のコンタク
   トホールとを接続する第１の配線層（111）を、２つの
   基本セルのゲート電極の両側の不純物領域上の１つのビ
   アホール同士を同一チャネル上に連続的に接続して主と
   して電源線として使用する第１の配線層（112）を、前
   記両側の不純物領域上の別の１つのビアホールと同一領
   域内のコンタクトホールとを接続する第１の配線層（11
   3），（114）を、前記ゲート電極間の不純物領域内の別
   のコンタクトホールと前記分離領域内のビアホールとを
   接続する第１の配線層（115）を、前記電源線用の第１
   の配線層（112）と接触しないように基本セル間の配線
   チャネル上の各ビアホールを断続的に接続する第１の配
   線層（116）を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。
5. 【請求項５】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎチャネルトランジスタのソース・
   ドレインとしてのｎ型不純物領域（７）〜（９）と、該
   ｐ型不純物領域（４）〜（６）とｎ型不純物領域（７）
   〜（９）との間を絶縁分離する分離領域（10）と、該ゲ
   ート電極を外部に引き出すためｐ型不純物領域（４），
   （６）およびｎ型不純物領域（７），（９）の端部に設
   けられた４つのゲート電極引き出し領域部（11）〜（1
   4）と分離領域上に設けられた２つのゲート電極引き出
   し領域部（15），（16）とを有するセルを基本セルと
   し、かつ該基本セルを軸対称に並列に配置してなる２つ
   のセルを一基本ブロック1Aとして該基本ブロックを多数
   配列してなるトランジスタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の配
   線チャネルとこれと垂直な方向の14本の配線チャネルを
   有し、かつ基本セル間にゲート電極に平行な少なくとも
   １本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁膜
   に少なくとも１つのコンタクトホール（117）を、およ
   びゲート電極の両側の不純物領域上の第１の絶縁膜に少
   なくとも１つのコンタクトホール（118），（119）を、
   ゲート電極の間の不純物領域上の第１の絶縁膜に少なく
   とも１つのコンタクトホール（120）を形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には同一領域内のコンタクトホールに隣接して少なくと
   も１つのビアホール（121）を、前記ゲート電極の両側
   の一方の不純物領域上の第２の層間絶縁膜には同一領域
   内のコンタクトホールを中心にして１つ（122）は該コ
   ンタクトホールに隣接して他の１つ（123）は該コンタ
   クトホールから１配線チャネル領域分の間隔を置いた２
   つのビアホールを、前記ゲート電極の両側の他方の不純
   物領域上の第２の層間絶縁膜には同一領域内のコンタク
   トホールの片側に１つ（124）は該コンタクトホールに
   隣接して、他の１つ（125）は該ビアホールに１配線チ
   ャネル領域分の間隔を置いた２つ目のビアホールを、前
   記分離領域上の第２の層間絶縁膜に少なくとも２つのビ
   アホール（126），（127）を形成し、前記基本セル間の
   １本の配線チャネル領域上に少なくとも４つのビアホー
   ル（128）〜（131）を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（132）を、２
   つの基本セルのゲート電極の両側の不純物領域上の１つ
   のビアホール同士およびゲート電極間の不純物領域内の
   ビアホールを連続的に接続して主として電源線として使
   用する第１の配線層（133）を、前記ゲート電極の両側
   の不純物領域の一方の領域内のコンタクトホールと他の
   ビアホールとを接続する第１の配線層（134），（135）
   を、前記ゲート電極間の不純物領域内のコンタクトホー
   ルと前記分離領域内のビアホールとを接続する第１の配
   線層（136）を、前記電源線用の第１の配線層と接触し
   ないように基本セル間の配線チャネル上の各ビアホール
   を断続的に接続する第１の配線層（137）を予め形成し
   ておき、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。
6. 【請求項６】平行に延在する２本のゲート電極（２），
   （３）と、該ゲート電極の間およびこれらのゲート電極
   の両側に形成されたｐチャネルトランジスタのソース・
   ドレインとしてのｐ型不純物領域（４）〜（６）と、前
   記２本のゲート電極（２），（３）を共通ゲート電極と
   し、これらのゲート電極の間およびこれらのゲート電極
   の両側に形成されたｎチャネルトランジスタのソース・
   ドレインとしてのｎ型不純物領域（７）〜（９）と、該
   ｐ型不純物領域（４）〜（６）とｎ型不純物領域（７）
   〜（９）との間を絶縁分離する分離領域（10）と、該ゲ
   ート電極を外部に引き出すためｐ型不純物領域（４），
   （６）およびｎ型不純物領域（７），（９）の端部に設
   けられた４つのゲート電極引き出し領域部（11）〜（1
   4）と分離領域上に設けられた２つのゲート電極引き出
   し領域部（15），（16）とを有するセルを基本ブロック
   とし、かつ該基本ブロックを多数配列してなるトランジ
   スタアレイにおいて、 前記基本セルはゲート電極に平行な少なくとも３本の配
   線チャネルとこれと垂直な方向の14本の配線チャネルを
   有し、かつ基本セル間にゲート電極に平行な少なくとも
   １本の配線チャネル領域を設け、 前記各ゲート電極引き出し領域部上の第１の層間絶縁膜
   に少なくとも１つのコンタクトホール（138）を形成
   し、ゲート電極の両側の不純物領域上の第１の絶縁膜に
   少なくとも１つのコンタクトホール（139），（140）
   を、ゲート電極の間の不純物領域上の第１の絶縁膜に少
   なくとも１つのコンタクトホール（141）をそれぞれ同
   一垂直配線チャネル上に形成し、 前記各ゲート電極引き出し領域部上の第２の層間絶縁膜
   には同一領域内のコンタクトホールに隣接して少なくと
   も１つのビアホール（142）を形成し、前記ゲート電極
   間の不純物領域上の第２の層間絶縁膜には同一領域内の
   コンタクトホールを隣接して１つのビアホール（143）
   を形成し、該ビアホールに隣接する垂直同一配線チャネ
   ル上のゲート電極の両側の不純物領域およびゲート電極
   間の不純物領域内にそれぞれ１つずつビアホール（14
   4），（145），（146）を、前記基本セル間の１本の水
   平配線チャネル領域上に少なくとも４つのビアホール
   （147）〜（150）を形成し、 前記ゲート電極引き出し領域部内にはコンタクトホール
   とビアホールとを接続する第１の配線層（151）を、ゲ
   ート電極の両側の不純物領域上の１つのビアホール同士
   を連続的に接続して電源線として使用する第１の配線層
   （152）を、前記ゲート電極の両側の不純物領域のそれ
   ぞれの同一領域内のコンタクトホールと他のビアホール
   とを接続する第１の配線層（153），（154）を、前記ゲ
   ート電極間の不純物領域内のコンタクトホールと該コン
   タクトホールに隣接するビアホールとを接続する第１の
   配線層（155）を、前記ゲート電極間のｐ型の不純物領
   域内の他のビアホールと前記ゲート電極間のｎ型の不純
   物領域内の他のビアホールとを接続する第１の配線層
   （156）を、電源線用の第１の配線層と接触しないよう
   に基本セル間の配線チャネル上の各ビアホールを断続的
   に接続する第１の配線層（157）を予め形成しておき、 要求される回路機能に従って、前記第２の絶縁膜に形成
   されたビアホールを介して第１の配線層を電気的に接続
   する第２の配線層を形成することを特徴とするマスタス
   ライス方法。