JP2522248B2

JP2522248B2 - 記憶装置アクセス機構

Info

Publication number: JP2522248B2
Application number: JP61119803A
Authority: JP
Inventors: 徹野尻; 俊平河崎; 坦渡辺; 行介迫田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-24
Filing date: 1986-05-24
Publication date: 1996-08-07
Anticipated expiration: 2011-08-07
Also published as: GB2191317A; KR930009666B1; JPS62276633A; GB2191317B; GB8712079D0; KR870011535A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は大容量レジスタファイル等の記憶装置に対
し、ポインタを用いてアクセスする記憶装置アクセス機
構に関し、特にポインタ生成回路の簡素化，高速化，お
よびアクセス方式の汎用化に好適な記憶装置アクセス機
構に関するものである。

〔従来の技術〕

従来、Sword32の如き装置は、プロシーディングス
オブインターナショナルコンファレンスオンフ
ィフスジェネレーションコンピュータシステムズ
（Proceeding of the International Conference on Fi
fth Generation Computer Systems），（1984年）第389
頁から第397頁に記載されている如く、アクセス頻度の
高いデータであるアクティベーションレコード（コンテ
クスト）を、高速アクセス可能なレジスタファイルに割
付けている。

ところで、通常のソフトウェアによるアクティベーシ
ョンレコードの保持法では、一つのスタック上にそれら
をリニアに割付けて、ポインタ相対によってアクティベ
ーションレコードのすべてのデータをアクセスしてい
た。しかし、アクティベーションレコードは、各々が同
じ大きさで持つ内部状態保持用変数領域と、大きさが必
ずしも一定ではないスタック領域とから成っている。

上述のSword32においては、レジスタファイルの一部
をバンクレジスタとしての使用を可能とする機能を持
ち、各バンクにアクティベーションレコード毎の内部状
態保持用変数領域を割付け、現在活性化しているアクテ
ィベーションレコードに対応するその変数を、バンク内
アドレスでのアクセスを可能とするハードウェアを備
え、高速化を図っている。

また、上記Sword32は、Smalltalk-80言語で書かれた
プログラムを特に効率良く実行する如く設計されてい
る。ところが、このSmalltalk-80言語のプログラムは、
単にスタックをプッシュまたはポップする限りにおいて
は、スタックオーバーフローは生じないことが、コンパ
イラによって保障されている。そのため、上記Sword32
はスタックオーバーフローをチェックするハードウェア
を、特別には備えていない。

〔発明が解決しようとする問題点〕上述の従来技術においては、レジスタファイルに割付
けられるアクティベーションレコードの数と、それら各
々が持つ特殊レジスタの数とが固定されているため、こ
れらのデータがレジスタファイルを占める最適な数の比
は、適用プログラミング言語やアプリケーションプログ
ラムによって異なる点について配慮がなされておらず、
マイクロプロセッサの汎用性について問題があった。

また、通常のプログラミング言語で書かれたプログラ
ムは、アクティベーションレコードを保持するスタック
の操作に関して、そのオーバーフローは実行時に検出し
なくてはならないため、その検出機構がないマイクロプ
ロセッサにおいてはその検出をソフトウェアで実現しな
くてはならず、これによって実行効率の低下が起こると
いう問題があった。

更に、上述の従来技術においては、複数のスタックを
効率良く処理するための機構が用意されていないため、
タスクスイッチの度に大容量レジスタファイルの全内容
の退避，復帰の処理が必要となるため、実行効率が更に
低下するという問題もあった。

また、一方、アプリケーションプログラムによって
は、高速アクセス可能な内部のレジスタファイルを用い
て、独立にデータの出し入れを管理する複数のスタック
またはキューを実現することにより高速実行を達成でき
るものが多い。しかし、上記従来技術では、一次元的に
番地付けられたレジスタファイル等の記憶装置を用い
て、大きさをソフトウェアで指定できる自由度を有し、
かつ、オーバーフローの検出機構を効率良く実現した、
スタック等のポインタによりデータの出し入れを管理さ
れる記憶装置を複数実現する方法は存在しなかった。

本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来技術における上述の如き問題を解
消し、レジスタファイル等の一次元的に番地付けられた
記憶装置を幾つかの記憶領域に分けて管理することを可
能とする記憶装置のアクセス機構を提供することにあ
り、また、上記記憶領域の大きさと数とをソフトウェア
により指定することを可能とし、しかも、各々の領域を
用いてオーバーフロー検出機構を持つスタック等の、ポ
インタによりデータの出し入れが独立に管理される複数
の記憶装置を効率良く実現し、更に、複数のタスクを効
率良く処理するために、タスク対応の記憶領域群の管理
を効率良く実現することを可能とする記憶装置のアクセ
ス機構を提供することにある。

〔問題点を解決するための手段〕

本発明の上述の目的は、一次元的に番地付けられた記
憶領域を複数の領域に分け、該複数の領域に分けた記憶
領域を指定する第一の指定ポインタの値と、前記記憶領
域内の相対番地を指定する第二の指定ポインタの値とを
用いて、アクセスする記憶領域の番地を指定するアクセ
スポインタの値を定めるポインタ生成手段を有する記憶
装置アクセス機構であって、前記第一の指定ポインタを
Ｎビット幅とし、該Ｎビット幅の第一の指定ポインタの
上位ｎビットを有効ビットとし、前記第二の指定ポイン
タをＮビット幅とし、該Ｎビット幅の第二の指定ポイン
タの下位Ｎ−ｎビットを有効ビットとするか、前記Ｎビ
ット幅の第一の指定ポインタの下位ｎビットを有効ビッ
トとし、前記Ｎビット幅の第二の指定ポインタの上位Ｎ
−ｎビットを有効ビットとし、前記各有効ビット以外の
ビットを“0"とする如く、ソフトウェアにより管理する
ことを特徴とする記憶装置アクセス機構、または、記憶
装置を構成する、命令処理装置に含まれる一次元的に番
地付けられたレジスタ群を複数のレジスタバンクに分
け、該複数のレジスタバンクに分けたレジスタ群を指定
する第一の指定ポインタの値と、前記レジスタ群内の相
対番地を指定する第二の指定ポインタの値とを用いて、
アクセスするレジスタの番地を指定するアクセスポイン
タの値を定めるポインタ生成手段を有する記憶装置アク
セス機構であって、前記第一の指定ポインタをＮビット
幅とし、該Ｎビット幅の第一の指定ポインタの上位ｎビ
ットを有効ビットとし、前記第二の指定ポインタをＮビ
ット幅とし、該Ｎビット幅の第二の指定ポインタの下位
Ｎ−ｎビットを有効ビットとするか、前記Ｎビット幅の
第一の指定ポインタの下位ｎビットを有効ビットとし、
前記Ｎビット幅の第二の指定ポインタの上位Ｎ−ｎビッ
トを有効ビットとし、前記各有効ビット以外のビットを
“0"とする如く、ソフトウェアにより管理することを特
徴とする記憶装置アクセス機構によって達成される。

更に、スタックポインタ等のデータの出し入れを管理
するためのポインタのオーバーフローの検出は、そのポ
インタ操作に対応する、演算の実行におけるキャリーの
伝播をチェックし、キャリーの伝播が生じた場合に割込
みを発生させる回路を付加することによって達成され
る。

〔作用〕

2^Nワードから成る記憶装置を用いて、2^N-nワードから
成る第０バンクから第2^N-1バンクまでの2ⁿ個の記憶領域
を管理する記憶装置アクセス機構において、アクセスす
る番地を指定するのに用いる２つの、Ｎビット幅のポイ
ンタのうち、一方をバンク指定ポインタ、他方をオフセ
ット指定ポインタとする。

この場合、バンク指定ポインタの下位Ｎ−ｎビット
を、無効ビットとして常に“0"とし、上位ｎビットを有
効ビットとしてアクセスするバンクの順序番号を指定
し、一方、オフセット指定ポインタの上位ｎビットを無
効ビットとして、常に“0"とし、下位Ｎ−ｎビットを有
効ビットとしてアクセスするワードのバンク内における
オフセットを指定するようにする。

従って、バンク指定ポインタの値は、第ａバンクを指
定する場合は、ａ×2^N-nとなり、オフセット指定ポイン
タの値は、そのまま、アクセスするワードのバンク内の
オフセット値となる。

このように、２つのポインタの値を管理し、それぞれ
の対応するビット毎に論理和することで、記憶装置の中
で実際にアクセスする番地を指定するアクセスポインタ
の値が生成される。

ここで、アクセスポインタの下位Ｎ−ｎビットは、オ
フセット指定ポインタの下位Ｎ−ｎビットつまり、バン
ク内オフセットの値となり、上位ｎビットは、バンク指
定ポインタの上位ｎビット、つまり、バンクの順序番号
となるため、上記２つのポインタの組合せた値と、アク
セスポインタの値とは、一対一の関係にあることにな
り、誤動作することはない。

上述の動作を実現する2^Nワードの記憶装置を用いて、
スタックやキュー等の、ポインタによってデータの出し
入れを管理する2^N-nワードの記憶領域を2ⁿ個実現するた
めに、バンク指定ポインタは複数の独立した記憶領域の
中からアクセスする１つの領域を選択する作用を果た
し、オフセット指定ポインタはその記憶領域のデータの
出し入れを管理するポインタとして動作する。

従って、オフセット指定ポインタの有効ビットが下位
Ｎ−ｎビットの場合は、データの出し入れを管理するポ
インタの値の更新操作は、１毎のインクリメントまたは
デクリメントであるが、有効ビットが上位Ｎ−ｎビット
の場合は、2ⁿ毎のインクリントまたはデクリメントを行
うことによって誤動作を防ぐことが可能である。

また、スタック等の、ポインタによってデータの出し
入れを管理する記憶装置のオーバーフローは、オフセッ
ト指定ポインタの有効ビットが上位Ｎ−ｎビットである
場合は、データの出し入れを管理するポインタが“0"の
ときにデクリメント、または、（2^N-n−１）×2ⁿのとき
にインクリメントしたときに発生し、一方、オフセット
指定ポインタの有効ビットが下位Ｎ−ｎビットである場
合は、データの出し入れを管理するポインタが“0"のと
きにデクリメント、または、2^N-n−１のときにインクリ
メントしたときに発生する。

従って、前者の場合には、ポインタの更新を行うＮビ
ットの演算器の最上位ビットからのキャリー信号を、後
者の場合には、LSBを第０ビットとしたときの第Ｎ−ｎ
ビットからのキャリー信号により、異常を検出すること
で誤動作がない。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明す
る。

第１図は一次元的に番地付けられた2^Nワードの記憶装
置１のアクセス機構に関する概念図である。第１図にお
いては、記憶装置を用いて2^N-nワードの記憶領域から成
るバンク２を2ⁿ個実現している。図中、Ｎビット幅の２
つのポインタ、つまり、バンク指定ポインタ３とオフセ
ット指定ポインタ４は、記憶装置１中のアクセスする番
地を指定するためのものである。

ポインタ生成回路５は、OR回路により構成されてお
り、バンク指定ポインタ３とオフセット指定ポインタ４
との組合せから、それらを対応するビット毎に論理和す
ることで、記憶装置１中のアクセスするワードの番地を
示すアクセスポインタ６を生成する。

バンク指定ポインタ３の上位ｎビットは、有効ビット
として、アクセスするバンク２の順序番号を表わし、下
位Ｎ−ｎビットは、無効ビットとして、常に“0"となる
ようにソフトウェアで管理される。オフセット指定ポイ
ンタ４の下位Ｎ−ｎビットは、バンク指定ポインタが指
定したバンク２内で、実際にアクセスするワードの位置
するオフセット値を表わし、上位ｎビットは、無効ビッ
トとして、常に“0"となるようにソフトウェアで管理さ
れる。

従って、バンク指定ポインタ３とオフセット指定ポイ
ンタ４を入力とする、ポインタ生成回路５が出力するア
クセスポインタ６は、その上位ｎビットはバンク指定ポ
インタ３の上位ｎビット、その下位Ｎ−ｎビットはオフ
セット指定ポインタ４の下位Ｎ−ｎビットを、それぞ
れ、値として持つことになる。

もちろん、バンク指定ポインタ３の有効ビットを下位
Ｎ−ｎビット、オフセット指定ポインタ４の有効ビット
を上位ｎビットとすることも可能である。この場合に
は、１つのバンク２に含まれるワードの番地は、2^N-n毎
になる。

また、バンク指定ポインタ３またはオフセット指定ポ
インタ４の代りに、本実施例における記憶装置１をアク
セスする命令処理装置の命令に含まれる値によって、ア
クセスするバンク２の順序番号、または、バンク内のア
クセスするワードのオフセット値を指定することも可能
である。

更に、本実施例の特殊な場合として、記憶装置１と命
令処理装置とを１つのLSIチップとして構成したマイク
ロプロセッサを実現することも可能である。

上記実施例によれば、ソフトウェアがバンク指定ポイ
ンタ３とオフセット指定ポインタ４との無効ビットを指
定し、管理することで、実際に実行するプログラムの特
性に応じて、バンク２のワード数を動的に決定できると
いう効果がある。

また、バンク指定ポインタ３とオフセット指定ポイン
タ４とが指定する、ワードの位置を示すアクセスポイン
タ６を生成するポインタ生成回路５は、簡単なOR回路の
みで構成できるという効果もある。

第２図は、第１図に示した以外のポインタ生成回路の
機構に関する概念を示すものである。第２図（ａ）にお
いて、バンク指定ポインタ3Aのビット幅はｎ＋ｍ、オフ
セット指定ポインタ4Aのビット幅はｍであり、これらは
ｍ＋ｎビットのアクセスポインタ6Aを生成するために用
いられる。

アクセスポインタ6Aの上位ｎビットの値は、バンク指
定ポインタ3Aの上位ｎビットの値を直接とり、また、下
位ｍビットの値は、バンク指定ポインタ3Aの下位ｍビッ
トとオフセット指定ポインタ4Aとを、OR回路で構成され
るポインタ生成回路５により、ビット毎に論理和をとっ
た値になっている。

ここで、バンク指定ポインタ3Aとオフセット指定ポイ
ンタ4Aとを入替えても、支障なく動作することは容易に
類推できることである。

第２図（ｂ）において、バンク指定ポインタ3Bのビッ
ト幅はｎ、オフセット指定ポインタ4Bのビット幅はｍ＋
ｎであり、これらは、ｍ＋ｎビットのアクセスポインタ
6Bを生成するのに用いられる。アクセスポインタ6Bの下
位ｍビットの値は、オフセット指定ポインタ4Bの下位ｍ
ビットの値を直接とり、また、上位ｎビットの値は、バ
ンク指定ポインタ3Bとオフセット指定ポインタ4Bの上位
ｎビットとを、OR回路で構成されるポインタ生成回路５
により、ビット毎に論理和をとった値になっている。

ここで、バンク指定ポインタ3Bとオフセット指定ポイ
ンタ4Bとを入替えても、支障なく動作することは容易に
類推できることである。

第２図（ｃ）において、バンク指定ポインタ3Cのビッ
ト幅はn₁＋ｍ、オフセット指定ポインタ4Cのビット幅は
ｍ＋n₂であり、これらはn₁＋ｍ＋n₂ビットのアクセスポ
インタ6Cを生成するのに用いられる。アクセスポインタ
6Cの上位n₁ビットは、バンク指定ポインタ3Cの上位n₁ビ
ットの値を直接とり、また、下位n₂ビットは、オフセッ
ト指定ポインタ4Cの下位n₂ビットの値を直接とる。アク
セスポインタ6Cの残りのｍビットは、バンク指定ポイン
タ3Cの下位ｍビットと、オフセット指定ポインタ4Cの上
位ｍビットとを、ビット毎にOR回路で構成されるポイン
タ生成回路５で論理和した値をとる。

ここで、バンク指定ポインタ3Cとオフセット指定ポイ
ンタ4Cとを入替えても、支障なく動作することは容易に
類推できることである。

第３図は、上で説明した本発明の概念を利用して、2^N
ワードの記憶装置１を用いて、スタックやキューに代表
される2^N-n−１ワードの記憶装置2Aで、それぞれが独立
に管理されるものを、2ⁿ個実現した実施例を示す図であ
る。

記憶装置指定ポインタ3Dは、2^N-n個の記憶装置の中か
ら１つを選択するものであり、その下位ｎビットの値
が、指定する記憶装置の順序番号を表わし、その上位Ｎ
−ｎビットは、無効ビットとして、常に“0"となるよ
う、ソフトウェアにより管理される。

ポインタレジスタ群4Dは、ポインタによってデータの
出し入れが管理される2^N-n個の記憶装置の、それぞれに
対応するポインタの集まりである。上記ポインタレジス
タ群4D内のそれぞれのポインタは、対応する記憶装置１
のデータの入力またはそれからの出力またはそれらの両
方を管理する。そのポインタの上位Ｎ−ｎビットの値
は、対応する記憶装置内のワード番号を示し、その下位
ｎビットは、無効ビットとして、常に“0"となるよう
に、ソフトウェアによって管理される。

従って、ポインタレジスタ群4D内のすべてのポインタ
は、常に2ⁿの倍数の値をとる。記憶装置１の中から、実
際にアクセスするワードを選択するアクセスポインタ6D
は、記憶装置指定ポインタ3Dと、それによって指定され
た記憶装置１に対して行う処理に対応するポインタレジ
スタ群4D内のポインタを入力とする、ポインタ生成回路
５によって生成される。

上述のアクセスポインタ6Dの下位ｎビットの値は、記
憶装置指定ポインタ3Dの下位ｎビットの値に、アクセス
ポインタ6Dの上位Ｎ−ｎビットの値は、ポインタレジス
タ群4D内のポインタで、そのときポインタ生成回路５に
入力されたものの上位Ｎ−ｎビットの値となっている。
また、すべての記憶装置の第ｉ番目のワードは、第ｉ番
目のフィールド群2Aに割付けられている。

加算器７は、データの出し入れを管理するポインタの
値を更新する働きを持つものである。定数入力９は、加
算器７がポインタの値をインクリメントまたはデクリメ
ントする際に、その増減幅を指定するものである。

通常、定数入力９には、2ⁿが値として入力される。キ
ャリー８は、Ｎビットの加算器７の最上位ビットである
第Ｎ−１ビットからのキャリーの伝播で、スタックオー
バーフロー，スタックアンダーフロー，リングバッファ
のラップアラウンド等の検出に用いる。

本実施例によれば、ソフトウェアが記憶装置指定ポイ
ンタ3Dと、ポインタレジスタ群4Dのそれぞれの無効ビッ
トを決めることで、独立に、データの出し入れが管理さ
れる記憶装置の数と、それらの各々が持つフィールド数
の比を、実行するプログラムの特性に応じて決定できる
という効果がある。

また、記憶装置に対して行うデータの出し入れの際生
じる可能性のあるオーバーフローは、すべての記憶装置
に対して一元的にポインタ演算の最上位ビットからのキ
ャリーの伝播によって検知できるという効果もある。

第４図は、前記バンク指定ポインタ3Eとオフセット指
定ポインタ4Eとの無効ビットの管理を支援するハードウ
ェアの概念図である。

12はマスク回路であり、バンク指定ポインタ3E,オフ
セット指定ポインタ4Eを、予めポインタフィールド指定
10により指定されたマスクパターンに従って、強制的に
“0"にする。

バンク指定ポインタ3Eは、選択するバンクの順序番号
そのままの値を保持している。シフタ回路11は、バンク
指定ポインタ3Eの値を、ポインタフィールド指定10がＮ
ビット幅のうち、上位ｎビットが有効ビットであること
指示している場合、シフタ回路11は、バンク指定ポイン
タ3Eの値をMSB方向にＮ−ｎビットシフトする。

ここで、バンク指定ポインタ3Eとオフセット指定ポイ
ンタ4Eとを入替えても、支障なく動作することは、容易
に類推できる。

本実施例によれば、マスク回路12を付加することで、
バンク指定ポインタ3Eとオフセット指定ポインタ4Eの無
効ビットを、常に“0"にするよう、ソフトウェアで管理
する必要がなく、また、無効ビットを用いて他の情報を
表現することが可能になるという効果がある。

一方、シフタ回路11を付加することにより、ポインタ
フィールド指定10を変更するだけで、バンクの数と、バ
ンクを構成するレジスタの数との比が、様々な場合に対
して、１つのプログラムによって対処できるように、プ
ログラムのモジュラリティの向上の効果がある。

第５図は、複数のバンク指定ポインタを用い、アクセ
スする記憶領域を指定する方式の一実施例として、２つ
のバンク指定ポインタを設け、一方をタスク専用バンク
群指定ポインタ13,他方をタスク内バンク指定ポインタ1
4として用いたものの概念図である。

上記タスク専用バンク群指定ポインタ13,タスク内バ
ンク指定ポインタ14およびオフセット指定ポインタ4F,
アクセスポインタ6Fの各々のビット幅は、n₁＋n₂＋n₃で
ある。上記アクセスポインタ6Fは、タスク専用バンク群
指定ポインタ13,タスク内バンク指定ポインタ14および
オフセット指定ポインタ4Fの各々を用いて、３入力OR回
路によって構成されるポインタ生成回路5Aが、これらの
各々の対応するビット毎に論理和することにより生成さ
れる。

上記タスク専用バンク群指定ポインタ13は、上位n₁ビ
ットを有効ビットとして、タスク毎に専用に割当てられ
たバンク群の順序番号を示し、他のビットは無効ビット
として、常に“0"となるよう、ソフトウェアで管理され
る。

また、タスク内バンク指定ポインタ14は、上位n₁ビッ
トの次のn₂ビットを有効ビットとして、タスク専用に割
当てられたバンク群の中での、アクセスするバンクの順
序番号を示し、他のビットは無効ビットとして、常に
“0"となるよう、ソフトウェアで管理される。

オフセット指定ポインタ4Fは、下位n₃ビットを有効ビ
ットとして、アクセスするワードのバンク内におけるオ
フセット値を示し、他のビットは無効ビットとして、常
に“0"となるよう、ソフトウェアで管理される。

以上述べた如く、アクセスポインタ6Fの上位n₁ビット
は、タスク専用バンク群指定ポインタ13の有効ビットの
値が、アクセスポインタ6Fの次のn₂ビットはタスク内バ
ンク指定ポインタ14の有効ビットの値が、アクセスポイ
ンタ6Fの下位n₃ビットは、オフセット指定ポインタ4Fの
有効ビットの値が、それぞれ、示されている。

本実施例によれば、複数のタスクの実行を同時に管理
する場合、タスクスイッチの際に必要となるレジスタの
退避，復帰の処理を行う代りに、タスク専用バンク群指
定ポインタ13の値を変更だけで良いので、実行効率を高
める効果がある。

本発明の好ましい実施態様としては、以下に述べる如
き態様が挙げられる。

（１）一次元的に番地付けられた記憶装置を、複数の
記憶領域に分けた記憶装置のアクセス機構において、前
記複数の領域に分けた記憶領域を指定するバンク指定ポ
インタの値と、当該記憶領域内の相対番地を指定するオ
フセット指定ポインタの値とを用いて、アクセスする記
憶領域の番地を指定するアクセスポインタの値を定める
ポインタ生成回路を設けたことを特徴とする記憶装置ア
クセス機構。

（２）第（１）項記載の記憶装置アクセス機構におい
て、バンク指定ポインタの値を２進表現したビットフィ
ールドの一部または全部と、オフセット指定ポインタの
値を２進表現したビットフィールドの一部または全部と
を、前記ポインタ生成回路に入力し、その出力をアクセ
スポインタの値とすることを特徴とする記憶装置アクセ
ス機構。

（３）第（２）項記載の記憶装置アクセス機構におい
て、アクセスポインタの２進表現したビットフィールド
を、前記ポインタ生成回路の出力とする部分と、バンク
指定ポインタのビットフィールドの一部または全部の値
とする部分、または、オフセット指定ポインタのビット
フィールドの一部または全部の値とする部分とに分けた
ことを特徴とする記憶装置アクセス機構。

（４）第（３）項記載の記憶装置アクセス機構におい
て、アクセスポインタのビットフィールドを、前記ポイ
ンタ生成回路の出力とする部分と、オフセット指定ポイ
ンタのビットフィールドの一部または全部の値とする部
分、および、バンク指定ポインタのビットフィールドの
一部または全部とする部分とに分けたことを特徴とする
記憶装置アクセス機構。

（５）第（１）項から第（４）項までに記載の記憶装
置アクセス機構において、アクセスする記憶領域を複数
のバンク指定ポインタを用いて指定し、それらのポイン
タの値と、オフセット指定ポインタの値とを用いて、ア
クセスする記憶装置の番地を指定するアクセスポインタ
の値を定め、該アクセスポインタの値を生成するポイン
タ生成回路を、多入力OR回路によった構成したことを特
徴とする記憶装置アクセス機構。

（６）第（５）項記載の記憶装置アクセス機構におい
て、２つのバンク指定ポインタを設け、１つをタスク専
用バンク群指定ポインタとし、１つをタスク内バンク指
定用ポインタとし、前記ポインタ生成回路を、３入力OR
回路によって構成したことを特徴とする記憶装置アクセ
ス機構。

（７）第（１）項から第（６）項までに記載の記憶装
置アクセス機構において、各ポインタの出力段をオープ
ンコレクタ出力とすることで、ポインタ生成回路を、複
数の入力線を１本の出力線に接続したワイヤードOR回路
として実現したことを特徴とする記憶装置アクセス機
構。

（８）第（１）項から第（７）項までに記載の記憶装
置アクセス機構において、バンク指定ポインタを複数設
けて、その中から実際にアクセスする記憶装置を指定す
るのに用いるバンク指定ポインタを選択する機能、また
は、オフセット指定ポインタを複数設けて、その中から
実際にアクセスする記憶装置の番地を指定するのに用い
るオフセット指定ポインタを選択する機能、を有する
か、または、これらの両機能を有することを特徴とする
記憶装置アクセス機構。

（９）第（１）項から第（８）項までに記載の記憶装
置アクセス機構において、前記記憶装置を命令処理装置
に含まれるレジスタ群とし、前記バンク指定ポインタを
レジスタバンク指定ポインタ、オフセット指定ポインタ
をレジスタオフセット指定ポインタ、アクセスポインタ
をレジスタアクセスポインタとして実現したことを特徴
とする記憶装置アクセス機構。

（10）第（１）項から第（９）項までに記載の記憶装
置アクセス機構において、Ｎビット幅のレジスタバンク
指定ポインタの、上位ｎビットを有効ビットとして、レ
ジスタ群上のバンクを指定し、Ｎビット幅のレジスタオ
フセット指定ポインタの、下位Ｎ−ｎビットを有効ビッ
トとして、レジスタバンク内のオフセットを指定し、上
記有効ビット以外を“0"とするようにソフトウェアで管
理し、２つのポインタを論理和した値をレジスタアクセ
スポインタの値とすることを特徴とする記憶装置アクセ
ス機構。

（11）第（10）項記載の記憶装置アクセス機構におい
て、レジスタバンク指定ポインタの有効ビットを下位ｎ
ビットとし、レジスタオフセット指定ポインタの有効ビ
ットを上位Ｎ−ｎビットとすることを特徴とする記憶装
置アクセス機構。

（12）第（10）項および第（11）項記載の記憶装置ア
クセス機構を用いて、各レジスタバンク毎にスタック等
の、ポインタによってデータの出し入れを管理する記憶
領域を実現し、それぞれの記憶領域に対してデータの出
し入れを管理するポインタを設け、前記レジスタバンク
指定ポインタの値に従って、アクセスされる記憶領域に
対応するポインタを選択し、該ポインタを、レジスタオ
フセット指定ポインタとして、前記レジスタバンク指定
ポインタとともに、前記ポインタ生成回路に入力するこ
とを特徴とする記憶装置アクセス機構。

（13）第（12）項記載の記憶装置アクセス機構におい
て、ポインタによってデータの出し入れを管理する各々
の記憶領域のオーバーフローを、バンク内オヌセットと
してポインタ生成回路に入力される前記ポインタの演算
の際におけるキャリーの伝播によって検出することを特
徴とする記憶装置アクセス機構。

〔発明の効果〕

以上述べた如く、本発明によれば、一次元的に番地付
けられた記憶領域を、複数の領域に分けた記憶装置のア
クセス機構において、上記複数の領域に分けた記憶領域
を指定する第一の指定ポインタの値と、上記記憶領域内
の相対番地を指定する第二の指定ポインタの値とを用い
て、アクセスする記憶領域の番地を指定するアクセスポ
インタの値を定めるアクセスポインタ生成手段を設けた
ので、上記複数の領域に分けられた記憶領域のアクセス
に有効なアクセス機構を実現できるという効果を奏する
ものである。

また、上記記憶領域の大きさと数とをソフトウェアに
より指定することを可能とし、しかも、各々の領域を用
いて、オーバーフロー検出機構を持つスタック等の、ポ
インタによりデータの出し入れが管理される複数の記憶
装置を効率良く実現できるという顕著な効果を奏するも
のである。

【図面の簡単な説明】

第１図は本発明の概念を示す図、第２図（ａ）〜（ｃ）
はポインタ生成回路の他の構成方法を示す概念図、第３
図は本発明の実施例としての記憶装置の構成図、第４図
は本発明の他の実施例の要部を示す構成図、第５図は本
発明の更に他の実施例の要部を示す構成図である。 1:記憶装置、2,2A:バンク、3,3A〜3E:バンク指定ポイン
タ、4,4A〜4F:オフセット指定ポインタ、5,5A:ポインタ
生成回路、６〜6F:アクセスポインタ、7:加算器、8:キ
ャリー、11:シフタ回路、12:マスク回路、13:タスク専
用バンク群指定ポインタ、14:タスク内バンク指定ポイ
ンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者迫田行介川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (56)参考文献特開昭61−58043（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】一次元的に番地付けられた記憶領域を複数
の領域に分け、該複数の領域に分けた記憶領域を指定す
る第一の指定ポインタの値と、前記記憶領域内の相対番
地を指定する第二の指定ポインタの値とを用いて、アク
セスする記憶領域の番地を指定するアクセスポインタの
値を定めるポインタ生成手段を有する記憶装置アクセス
機構であって、前記第一の指定ポインタをＮビット幅と
し、該Ｎビット幅の第一の指定ポインタの上位ｎビット
を有効ビットとし、前記第二の指定ポインタをＮビット
幅とし、該Ｎビット幅の第二の指定ポインタの下位Ｎ−
ｎビットを有効ビットとするか、前記Ｎビット幅の第一
の指定ポインタの下位ｎビットを有効ビットとし、前記
Ｎビット幅の第二の指定ポインタの上位Ｎ−ｎビットを
有効ビットとし、前記各有効ビット以外のビットを“0"
とする如く、ソフトウェアにより管理することを特徴と
する記憶装置アクセス機構。
【請求項２】記憶装置を構成する、命令処理装置に含ま
れる一次元的に番地付けられたレジスタ群を複数のレジ
スタバンクに分け、該複数のレジスタバンクに分けたレ
ジスタ群を指定する第一の指定ポインタの値と、前記レ
ジスタ群内の相対番地を指定する第二の指定ポインタの
値とを用いて、アクセスするレジスタの番地を指定する
アクセスポインタの値を定めるポインタ生成手段を有す
る記憶装置アクセス機構であって、前記第一の指定ポイ
ンタをＮビット幅とし、該Ｎビット幅の第一の指定ポイ
ンタの上位ｎビットを有効ビットとし、前記第二の指定
ポインタをＮビット幅とし、該Ｎビット幅の第二の指定
ポインタの下位Ｎ−ｎビットを有効ビットとするか、前
記Ｎビット幅の第一の指定ポインタの下位ｎビットを有
効ビットとし、前記Ｎビット幅の第二の指定ポインタの
上位Ｎ−ｎビットを有効ビットとし、前記各有効ビット
以外のビットを“0"とする如く、ソフトウェアにより管
理することを特徴とする記憶装置アクセス機構。
【請求項３】前記複数のレジスタバンクに対応して設け
られたデータ管理領域におけるデータのオーバーフロー
を、前記レジスタバンク内オフセットとして前記ポイン
タ生成手段に入力されるポインタの演算の際におけるキ
ャリーの伝播によって検出することを特徴とする特許請
求の範囲第２項記載の記憶装置アクセス機構。