JP2518333B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP2518333B2 JP2518333B2 JP63009498A JP949888A JP2518333B2 JP 2518333 B2 JP2518333 B2 JP 2518333B2 JP 63009498 A JP63009498 A JP 63009498A JP 949888 A JP949888 A JP 949888A JP 2518333 B2 JP2518333 B2 JP 2518333B2
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- circuit
- check
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置に係わり、特に１ビットエラー訂
正/2ビットエラー検出機能を有し、診断時に誤り訂正コ
ードを用いて部分書込動作を可能とする記憶装置に関す
る。
正/2ビットエラー検出機能を有し、診断時に誤り訂正コ
ードを用いて部分書込動作を可能とする記憶装置に関す
る。
この種の記憶装置は、誤り検出訂正（以下ECCと呼
ぶ。）機構により、１ビットエラーを訂正し、２ビット
エラーを検出する能力を有している。すなわち、演算処
理装置や入出力処理装置などの要求装置からのデータの
書き込み、読み出しおよび部分書き込みは、メモリセル
からデータとチェックビットを読み出し、１ビットエラ
ーがあるときは誤り訂正回路でこれを訂正することによ
り実施していた。しかしながら、要求装置から部分書き
込みを行う場合、例えば必要なバイトだけを記憶装置に
書き込もうとするときは、次のような問題があった。す
なわち、全バイトの書込動作以前に部分書き込みを行う
と、データが部分的なので、２ビットエラーが検出され
る。このように２ビットエラーが検出されると、従来の
記憶装置では以後の書込動作が禁止され、したがって部
分書込動作は実行されなかった。
ぶ。）機構により、１ビットエラーを訂正し、２ビット
エラーを検出する能力を有している。すなわち、演算処
理装置や入出力処理装置などの要求装置からのデータの
書き込み、読み出しおよび部分書き込みは、メモリセル
からデータとチェックビットを読み出し、１ビットエラ
ーがあるときは誤り訂正回路でこれを訂正することによ
り実施していた。しかしながら、要求装置から部分書き
込みを行う場合、例えば必要なバイトだけを記憶装置に
書き込もうとするときは、次のような問題があった。す
なわち、全バイトの書込動作以前に部分書き込みを行う
と、データが部分的なので、２ビットエラーが検出され
る。このように２ビットエラーが検出されると、従来の
記憶装置では以後の書込動作が禁止され、したがって部
分書込動作は実行されなかった。
このように、従来の記憶装置では部分書込動作をいき
なり実施することができず、１度全バイトを書き込んだ
後でなければならないという問題があった。このため、
システム立ち上げ時に余分な時間がかかるという欠点が
生じた。
なり実施することができず、１度全バイトを書き込んだ
後でなければならないという問題があった。このため、
システム立ち上げ時に余分な時間がかかるという欠点が
生じた。
そこで本発明の目的は、全バイトの書き込みを予め行
わなくても部分書き込みが可能な記憶装置を提供するこ
とにある。
わなくても部分書き込みが可能な記憶装置を提供するこ
とにある。
本発明の記憶装置は、データとこのデータのチェック
ビットとを記憶するメモリマトリックス回路と、第１お
よび第２の状態のいずれかに設定されるモードレジスタ
と、このモードレジスタが前記第１の状態に設定されて
いるときには前記メモリマトリクス回路から読み出され
たデータおよびチェックビットを出力し前記モードレジ
スタが前記第２の状態に設定されているときにはECCコ
ードに合わせたデータおよびチェックビットを選択する
セレクタと、このセレクタによって選択されたデータお
よびチェックビットのエラーを検出または訂正する検出
訂正回路と、この検出訂正回路から出力されたデータと
部分書き込みデータとをマージするマージ回路と、この
マージ回路によってマージされたデータのチェックビッ
トを生成するチェックビット発生回路と、前記マージ回
路によってマージされたデータと前記チェックビット発
生回路によって生成されたチェックビットとを前記メモ
リマトリクス回路に書き込む手段とを含む。
ビットとを記憶するメモリマトリックス回路と、第１お
よび第２の状態のいずれかに設定されるモードレジスタ
と、このモードレジスタが前記第１の状態に設定されて
いるときには前記メモリマトリクス回路から読み出され
たデータおよびチェックビットを出力し前記モードレジ
スタが前記第２の状態に設定されているときにはECCコ
ードに合わせたデータおよびチェックビットを選択する
セレクタと、このセレクタによって選択されたデータお
よびチェックビットのエラーを検出または訂正する検出
訂正回路と、この検出訂正回路から出力されたデータと
部分書き込みデータとをマージするマージ回路と、この
マージ回路によってマージされたデータのチェックビッ
トを生成するチェックビット発生回路と、前記マージ回
路によってマージされたデータと前記チェックビット発
生回路によって生成されたチェックビットとを前記メモ
リマトリクス回路に書き込む手段とを含む。
以下実施例につき本発明を詳細に説明する。
第１図は本実施例の記憶装置を示すブロック図であ
る。
る。
入出力装置などの図示しない要求装置から部分書込命
令があると、メモリマトリックス回路11からデータおよ
びチェックビット12が読み出される。読み出されたデー
タおよびチェックビット12は、セレクタ13およびレジス
タ14を介し、読出データ15としてシンドローム生成回路
16に送出される。ここで、１ビットエラーまたは２ビッ
トエラーが検出される。１ビットエラーのときは、デコ
ーダ18、訂正回路19により訂正されて訂正データ20にな
る。このようにして、読み出されたデータおよびチェッ
クビット12に誤りがないか、または訂正されると、レジ
スタ22を介して、再書込データ26としてセレクタ27に転
送される。セレクタ27は、この再書込データ26を、図示
しない要求装置から書込データ30としてレジスタ31を介
して与えられた要求装置からのデータ33とマージする。
このようにしてマージされたデータ35はチェックビット
発生回路36で発生されたチェックビット37と共に書込デ
ータとしてメモリマトリックス回路11に書き込まれる。
一方、２ビットエラーのときは、上記とは異なり、以後
の動作は禁止され、その旨が禁止信号40として図示しな
い要求装置に報告される。このように、部分書込動作
が、全バイト書込動作以前に実施されると、２ビットエ
ラーが検出され、その動作は実行されない。
令があると、メモリマトリックス回路11からデータおよ
びチェックビット12が読み出される。読み出されたデー
タおよびチェックビット12は、セレクタ13およびレジス
タ14を介し、読出データ15としてシンドローム生成回路
16に送出される。ここで、１ビットエラーまたは２ビッ
トエラーが検出される。１ビットエラーのときは、デコ
ーダ18、訂正回路19により訂正されて訂正データ20にな
る。このようにして、読み出されたデータおよびチェッ
クビット12に誤りがないか、または訂正されると、レジ
スタ22を介して、再書込データ26としてセレクタ27に転
送される。セレクタ27は、この再書込データ26を、図示
しない要求装置から書込データ30としてレジスタ31を介
して与えられた要求装置からのデータ33とマージする。
このようにしてマージされたデータ35はチェックビット
発生回路36で発生されたチェックビット37と共に書込デ
ータとしてメモリマトリックス回路11に書き込まれる。
一方、２ビットエラーのときは、上記とは異なり、以後
の動作は禁止され、その旨が禁止信号40として図示しな
い要求装置に報告される。このように、部分書込動作
が、全バイト書込動作以前に実施されると、２ビットエ
ラーが検出され、その動作は実行されない。
そこで、部分書込動作を全バイト書込動作以前でも実
行できるようにするため、次のように工夫する。すなわ
ち、モードレジスタ43を設けてセレクタ13に接続する。
モードレジスタ43を論理「１」に設定すると、この設定
がセレクタ13に通知される。セレクタ13は、モードレジ
スタ43の設定に応じて、メモリマトリックス回路11から
のデータおよびチェックビット12と、上記ECCコードに
合わせたデータおよびチェックビット46のいずれか一方
を選択する。モードレジスタ43が論理「１」に設定され
ているとき、セレクタ13は後者を選択する。したがっ
て、現在の場合は後者が選択される。このように、部分
書込に際しては、モードレジスタ43とセレクタ13を用い
て、ECCコードに合わせたデータおよびチェックビット4
6をシンドローム生成回路16に送出するようにすれば、
ハード障害がない限りエラーは検出されず、部分書込動
作が可能になる。その後、このデータおよびチェックビ
ット46は、レジスタ22を介して再書込データ48としてセ
レクタ27に送出される。そして、セレクタ27は、図示し
ない要求装置からの書込データ33とこのレジスタ22から
の再書込データ48とをマージする。マージされたデータ
49はチェックビット発生回路36からのチェックビットと
共にメモリマトリックス回路11に書き込まれる。
行できるようにするため、次のように工夫する。すなわ
ち、モードレジスタ43を設けてセレクタ13に接続する。
モードレジスタ43を論理「１」に設定すると、この設定
がセレクタ13に通知される。セレクタ13は、モードレジ
スタ43の設定に応じて、メモリマトリックス回路11から
のデータおよびチェックビット12と、上記ECCコードに
合わせたデータおよびチェックビット46のいずれか一方
を選択する。モードレジスタ43が論理「１」に設定され
ているとき、セレクタ13は後者を選択する。したがっ
て、現在の場合は後者が選択される。このように、部分
書込に際しては、モードレジスタ43とセレクタ13を用い
て、ECCコードに合わせたデータおよびチェックビット4
6をシンドローム生成回路16に送出するようにすれば、
ハード障害がない限りエラーは検出されず、部分書込動
作が可能になる。その後、このデータおよびチェックビ
ット46は、レジスタ22を介して再書込データ48としてセ
レクタ27に送出される。そして、セレクタ27は、図示し
ない要求装置からの書込データ33とこのレジスタ22から
の再書込データ48とをマージする。マージされたデータ
49はチェックビット発生回路36からのチェックビットと
共にメモリマトリックス回路11に書き込まれる。
ここで、第２図をみると、上記のセレクタ13にECCコ
ードに合わせたデータおよびチェックビット46を送ると
きに用いられるECCコードの一例が示してある。この例
では、データ49はd1……d32の配列で構成される。この
データ49は、第１バイト52（データd1……d8）、第２バ
イト53（データd9……d16）、第３バイト54（データd17
……d24）、第４バイト55（d25……d32）の４バイトか
らなる。また、それぞれのバイトはb1……b8のビット57
で構成される。本実施例で用いるシンドローム60はs1〜
s6で構成され、図示のような１、０のパターンを有する
（０は略してある）。チェックビット62はc1〜c7で構成
され、シンドローム60のs1〜s7にそれぞれ対応してい
る。このように、シンドローム60が与えられ、データ49
のd1……d32が与えられれば、チェックビット62のc1〜c
7を具体的に求めることができる。例えば、簡単のた
め、データ49（d1……d32）を全て論理０とすると、次
に説明するようにチェックビット62（c1〜c7）も論理０
となる。つまり、すでに与えた説明のとおり、セレクタ
13はECCコードに合わせたデータおよびチェックビット
として、全て論理０のデータ49（d1……d32）と、同様
に全て論理０のチェックビット62（c1〜c7）を選択する
ことになる。
ードに合わせたデータおよびチェックビット46を送ると
きに用いられるECCコードの一例が示してある。この例
では、データ49はd1……d32の配列で構成される。この
データ49は、第１バイト52（データd1……d8）、第２バ
イト53（データd9……d16）、第３バイト54（データd17
……d24）、第４バイト55（d25……d32）の４バイトか
らなる。また、それぞれのバイトはb1……b8のビット57
で構成される。本実施例で用いるシンドローム60はs1〜
s6で構成され、図示のような１、０のパターンを有する
（０は略してある）。チェックビット62はc1〜c7で構成
され、シンドローム60のs1〜s7にそれぞれ対応してい
る。このように、シンドローム60が与えられ、データ49
のd1……d32が与えられれば、チェックビット62のc1〜c
7を具体的に求めることができる。例えば、簡単のた
め、データ49（d1……d32）を全て論理０とすると、次
に説明するようにチェックビット62（c1〜c7）も論理０
となる。つまり、すでに与えた説明のとおり、セレクタ
13はECCコードに合わせたデータおよびチェックビット
として、全て論理０のデータ49（d1……d32）と、同様
に全て論理０のチェックビット62（c1〜c7）を選択する
ことになる。
ここで、ECCコードのシンドロームが与えられたとき
のチェックビットの求め方を簡単に説明しておく。
のチェックビットの求め方を簡単に説明しておく。
一般に、パリティチェックにおいて、データ（情報）
ビット数ｋ、チェックビット数をｍとする。データビッ
トとチェックビットを含む符号語1u＝（x1,x2,……）
（k,）（ｋ＋1,……）（ｎ）（但し、ｎ＝ｋ＋ｍ）の満
たすべきパリティチェック方程式は となる。係数hij（ｉ＝1,……,m,j＝1,……,n）は全て
０か１で、行列の形で表わした はパリティチェック行列と呼ばれる、始めの方式を行列
で書き直すと、 w1HT＝（0,0,……０）＝０ ……（３） となる（1HTは1Hの転置行列）。ここで、第ｉ要素だけ
１であるような誤りベクトルciに対するシンドローム
ｓ′ｉは ｓ′ｉ＝（h1i,h2i,……,hmi） ……（４） として与えられる。ここでｉを１から39まで変えれば、
現在の場合のシンドロームパターンが得られる。すなわ
ち、（１）式で、ｋ＝32、ｍ＝７とすると となる。（５）式のそれぞれの方程式のｈの配列に第２
図のシンドローム60のs1〜s7のそれぞれの１、０の値を
対応させると、 となる。
ビット数ｋ、チェックビット数をｍとする。データビッ
トとチェックビットを含む符号語1u＝（x1,x2,……）
（k,）（ｋ＋1,……）（ｎ）（但し、ｎ＝ｋ＋ｍ）の満
たすべきパリティチェック方程式は となる。係数hij（ｉ＝1,……,m,j＝1,……,n）は全て
０か１で、行列の形で表わした はパリティチェック行列と呼ばれる、始めの方式を行列
で書き直すと、 w1HT＝（0,0,……０）＝０ ……（３） となる（1HTは1Hの転置行列）。ここで、第ｉ要素だけ
１であるような誤りベクトルciに対するシンドローム
ｓ′ｉは ｓ′ｉ＝（h1i,h2i,……,hmi） ……（４） として与えられる。ここでｉを１から39まで変えれば、
現在の場合のシンドロームパターンが得られる。すなわ
ち、（１）式で、ｋ＝32、ｍ＝７とすると となる。（５）式のそれぞれの方程式のｈの配列に第２
図のシンドローム60のs1〜s7のそれぞれの１、０の値を
対応させると、 となる。
x1〜x32データ49のd1〜d32に、x33〜x39はチェックビ
ット62のc1〜c7に対応している。これからデータ値を具
体的に代入すればチェックビットが求まる。部分バイト
に対しても、同様にチェックビットが求まるのはもちろ
んである。
ット62のc1〜c7に対応している。これからデータ値を具
体的に代入すればチェックビットが求まる。部分バイト
に対しても、同様にチェックビットが求まるのはもちろ
んである。
このように、本発明の記憶装置は、モードレジスタを
セットして、ECCコードに合わせたデータおよびチェッ
クビットを選択することにより、全バイトの書込動作を
行わずに、初めから部分書込動作を実施することができ
る。このため、システム立ち上げ時などにおける実行時
間を短縮できる効果がある。また、読出動作時にも、モ
ードレジスタをセットすることにより、シンドローム生
成回路のチェックができる効果がある。
セットして、ECCコードに合わせたデータおよびチェッ
クビットを選択することにより、全バイトの書込動作を
行わずに、初めから部分書込動作を実施することができ
る。このため、システム立ち上げ時などにおける実行時
間を短縮できる効果がある。また、読出動作時にも、モ
ードレジスタをセットすることにより、シンドローム生
成回路のチェックができる効果がある。
第１図は本発明による記憶装置の一実施例を示すブロッ
ク図、第２図はこの実施例に用いられるECCコードの一
例を示す図である。 11……メモリマトリックス回路、 13……セレクタ、 19……訂正回路、 43……モードレジスタ。
ク図、第２図はこの実施例に用いられるECCコードの一
例を示す図である。 11……メモリマトリックス回路、 13……セレクタ、 19……訂正回路、 43……モードレジスタ。
Claims (1)
- 【請求項１】データとこのデータのチェックビットとを
記憶するメモリマトリックス回路と、 第１および第２の状態のいずれかに設定されるモードレ
ジスタと、 このモードレジスタが前記第１の状態に設定されている
ときには前記メモリマトリクス回路から読み出されたデ
ータおよびチェックビットを出力し、前記モードレジス
タが前記第２の状態に設定されているときにはECCコー
ドに合わせたデータおよびチェックビットを選択するセ
レクタと、 このセレクタによって選択されたデータおよびチェック
ビットのエラーを検出または訂正する検出訂正回路と、 この検出訂正回路から出力されたデータと部分書き込み
データとをマージするマージ回路と、 このマージ回路によってマージされたデータのチェック
ビットを生成するチェックビット発生回路と、 前記マージ回路によってマージされたデータと前記チェ
ックビット発生回路によって生成されたチェックビット
とを前記メモリマトリクス回路に書き込む手段とを含む
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009498A JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009498A JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185753A JPH01185753A (ja) | 1989-07-25 |
| JP2518333B2 true JP2518333B2 (ja) | 1996-07-24 |
Family
ID=11721900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009498A Expired - Fee Related JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518333B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2169555A4 (en) | 2007-06-20 | 2011-01-05 | Fujitsu Ltd | CACHE CONTROL, CACHE CONTROL PROCEDURE AND CACHE CONTROL PROGRAM |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190241A (ja) * | 1984-10-08 | 1986-05-08 | Nec Corp | 読出し制御回路 |
| JPS61123950A (ja) * | 1984-11-07 | 1986-06-11 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS62187350U (ja) * | 1986-05-16 | 1987-11-28 |
-
1988
- 1988-01-21 JP JP63009498A patent/JP2518333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185753A (ja) | 1989-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |