JP2515559B2

JP2515559B2 - 液晶表示パネルの駆動方法

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Publication number: JP2515559B2
Application number: JP62240324A
Authority: JP
Inventors: 勝安居
Original assignee: Hosiden Corp
Current assignee: Hosiden Corp
Priority date: 1987-09-24
Filing date: 1987-09-24
Publication date: 1996-07-10
Anticipated expiration: 2011-07-10
Also published as: JPS6481996A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は液晶カラーテレビ等に用いられる液晶表示
パネルの駆動方法に関する。

「従来の技術」液晶表示パネル１を駆動するための駆動回路にはテレ
ビ受像機内の他の回路より、第５図に示すように、映像
信号、即ち、赤色信号V_R、緑色信号V_G、青色信号V_B、が
それぞれ端子2R,2G,2Bに与えられ、また水平ドットクロ
ックCP、水平同期信号H_S、垂直同期信号V_Sがそれぞれ入
力端子3,4,5に与えられる。映像信号V_R,V_G,V_Bはアナロ
グマルチプレクサ６において、各行毎に液晶表示パネル
の各行の画素（ピクセル）の色配列順序に合致するよう
な順序に並べ換えられて、信号線l_x,l_y,l_zに送出され
る。即ち、表示パネル１の色画素配列が例えば第６図に
示すようなダイアゴナル色配列であるとすれば、表示パ
ネル１の第１行を駆動すべき映像信号がアナログマルチ
プレクサ６に入力した場合には、信号線l_x,l_y,l_zにはそ
れぞれ映像信号V_R,V_G,V_Bが出力され、第２行を駆動すべ
き映像信号の場合には、それぞれ、映像信号V_B,V_R,V_Gが
出力される。１水平期間分（１行分）のこれらの映像信
号がソースドライバ８内のサンプルホールド回路（図示
せず）に左端より、例えばV_R,V_G,V_B,V_R,V_G,V_B…の順序
で記憶された後、ゲートドライバ９によって、ゲート駆
動線10iの１つが順次選択駆動されると共に、ソースド
ライバ８より上記１行分の映像信号が一斉にソース駆動
線11₁〜11_nに出力され、サンプルホールドされていた映
像信号がｉ行のピクセルに転送されて表示される。この
ようにして、１行分の映像信号が順次表示されて１フィ
ールドの画面が構成される。

ところでテレビジョン方式では画面を分解及び組立て
るための走査は、NTSC方式を例にとると、第７図に示す
ように、まず、走査線１−１′,3−３′,5−５′，…52
5-525′のように１行空けて走査し、次に走査線０−
０′,2−２′,4−４′，…524-524′が最初の走査線の
間に入るように走査する。つまり２回の垂直走査によっ
て画面全体の走査が完了する。このような走査は飛越走
査（インターレーススキャンニング）と言われる。ま
た、この飛越走査による１回の垂直走査をフィールド走
査といい、２回のフィールド走査による完全な走査をフ
レーム走査といっている。飛越走査を行う理由は１フィ
ールドの走査時間を短くすることにより、画面のちらつ
きを少くするためである。上記２回のフィールド走査の
第１の走査は奇数フィールド走査、第２の走査は偶数フ
ィールド走査と言われる。

従来のインターレース方式に対する対処法（ａ）液晶表示パネルの表示行数を半減して、奇数フィ
ールドの第ｉ行の信号と偶数フィールドの第ｉ行の信号
を共に表示パネルの同じ行に表示する方法が行われてい
る。その際表示する映像信号の色配列は表示パネルの各
行毎の画素の色配列順序に合致させることは勿論であ
る。液晶表示素子は寿命の点で直流駆動ができないの
で、フィールド毎に液晶に印加する映像信号の極性を反
転させる。従って交流駆動の周期は33.3mS（30Hz相当）
である。

（ｂ）液晶パネル駆動装置に、第８図に示すように、１
行分のラインメモリ20a,20bを並列的に設置し、奇数フ
ィールドの第ｋ行の映像信号をラインメモリ20aにスト
アし、次に奇数フィールドの第ｋ＋１行の映像信号をラ
インメモリ20bにストアし、その間に、先にラインメモ
リ20aにストアした第ｋ行分の映像信号を倍速にて２回
読出して、表示パネルの第１行と第２行とに、それぞれ
の行の色配列に合致するように表示する。同様に奇数フ
ィールドの第ｋ＋２行の映像信号はラインメモリ20aに
ストアされ、その間に、先にストアしたラインメモリ20
bの奇数フィールドの第ｋ＋１行の映像信号を倍速にて
２回読出して、表示パネルの第３行と第４行とに、それ
ぞれの行の色配列に合致するように表示する。

以下同様にして、第９図に示すように一方のメモリに
映像信号をストアしている間に、前の水平時間に他方の
メモリにストアされた映像信号が２回読出されて、表示
パネルの２行分に表示される。この方式はダブルスキャ
ン方式と言われる。ラインメモリ20a,20bは16階調のア
ナログ色信号を表わす２進４桁又はそれ以上のディジタ
ル信号をストアできるようになっている。従ってメモリ
の前段にA/Dコンバータ21、後段にD/Aコンバータ22が設
置される。

このようにして奇数フィールドの第ｋ行、第ｋ＋１
行、…の映像信号は表示パネルの、第１行と第２行、第
３行と第４行、…と順次表示される。

偶数フィールドにおいては偶数フィールドの第ｋ行の
映像信号は第１行に表示され、第ｋ＋1,第ｋ＋2,…の映
像信号は第２行と第３行、第４行と第５行、…に表示さ
れる。同じ１行分の映像信号を表示するのに２つの行を
組合せるのをペアリングと言う。偶数フィールドでは奇
数フィールドの表示に対して、１行分上方にずらされて
表示される。これは第７図に示したインターレース方式
を考慮したものである。このような表示方式は擬似イン
ターレース方式と呼ばれる。

この場合も交流駆動のために、フィールド毎に駆動信
号の極性を反転させる。従って交流駆動の周期は33.3mS
（30Hz相当）となる。

（ｃ）液晶表示パネルにおいてもCRTテレビと同様に、
奇数フィールドで表示パネルの第２行、第４行、第６
行、…と１行飛越して順次表示し、偶数フィールドで表
示パネルの第１行、第３行、第５行、…と順次表示する
方法が考えられる。つまりCRTテレビのインターレース
方式をそのまま採り、２フィールドで１フレームを構成
する。この場合も交流駆動する必要があるが、（ｂ）の
ようにフィールド毎に駆動信号の極性を反転してもこん
どの場合は、奇数行は毎回同じ極性で駆動され、偶数行
は毎回それと反対の極性で駆動されるため交流化になら
ない。このため１フレーム（奇数フィールドと偶数フィ
ールドで１フレームを構成する）毎に駆動信号の極性を
反転させるようにする。従って交流化の周期は66.6mS
（15Hz相当）となる。

「発明が解決しようとする問題点」表示パネルの行数を半減して、奇数フィールドでも偶
数フィールドでも、同じ行に表示する上記（ａ）の方法
は６インチ程度以下の超小形な液晶表示パネルには有効
であるが、画面が大形になると画面の垂直方向の分解能
が低くなり画質が低下する。

映像信号をストアする１組のラインメモリを設け、ダ
ブルスキャン方式で、かつ擬似インターレース方式を採
る上記（ｂ）の方法は、１水平時間にラインメモリより
直列にデータを２回読出さねばならず、その読出す速度
は水平ドットクロック速度の２倍となり、例えば数MHz
から10数MHzと言うように極めて高速となり、ラインメ
モリをはじめ、D/Aコンバータ、アナログマルチプレク
サ、ソースドライバ等の表示パネル駆動回路に高速処理
回路が必要となり、また、A/Dコンバータ、D/Aコンバー
タなどの回路が増え、表示パネル駆動装置が高価となる
難点がある。

また現行CRT TVと同様なインターレース方式を用い、
２フィールドで１フレームを構成し、フレーム毎に駆動
信号の極性を反転させて交流駆動する上記（ｃ）の方法
は表示画面にフリッカが生ずる欠点がある。その原因と
しては、交流駆動とは言っても各画素に対して正方向駆
動と次の負方向駆動とでその大きさを完全に等しくする
ことは不可能でアンバランス分が存在すること等の交流
化誤差が存在し、交流化の周期が66.6mSと言うように長
くなるとその誤差が大きくなって、フリッカが現れるも
のと考えられている。このフリッカは表示パネルの性能
のみで克服するのは困難である。

この発明の目的は、上記の従来の欠点を除去して、表
示パネルの行数を減少させて分解能を低下させることな
く、また１組のラインメモリを用いる方式のような高速
処理回路を必要としないで、しかも交流化周期が長くな
らず、フリッカを発生する恐れのない液晶表示パネルの
駆動方法を提供するにある。

「問題点を解決するための手段」この発明の駆動方法により駆動される液晶表示パネル
は従来の技術で述べたものと同様に、複数のソース駆動
線と複数のゲート駆動線とが交差して形成され、１本の
ソース駆動線と１本のゲート駆動線とを駆動すると、そ
のソース駆動線及びゲート駆動線の交差点における色素
子が駆動される。

この発明の駆動方法によれば、上記ソース駆動線の一
端に、そのソース駆動線を駆動する映像信号が記憶され
る第１、第２記憶装置が並列に接続され、上記ソース駆
動線の他端に、そのソース駆動線を駆動する映像信号が
記憶される第３、第４記憶装置が並列に接続される。テ
レビジョン信号の１水平期間中に上記ソース駆動線は上
記第１乃至第４の記憶装置のうちの任意の２個を組合せ
た第１組の記憶装置により、交互に駆動され、次の１水
平期間中に残りの２個の記憶装置よりなる第２組の記憶
装置により交互に駆動される。また上記ゲート駆動線は
半水平期間ごとに順次１本ずつ駆動される。上記第１組
の記憶装置による駆動中に、上記第２組の記憶装置に１
水平期間の映像信号を記憶され、上記第２組の記憶装置
による駆動中に上記第１組の記憶装置に１水平期間の映
像信号が記憶される。上記第１、乃至第４記憶装置の映
像信号の記憶は、その各ソース駆動線に対する色配列が
次の１水平期間の前半に表示しようとする表示パネルの
行と、その後半に表示しようとする行の上記色素子の色
配列に合致する色配列となるようにされる。

「実施例」この発明の駆動方法を第１図の駆動装置及び第２図の
タイミングチャートを参照して説明する。第１図には第
５図と対応する部分には同じ符号を付してある。説明を
簡単化するために、カラーテレビジョン方式はNTSC方式
であり、また液晶表示パネルはダイアゴナル色配列であ
るものとしよう。

第１図に示すように、液晶表示パネル１のソースの駆
動線11₁〜11_nの一端はパネルの端部1aより外部に導出さ
れ、またそれらソース駆動線の他端は端部1b（端部1aと
対向する）より外部に導出される。端部1aより導出され
たソース駆動線11₁〜11_nはソースドライバ8uにより駆動
され、端部1bより導出されたソース駆動線11₁〜11_nはソ
ースドライバ8lにより駆動される。ゲート駆動線10₁〜1
0_mはゲートドライバ９により駆動される。ソースドライ
バ8u,8lは制御回路30により制御されると共に制御回路3
0を介して映像信号が供給される。またゲートドライバ
９も制御回路30により制御される。制御回路30にはテレ
ビ受像機内の他の回路より水平ドットクロック、各種同
期信号、映像信号等が供給される。

ソースドライバ8uにはｎ段のシフトレジスタ31uが設
けられ、第１段、第２段、第３段…の各出力パルスによ
りそれぞれオン，オフ制御されるスイッチS₁₁,S₁₂，…S
_1n（第１スイッチ手段と言う）及び、スイッチS₂₁,
S₂₂，…S_2n（第２スイッチ手段と言う）が設けられる。
映像信号が供給される６本の信号線l_A〜l_Fが表示パネル
のゲート駆動線に沿って設けられる。信号線l_Aには第１
スイッチ手段のスイッチS₁₁,S₁₄,S₁₇，…の一端が接続
され、信号線l_BにはスイッチS₁₂,S₁₅,S₁₈，…の一端が
接続され、信号線l_CにはスイッチS₁₃,S₁₆,S₁₉，…の一
端が接続される。また信号線l_Dには第２スイッチ手段の
スイッチS₂₁,S₂₄,S₂₇，…の一端が接続され、信号線l_E
にはスイッチS₂₂,S₂₅,S₂₈，…の一端が接続され、信号
線l_FにはスイッチS₂₃,S₂₆,S₂₉，…の一端が接続され
る。第１スイッチ手段S₁₁,S₁₂，…S_1nの他端はそれぞれ
第１コンデンサ群C₁₁,C₁₂，…C_1nの一端に接続されると
共にそれぞれ第１バッファ群A₁₁,A₁₂，…A_1nの入力側に
接続される。また第２スイッチ手段S₂₁,S₂₂，…S_2nはそ
れぞれ第２コンデンサ群C₂₁,C₂₂，…C_2nの一端に接続さ
れると共に、それぞれ第２バッファ群A₂₁,A₂₂，…A_2nの
入力側に接続される。これら第１、第２コンデンサ群の
各コンデンサの他端は共通電位点に接続され、バッファ
A₁₁とA₂₁，A₁₂とA₂₂，…A_1nとA_2nの出力側は互いに接続
されて、それぞれ共通のソース駆動線11₁,11₂，…11_nの
一端に接続される。バッファ駆動信号が与えられる信号
線l₁,l₂が表示パネルのゲート駆動線に沿って設けら
れ、その信号線l₁には第１バッファ群A₁₁,A₁₂，…A_1nの
各制御端子が接続され、信号線l₂には第２バッファ群A
₂₁,A₂₂，…A_2nの各制御端子が接続される。

ソースドライバ8lは上述のソースドライバ8uと同様に
シフトレジスタ31、映像信号が供給される６本の信号
線l_G〜l_L、第３スイッチ群S₃₁,S₃₂，…S_3n、第４スイッ
チ群S₄₁,S₄₂，…S_4n、第３コンデンサ群C₃₁,C₃₂，…
C_3n、第４コンデンサ群C₄₁,C₄₂，…C_4n、第３バッファ
群A₃₁,A₃₂，…A_3n、第４バッファ群A₄₁,A₄₂，…A_4n、バ
ッファ駆動信号が供給される信号線l₃,l₄等で構成され
る。

制御回路30には後に詳述するが、テレビ受像機内の他
の回路より、垂直同期信号V_S（第２図Ａ）、奇数フィー
ルド信号V_SO（第２図Ｂ）、偶数フィールド信号V_SE（第
２図Ｃ）、水平同期信号H_S（第２図Ｄ）、２逓倍水平同
期信号2H_S（第２図Ｅ）、水平ドットクロックCP（第２
図Ｊ）及び映像信号V_R,V_G,V_Bが与えられる。

制御回路30においては後に説明するが、垂直同期信号
V_Sが立上ってより、水平同期信号H_Sのうちｋ＋１個目
（ｋは例えば数10以下の整数）の信号を最初に選択し、
以後１個飛びに選択して成る第１水平同期信号H_SU（第
２図Ｈ）とその他の水平同期信号より成る第２水平同期
信号H_Sl（第２図Ｉ）とを作り出して出力する。また水
平ドットクロックCP、第１水平同期信号H_SUが立上って
より１水平時間の間水平ドットクロックCPを選択して成
る第１水平ドットクロックCP_U（第２図Ｋ）とその他の
水平ドットクロックより成る第２水平ドットクロックCP
_l（第２図Ｌ）とを作り出して出力する。

第１水平同期信号H_SU毎に、信号線l₃,l₄,l₁,l₂にそれ
ぞれ半水平時間の間高レベルとなる方形波が順次出力さ
れる。信号線l_i（ｉ＝１〜４）に出力される方形波は第
ｉバッファ群｛A_ij｝，（ｊ＝１〜ｎ）を駆動するため
の信号で、第ｉバッファ駆動信号OE_iと呼ぶ（第２図Ｍ
〜Ｑ）。

奇数フィールドにおける動作（ａ）第１水平同期信号H_SUがシフトレジスタ31uの初段
のデータ入力端子Ｄに与えられ、続いて１水平時間分の
第１水平ドットクロックCP_Uが各段のクロック端子CKに
それぞれ与えられると、第１水平同期信号H_SUは第１水
平ドットクロックCP_U毎に１段ずつ右にシフトされて１
水平時間の間に各段の出力パルスが順次出力される。そ
の出力パルスにより第１スイッチ群｛S_1j｝及び第２ス
イッチ群｛S_2j｝が順次オンに制御される。

第１水平ドットクロックCP_Uの第１パルスが出力され
てより次の第２パルスが出力される迄のH_K及びH_K+1（第
２図Ｄ参照）の間、信号線l_x,l_y,l_zにはそれぞれ映像信
号V_R,V_G,V_Bが出力される。第１図より明らかなように、
信号線l_A,l_B,l_Cにはそれぞれ信号V_R,V_G,V_Bが与えられ、
信号線l_D,l_E,l_Fにはそれぞれ信号V_B,V_R,V_Gが与えられ
る。第１コンデンサ群｛C_1j｝にはH_Kの期間に第ｋ行の
映像信号がV_R,V_G,V_B,V_R,V_G,V_B，…の順にサンプルホー
ルドされる。これと同時に、第２コンデンサ群｛C_2j｝
にはそれぞれ同じ第ｋ行の映像信号がV_B,V_R,V_G,V_B,V_R,V
_G，…の順にサンプルホールドされる。以上の要点を纏
めて第４図Ａの（イ）に示してある。

（ｂ）第１水平同期信号H_SUの最初のパルスが出力され
てより１水平時間経過した時点に、第２水平同期信号H
_Slがシフトレジスタ31の初段のデータ入力端子Ｄに与
えられ、H_K+1期間分の第２水平ドットクロックCP_lが各
段のクロック端子CKにそれぞれ与えられると、第２水平
同期信号H_Slは第２水平ドットクロックCP_l毎に１段ずつ
右にシフトされて、H_K+1時間の間に各段の出力パルスが
順次出力される。その出力パルスにより第３スイッチ群
｛S_3j｝及び第４スイッチ群｛S_4j｝が順次オンに制御さ
れる。

上記H_K+1時間の間、第ｋ＋１行分の映像信号V_R,V_G,V_B
がそれぞれ信号線l_x,l_y,l_zに出力され、これにより第１
図より明らかなように、信号線l_G,l_H,l_Iにはそれぞれ
V_G,V_B,V_Rが与えられ、信号線l_J,l_K,l_LにはそれぞれV_R,V
_G,V_Bが与えられる。よってH_K+1時間の間に、第３コンデ
ンサ群｛C_3j｝にはそれぞれ第Ｋ＋１行の映像信号がV_G,
V_B,V_R,V_G,V_B,V_R…の順にサンプルホールドされる。これ
と同時に、第４コンデンサ群｛C_4j｝にはそれぞれ同じ
第Ｋ＋１行の映像信号がV_R,V_G,V_B,V_R,V_G,V_B…の順にサ
ンプルホールドされる。

水平時間H_K+1の間、第３コンデンサ群｛C_3j｝及び第
４コンデンサ群｛C_4j｝に第Ｋ＋１行の映像信号をサン
プルホールドしている間に、前の水平時間H_kの間に既に
（ａ）において第１コンデンサ群｛C_1j｝及び第２コン
デンサ群｛C_2j｝にサンプルホールドされた第ｋ行の映
像信号は、バッファ駆動信号OE₁,OE₂が順次、H/2の間、
高レベルとされることにより、第１バッファ群｛A_1j｝
及び第２バッファ群｛A_2j｝が順次駆動されて、それぞ
れ第１コンデンサ群｛C_1j｝及び第２コンデンサ群
｛C_2j｝にサンプルホールドされた第ｋ行の映像信号がH
/2時間ずつソース駆動線11₁〜11_nに一斉に出力される。
バッファ駆動信号OE₁，及びOE₂と同期して、ゲートドラ
イバ９よりゲート駆動線10₁及び10₂にそれぞれゲート駆
動信号G₁及びG₂が順次出力される。これにより、第ｋ行
の映像信号は表示パネル１の第１行と第２行に順次表示
される。（ｂ）項の要点を第４図Ａの（ロ）に示してあ
る。

（ｃ）水平時間H_K+2において、第４図Ａの（ハ）に示す
ように、第Ｋ＋２行の映像信号V_R,V_G,V_Bが制御回路30に
与えられ、アナログマルチプレクサ６を介して、信号線
l_x,l_y,l_zにそれぞれ映像信号V_B,V_R,V_Gが出力される。こ
のように信号線の色信号をH_K,H_K+1の期間より変化させ
た理由は第H_k+2期間の映像信号を次の１水平時間に表示
されるべきパネルの第５行及び第６行のピクセルの色配
列と一致させるためである。信号線l_x,l_y,l_zに与えられ
た映像信号は（ａ）と同様にして、第１コンデンサ群
｛C_1j｝に左側よりV_B,V_R,V_G,V_B,V_R,V_G…の順にサンプル
ホールドされ、また同時に第２コンデンサ群｛C_2j｝に
左側よりV_G,V_B,V_R,V_G,V_B,V_R，…の順にサンプルホール
ドされる。

H_K+2の期間に（ｂ）においてH_K+1の期間に既に第３コ
ンデンサ群｛C_3j｝及び第４コンデンサ群｛C_4j｝にサン
プルホールドされていた第ｋ＋１行の映像信号が、H/2
時間ずつ２回ソース駆動線11₁〜11_nに出力され、これに
よりパネルの第３行及び第４行に順次表示される。

（ｄ）以下同様にして１行分の映像信号がサンプルホー
ルドされると共に、その前にサンプルホールドされてい
た映像信号がパネルの２つの行に順次表示される。アナ
ログマルチプレクサ６はH_K+2とH_K+3との期間は信号線
l_x,l_y,l_zにそれぞれV_B,V_R,V_Gを出力し、次のH_K+4とH_K+5
との期間にはそれぞれV_G,V_B,V_Rを出力する。このように
2H周期で色信号が変更され、その映像信号が表示される
べき表示パネルの行の色配列と整合が計られる。

以上の説明から明らかなように、第１乃至第４コンデ
ンサ群はそれぞれ第１乃至第４記憶装置を構成するもの
である。

偶数フィールドにおける動作偶数フィールドにおける動作は奇数フィールドの動作
とほぼ同様であるので、要点を纏めて第４図Ｂに示し、
詳しい説明は省略する。偶数フィールドの第ｋ＋ｊ行
（ｊ＝1,2,…）の映像信号は、奇数フィールドの第ｋ＋
ｊ行の映像信号の場合より１行分上にずらされてパネル
に表示され、現行のインターレース方式との整合が計ら
れる。

液晶表示素子は直流駆動ができないので、交流駆動し
なければならない。そのため特に図示しないがフィール
ド毎に、画素を駆動する映像信号の極性を反転させる。
したがってその交流化の周期は33.3mS（30Hz相当）とな
る。

制御回路制御回路30の一例を第３図を参照して説明する。垂直
同期信号V_Sがシフトレジスタ40のデータ入力端子Ｄに与
えられ、又そのクロック端子CKに水平同期信号H_Sが与え
られる。シフトレジスタ40はV_Sが立上ってよりｋ＋１個
目のH_SパルスがCKに与えられると第１垂直スタート信号
STV₁を出力する（第２図Ｖ）。この信号STV₁は偶数フィ
ールド信号V_SEと共にアンドゲートAND₈に与えられ、ア
ンドゲートAND₈の出力はオアゲートORを介してゲートド
ライバ９のデータ入力端子Ｄに与えられる。偶数フィー
ルドにおいて第１スタート信号STV₁が入力に与えられる
と共に２逓倍水平同期信号2H_Sがクロック端子CKに与え
られたゲートドライバ９からは、スタート信号STV₁が立
上ってよりH/2遅れた時点より、つまりV_Sが立下ってよ
りkH（Ｈは１水平時間）だけ経過した時点より2H_Sに同
期したゲート駆動信号G₁,G₂,G₃，…が順次出力される。
これにより第ｋ行以下の映像信号が第４図Ｂに示したよ
うにパネルの第１行より順次表示される。第１垂直スタ
ート信号STV₁はシフトレジスタ41のデータ入力端子Ｄに
も与えられ、そのクロック端子CKに与えられる2H_Sによ
りシフトされ、STV₁よりH/2だけ遅れた第２垂直スター
ト信号STV₂が出力される（第２図Ｗ）。このSTV₂は奇数
フィールド信号V_SOと共にアンドゲートAND₇に与えら
れ、そのAND₇の出力はオアゲートORを介してゲートドラ
イバ９に与えられる。奇数フィールドにおいても、偶数
フィールドと同様に、スタート信号STV₂が立上ってより
H/2遅れた時点、つまりV_Sが立下ってkH時間経過した時
点より、ゲート駆動信号G₁,G₂，…が順次ゲートドライ
バ９より出力される（第２図Ｒ〜Ｕ）。これにより第ｋ
行以下の映像信号が第４図Ａに示したようにパネルの第
１行以下に順次表示される。しかし既に説明したよう
に、奇数フィールドの第ｋ＋ｊ行の映像信号は偶数フィ
ールドの場合より１行下側にずらされて表示される。奇
数フィールドにおいて第１垂直スタート信号よりH/2遅
れた第２垂直スタート信号STV₂を用いるのは、現行のイ
ンターレース方式に対応させるためである。オアゲート
ORの出力は偶数フィールドではSTV₁に等しく、奇数フィ
ールドではSTV₂に等しく、垂直スタート信号STVを構成
する（第２図Ｘ）。

同期信号2H_S及びH_Sはそれぞれフリップフリップ回路
（以下F/Fと略称する）42及び43に与えられ、それぞれ
より信号L,及びM,が出力される（第２図F,G）。F/F
42,43には初期化パルスとして垂直同期信号V_S及び第１
垂直スタート信号STV₁が与えられる。F/F42はV_Sが立上
ると出力Ｌを低レベルとし、次にSTV₁の立上りで初期化
されて立上る迄低レベルを維持する。STV₁の立上りで初
期化された後は2H_Sが入力される度に出力信号Ｌの極性
を反転させる（第２図Ｇ）。F/F43はV_Sが立上ると出力
Ｍを高レベルとし、次にSTV₁の立上りで初期化されて立
下る迄高レベルを維持する。STV₁の立上りで初期化され
た後はH_Sが入力される度に出力信号Ｍの極性を反転させ
る（第２図Ｆ）。

アンドゲートAND₁は信号ＬとＭのアンドをとってバッ
ファ駆動信号OE₁（第２図Ｍ）を出力し、アンドゲートA
ND₂は信号とＭとのアンドをとってバッファ駆動信号O
E₂（第２図Ｎ）を出力し、アンドゲートAND₃は信号Ｌと
とのアンドをとってバッアファ駆動信号OE₃（第３図
Ｐ）を出力し、アンドゲートAND₄は信号ととのアン
ドをとってバッファ駆動信号OE₄（第２図Ｑ）を出力す
る。

アンドゲートAND₅は信号H_SとＭとのアンドをとって第
２水平同期信号H_Sl（第２図Ｉ）を出力し、アンドゲー
トAND₆は信号H_Sととのアンドをとって第１水平同期信
号H_SUを出力する。

アンドゲートAND₉は信号Ｍと水平ドットクロックCPと
のアンドをとって第２水平ドットクロックCP_l（第２図
Ｌ）を出力し、アンドゲートAND₁₀は信号とCPとのア
ンドをとって、第１水平ドットクロックCP_U（第２図
Ｋ）を出力する。

アナログマルチプレクサ６のデータ入力端子D₁,D₂,D₃
にそれぞれ映像信号V_R,V_G,V_Bが与えられ、またタイミン
グ信号としてH_S、制御信号として奇数フィールド信号V
_SO、偶数フィールド信号V_SEがそれぞれ与えられる。ア
ナログマルチプレクサ６は奇／偶フィールドにおいてH_S
パルスを計数し、第４図に示したように、2H時間毎に、
つまり入力される２行分の映像信号毎に信号線l_x,l_y,l_z
に出力する映像信号を変化させる。

これまでの説明ではテレビジョン方式はNTSC方式であ
るものとしたが、この発明はこの場合に限定するもので
はなく、他の方式に適用することもできる。また表示パ
ネルがダイアゴナル色配列である場合を説明したが、他
の色配列である場合にも、アナログマルチプレクサ６の
動作及び信号線l_x,l_y,l_zと信号線l_A〜l_Lとの接続関係を
適宜変更することによって、同様に対処することができ
る。

これまでの説明では、同じ１行分の映像信号をサンプ
ルホールドする２つのコンデンサ群はソース駆動線の一
方の端末に並列的に接続される第１、第２コンデンサ群
又は他方の端末に並列的に接続される第３、第４コンデ
ンサ群としたが、この発明はこれに限らず、その組合せ
は例えば第１、第３群と第２、第４群のように任意でよ
い。その組合せに従って制御回路とソースドライバ間の
配線及びソースドライバ内の構成等が適宜修正されるこ
とは勿論である。

「発明の効果」この発明によれば、従来例（ａ）のよにう、表示パネ
ルの行数を半減させ奇数フィールド及び偶数フィールド
で同じ行に表示する方式は採らないので、垂直方向の分
解能を低下させる恐れはない。

この発明においても従来例（ｂ）と同様に、１水平時
間内に同じ１行分の映像信号がパネルの２行に順次表示
される擬似インターレース方式が採られる。しかし従来
例（ｂ）において１行分の映像信号をストアしたライン
メモリのデータを１水平時間に２回、直列的に読出す
（読出し速度は水平ドットクロックの２倍に等しい）の
ではなく、例えば第１、第２コンデンサ群にサンプルホ
ールドされたデータを順次並列に読出して各行に表示す
るものであるから、読出し速度は2H_Sに等しくなり、従
来例（ｂ）のような高速処理回路は不用であり、駆動装
置の経済化が期待できる。

この発明によれば、フィールド毎に液晶駆動信号の極
性を反転させることができ、交流化の周期は33.3mS（１
フレーム期間）である。従って従来例（ｃ）のようにこ
の周期が長くなってフリッカを発生するような恐れはな
い。

従来例のように、液晶表示パネルにおいてソース駆動
線の一端のみが表示パネルの端部より外部に導出され、
その導出された駆動線がソースドライバにより駆動され
た場合には、もしソース駆動線がパネル内部で断線する
と、その断線箇所より先、つまりソースドライバより離
れる側に位置する表示素子を駆動することがでくなくな
る。これに対処するため従来においては、ソース駆動線
や画素とつながるFETトランジスタを余分に設けるなど
リダンダンシィ（冗長度）をもたせて表示パネルの歩留
を改善する方法が採られている。このため光が透過でき
る面積の比率が低下する、つまり開口率が低下する難点
があった。この発明によれば、ソース駆動線の両端がパ
ネルの端部より外部に導出されるので、ソース駆動線が
パネル内部で断線した場合には、パネルの外側に導出さ
れた駆動線の両端を別のリード線で接続してやればよい
ので、従来のような冗長度をもたせる必要がなくなり、
表示面の開口率が向上し、従来より明るい画面が得られ
る。

更に、この発明ではソース駆動線が断線したとき、そ
の両端を別の配線で接続すると言った面倒な対策を行わ
なくても、第４図A,Bから分かるように、2Hの期間に隣
接する４行の映像データがソース駆動線の一端及び他端
側からそれぞれ２行分ずつ供給されるようになるので、
隣接する４行の内の２行が表示される。従って、断線箇
所を境にしてそれから先の対応する画素が連続して非表
示状態になることはない。

また現行のインターレース方式との整合を図るため、
映像信号を表示する行を偶数フィールドでは奇数フィー
ルドより１行分上にずらして表示するのが一般的である
ので、断線のため奇数フィールドで表示されなかった画
素が偶数フィールドでソース駆動線の前と反対側の端部
を介して表示される（その逆に、表示された画素が次の
偶数フィールドで表示されない場合もある）、と言った
現行インターレース方式と類似の表示が、ソース駆動線
の断線した列の画素に行われる。この場合の画面全体の
表示品位は許容できる程度であり、そのまま使用できる
利点がある。

【図面の簡単な説明】

第１図はこの発明の駆動方法を用いる液晶表示パネル駆
動装置の一例を示す回路図、第２図は第１図の駆動装置
のタイミングチャート、第３図は第１図の制御回路30の
詳細な回路図、第４図は第１図において各水平時間毎に
入力される映像信号のアナログマルチプレクサの出力側
における色配列と、その映像信号がサンプルホールドさ
れるコンデンサ群の番号と、そのサンプルホールドされ
たデータが次の１水平時間に表示されるパネルの行番号
との対応を示す図、第５図は従来の液晶表示パネル駆動
装置のブロック図、第６図は表示パネルのダイアゴナル
色配列を示す図、第７図はNTSCカラーテレビジョン方式
の画面の分解と組立における水平走査と垂直走査によっ
てできる走査線の状態を示す図、第８図は従来の他の液
晶表示パネル駆動装置の要部を示すブロック図、第９図
は第８図の駆動装置によりパネルを駆動した場合に、１
行分の映像信号とそれが表示されるパネルの行番号との
対応を示す図である。

Claims

(57)【特許請求の範囲】

【請求項１】複数のソース駆動線と複数のゲート駆動線
とが交差して形成され、１本のソース駆動線と１本のゲ
ート駆動線とを駆動すると、そのソース駆動線及びゲー
ト駆動線の交差点における色素子が駆動される液晶表示
パネルの駆動方法であって、上記ソース駆動線の一端に、そのソース駆動線を駆動す
る映像信号が記憶される第１、第２記憶装置を並列に接
続し、上記ソース駆動線の他端に、そのソース駆動線を駆動す
る映像信号が記憶される第３、第４記憶装置を並列に接
続し、上記第１乃至第４記憶装置のうちの任意の２個を組合せ
た第１組の記憶装置により、テレビジョン信号の１水平
期間中に半水平期間ずつ交互に駆動し、次の１水平期間
中に残りの２個の記憶装置よりなる第２組の記憶装置に
より半水平期間ずつ交互に駆動し、上記ゲート駆動線の駆動を半水平期間ごとに順次１本ず
つ駆動し、上記第１組の記憶装置による駆動中に、上記第２組の記
憶装置に１水平期間の映像信号を記憶し、上記第２組の記憶装置による駆動中に上記第１組の記憶
装置に１水平期間の映像信号を記憶し、上記第１乃至第４記憶装置の映像信号の記憶は、その各
ソース駆動線に対する色配列が次の１水平期間の前半に
表示しようとする表示パネルの行と、その後半に表示し
ようとする行の上記色素子の色配列に合致された色配列
となるようにする、ことを特徴とする液晶表示パネルの駆動方法。