JP2513196B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、差動増幅回路に関する。
本発明は差動増幅回路において、第１及び第２のトラ
ンジスタより接続される差動増幅回路と、正の電源端子
との間に、４段のカレントミラー回路を接続し、その途
中から出力端子を引き出すようにして、第１及び第２の
トランジスタのコレクタ・エミッタ間電圧を等しくし、
コレクタ・エミッタ間電圧の不ぞろいによるオフセット
電流を減少させるようにしたものである。
ンジスタより接続される差動増幅回路と、正の電源端子
との間に、４段のカレントミラー回路を接続し、その途
中から出力端子を引き出すようにして、第１及び第２の
トランジスタのコレクタ・エミッタ間電圧を等しくし、
コレクタ・エミッタ間電圧の不ぞろいによるオフセット
電流を減少させるようにしたものである。
第５図は差動増幅回路の一例を示すものである。同図
において、（１）及び（２）は差動対を構成するNPN形
トランジスタである。トランジスタ（１）のエミッタは
抵抗器（３）及び（４）を介してトランジスタ（２）の
エミッタに接続されると共に抵抗器（３）及び（４）の
接続点は定電流源（５）を介して接地される。
において、（１）及び（２）は差動対を構成するNPN形
トランジスタである。トランジスタ（１）のエミッタは
抵抗器（３）及び（４）を介してトランジスタ（２）の
エミッタに接続されると共に抵抗器（３）及び（４）の
接続点は定電流源（５）を介して接地される。
また、トランジスタ（１）のコレクタはPNP形トラン
ジスタ（６）のコレクタ・エミッタ、PNP形トランジス
タ（７）のコレクタ・エミッタ及び抵抗器（８）の直列
回路を介して直流電圧＋Ｂが供給される電源端子（９）
に接続されると共に、トランジスタ（２）のコレクタは
PNP形トランジスタ（10）のコレクタ・エミッタ、PNP形
トランジスタ（11）のコレクタ・エミッタ及び抵抗器
（12）の直列回路を介して電源端子（９）に接続され
る。また、トランジスタ（６）のベースはそのコレクタ
に接続されると共にトランジスタ（６）及び（10）のベ
ースは互いに接続され、トランジスタ（６）及び（10）
によりカレントミラー回路が構成される。また、トラン
ジスタ（11）のベースはそのコレクタに接続されると共
にトランジスタ（７）及び（11）のベースは互いに接続
され、トランジスタ（７）及び（11）によりカレントミ
ラー回路が構成される。
ジスタ（６）のコレクタ・エミッタ、PNP形トランジス
タ（７）のコレクタ・エミッタ及び抵抗器（８）の直列
回路を介して直流電圧＋Ｂが供給される電源端子（９）
に接続されると共に、トランジスタ（２）のコレクタは
PNP形トランジスタ（10）のコレクタ・エミッタ、PNP形
トランジスタ（11）のコレクタ・エミッタ及び抵抗器
（12）の直列回路を介して電源端子（９）に接続され
る。また、トランジスタ（６）のベースはそのコレクタ
に接続されると共にトランジスタ（６）及び（10）のベ
ースは互いに接続され、トランジスタ（６）及び（10）
によりカレントミラー回路が構成される。また、トラン
ジスタ（11）のベースはそのコレクタに接続されると共
にトランジスタ（７）及び（11）のベースは互いに接続
され、トランジスタ（７）及び（11）によりカレントミ
ラー回路が構成される。
また、トランジスタ（２）のベースにはVBの電圧が供
給されると共に、トランジスタ（１）のベースにはVB＋
ΔＶの電圧が供給される。
給されると共に、トランジスタ（１）のベースにはVB＋
ΔＶの電圧が供給される。
また、一端にVEの電圧が供給される負荷（13）の他端
はトランジスタ（２）及び（10）のコレクタの接続点に
接続される。
はトランジスタ（２）及び（10）のコレクタの接続点に
接続される。
以上の構成の差動増幅回路は周知であり、その増幅動
作の詳細は省略するが、電圧ΔＶは例えば信号であり、
トランジスタ（２）及び（10）のコレクタの接続点には
この信号の増幅された信号が得られ、負荷（13）に供給
される。
作の詳細は省略するが、電圧ΔＶは例えば信号であり、
トランジスタ（２）及び（10）のコレクタの接続点には
この信号の増幅された信号が得られ、負荷（13）に供給
される。
この第５図例に示す差動増幅回路において、差動対を
構成するトランジスタ（１）及び（２）のコレクタ・エ
ミッタ間電圧VCEを、夫々VCE1及びVCE2とすると、VCE2
の方がトランジスタ（10）のベース・コレクタ間の電圧
分だけVCE1より低くなるので、VCE1＞VCE2となる。した
がって、この第５図例においては、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2が
不ぞろいとなることから、アーリー効果に起因して負荷
（13）にオフセット電流ΔＩが流れる不都合があった。
構成するトランジスタ（１）及び（２）のコレクタ・エ
ミッタ間電圧VCEを、夫々VCE1及びVCE2とすると、VCE2
の方がトランジスタ（10）のベース・コレクタ間の電圧
分だけVCE1より低くなるので、VCE1＞VCE2となる。した
がって、この第５図例においては、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2が
不ぞろいとなることから、アーリー効果に起因して負荷
（13）にオフセット電流ΔＩが流れる不都合があった。
いま、オフセット電流ΔＩに注目するため、トランジ
スタ（６），（10），（７），（11）によって構成され
るカレントミラー回路の電流伝達係数を１とすると共
に、トランジスタ（１）及び（２）のアーリー電圧を第
６図に示すようにVAとする。トランジスタ（１）及び
（２）のベース間の電圧ΔＶが０のときのコレクタ電流
ICを夫々I1及びI2とすると、 となる。したがって、オフセット電流ΔＩは、 となる。ここで、定電流源（５）の電流値を2I0とする
と、2I0＝I1＋I2であるから、オフセット電流ΔＩは、 となる。即ち、負荷（13）にはこの（３）式で示すオフ
セット電流ΔＩが流れる。
スタ（６），（10），（７），（11）によって構成され
るカレントミラー回路の電流伝達係数を１とすると共
に、トランジスタ（１）及び（２）のアーリー電圧を第
６図に示すようにVAとする。トランジスタ（１）及び
（２）のベース間の電圧ΔＶが０のときのコレクタ電流
ICを夫々I1及びI2とすると、 となる。したがって、オフセット電流ΔＩは、 となる。ここで、定電流源（５）の電流値を2I0とする
と、2I0＝I1＋I2であるから、オフセット電流ΔＩは、 となる。即ち、負荷（13）にはこの（３）式で示すオフ
セット電流ΔＩが流れる。
このように、オフセット電流ΔＩが流れるときには、
トランジスタ（２）及び（10）のコレクタの接続点の電
位が変動し、例えば音声信号を増幅するときには大レベ
ルの音が歪む等の不都合を生じる。
トランジスタ（２）及び（10）のコレクタの接続点の電
位が変動し、例えば音声信号を増幅するときには大レベ
ルの音が歪む等の不都合を生じる。
本発明は斯る点に鑑み、上述したようなオフセット電
流の軽減を図ることを目的とするものである。
流の軽減を図ることを目的とするものである。
〔問題点を解決するための手段〕 本発明は、例えば第３図に示すように、 差動増幅回路を構成する第１及び第２のトランジスタ
（１）及び（２）と、 第１及び第２のトランジスタ（１）及び（２）のコレ
クタにそれぞれ接続された第３及び第４のトランジスタ
（33）及び（34）で構成される第１のカレントミラー回
路と、 第３及び第４のトランジスタ（33）及び（34）のコレ
クタにそれぞれ接続された第５及び第６のトランジスタ
（31）及び（32）で構成される第２のカレントミラー回
路と、 第５及び第６のトランジスタ（31）及び（32）のコレ
クタにそれぞれ接続された第７及び第８のトランジスタ
（６）及び（10）で構成される第３のカレントミラー回
路と、 第７及び第８のトランジスタ（６）及び（10）のエミ
ッタと正の電源端子との間にそれぞれ接続された第９及
び第10のトランジスタ（７）及び（11）で構成される第
４のカレントミラー回路と、 第２のカレントミラー回路を構成する第５又は第６の
トランジスタ（31）又は（32）と、第３のカレントミラ
ー回路を構成する第７又は第８のトランジスタ（６）又
は（10）との間の接続点から引き出された出力端子（負
荷抵抗（13）との接続点）とを備え、 第１のカレントミラー回路と第２のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を射影するように接続すると共に、 第３のカレントミラー回路と第４のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を投影するように接続する構成としたものであ
る。
（１）及び（２）と、 第１及び第２のトランジスタ（１）及び（２）のコレ
クタにそれぞれ接続された第３及び第４のトランジスタ
（33）及び（34）で構成される第１のカレントミラー回
路と、 第３及び第４のトランジスタ（33）及び（34）のコレ
クタにそれぞれ接続された第５及び第６のトランジスタ
（31）及び（32）で構成される第２のカレントミラー回
路と、 第５及び第６のトランジスタ（31）及び（32）のコレ
クタにそれぞれ接続された第７及び第８のトランジスタ
（６）及び（10）で構成される第３のカレントミラー回
路と、 第７及び第８のトランジスタ（６）及び（10）のエミ
ッタと正の電源端子との間にそれぞれ接続された第９及
び第10のトランジスタ（７）及び（11）で構成される第
４のカレントミラー回路と、 第２のカレントミラー回路を構成する第５又は第６の
トランジスタ（31）又は（32）と、第３のカレントミラ
ー回路を構成する第７又は第８のトランジスタ（６）又
は（10）との間の接続点から引き出された出力端子（負
荷抵抗（13）との接続点）とを備え、 第１のカレントミラー回路と第２のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を射影するように接続すると共に、 第３のカレントミラー回路と第４のカレントミラー回
路とで、相互に逆側の電流路となったトランジスタを流
れる電流を投影するように接続する構成としたものであ
る。
第１及び第２のトランジスタ（１）及び（２）のコレ
クタ・エミッタ間電圧VCE1及びVCE2が等しくなるので、
これらの不ぞろいによって生じるオフセット電流ΔＩが
完全になくなる。
クタ・エミッタ間電圧VCE1及びVCE2が等しくなるので、
これらの不ぞろいによって生じるオフセット電流ΔＩが
完全になくなる。
以下、本発明の一実施例について説明する。まず、第
１図を参照して本発明の一実施例を説明する上で前提と
なる回路を第１図を参照して説明するが、この第１図に
おいて、第５図と対応する部分には同一符号を付し、そ
の詳細説明は省略する。
１図を参照して本発明の一実施例を説明する上で前提と
なる回路を第１図を参照して説明するが、この第１図に
おいて、第５図と対応する部分には同一符号を付し、そ
の詳細説明は省略する。
同図において、トランジスタ（１）のコレクタはNPN
形トランジスタ（21）のエミッタ・コレクタを介してト
ランジスタ（６）のコレクタに接続される。また、トラ
ンジスタ（２）のコレクタはNPN形トランジスタ（22）
のエミッタ・コレクタを介してトランジスタ（10）のコ
レクタに接続される。そして、トランジスタ（21）及び
（22）のベースには電圧VB′が供給される。尚、負荷
（13）はトランジスタ（22）及び（10）のコレクタの接
続点に接続される。
形トランジスタ（21）のエミッタ・コレクタを介してト
ランジスタ（６）のコレクタに接続される。また、トラ
ンジスタ（２）のコレクタはNPN形トランジスタ（22）
のエミッタ・コレクタを介してトランジスタ（10）のコ
レクタに接続される。そして、トランジスタ（21）及び
（22）のベースには電圧VB′が供給される。尚、負荷
（13）はトランジスタ（22）及び（10）のコレクタの接
続点に接続される。
その他は第５図例と同様に構成される。
本例においては、トランジスタ（21）及び（22）のベ
ースには電圧VB′が供給されるので、トランジスタ
（１）及び（２）のコレクタ電圧は、VB′−VBE（VBEは
トランジスタのベース・エミッタ電圧）となる。したが
って本例によれば、トランジスタ（１）及び（２）のコ
レクタ・エミッタ間電圧VCE1及びVCE2は等しくなるの
で、負荷（13）には、第５図例のようなオフセット電流
ΔＩは流れなくなる。
ースには電圧VB′が供給されるので、トランジスタ
（１）及び（２）のコレクタ電圧は、VB′−VBE（VBEは
トランジスタのベース・エミッタ電圧）となる。したが
って本例によれば、トランジスタ（１）及び（２）のコ
レクタ・エミッタ間電圧VCE1及びVCE2は等しくなるの
で、負荷（13）には、第５図例のようなオフセット電流
ΔＩは流れなくなる。
次に、第１図例におけるような電圧VB′の電源を不要
とできる回路を第２図を参照して説明する。尚、第２図
において第１図と対応する部分には同一符号を付して示
している。
とできる回路を第２図を参照して説明する。尚、第２図
において第１図と対応する部分には同一符号を付して示
している。
第２図において、トランジスタ（１）のコレクタはNP
N形トランジスタ（31）のエミッタ・コレクタを介して
トランジスタ（６）のコレクタに接続される。また、ト
ランジスタ（２）のコレクタはNPN形トランジスタ（3
2）のエミッタ・コレクタを介してトランジスタ（10）
のコレクタに接続される。そして、トランジスタ（32）
のベースはそのコレクタに接続されてダイオード接続と
されると共に、トランジスタ（31）及び（32）のベース
は互いに接続される。尚、負荷（13）はトランジスタ
（32）及び（10）のコレクタの接続点に接続される。
N形トランジスタ（31）のエミッタ・コレクタを介して
トランジスタ（６）のコレクタに接続される。また、ト
ランジスタ（２）のコレクタはNPN形トランジスタ（3
2）のエミッタ・コレクタを介してトランジスタ（10）
のコレクタに接続される。そして、トランジスタ（32）
のベースはそのコレクタに接続されてダイオード接続と
されると共に、トランジスタ（31）及び（32）のベース
は互いに接続される。尚、負荷（13）はトランジスタ
（32）及び（10）のコレクタの接続点に接続される。
その他は第１図例と同様に構成される。
本例において、トランジスタ（31）及び（32）のベー
スには負荷（13）を介して電圧VEが供給されるので、ト
ランジスタ（１）及び（２）のコレクタ電圧はVE−VBE
となる。したがって本例によれば、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2は
等しくなり、負荷（13）にはVCE1及びVCE2の不ぞろいに
よる第５図例のようなオフセット電流ΔＩは流れなくな
る。
スには負荷（13）を介して電圧VEが供給されるので、ト
ランジスタ（１）及び（２）のコレクタ電圧はVE−VBE
となる。したがって本例によれば、トランジスタ（１）
及び（２）のコレクタ・エミッタ間電圧VCE1及びVCE2は
等しくなり、負荷（13）にはVCE1及びVCE2の不ぞろいに
よる第５図例のようなオフセット電流ΔＩは流れなくな
る。
しかし、本例においては、トランジスタ（31）のベー
ス電流IBがトランジスタ（32）のコレクタ側から供給さ
れるので、結果としてトランジスタ（１）のコレクタ電
流I1がトランジスタ（２）のコレクタ電流I2に比べて、
2IBだけ多くなる。したがって、負荷（13）にはその差
分のオフセット電流2IBが流れる。
ス電流IBがトランジスタ（32）のコレクタ側から供給さ
れるので、結果としてトランジスタ（１）のコレクタ電
流I1がトランジスタ（２）のコレクタ電流I2に比べて、
2IBだけ多くなる。したがって、負荷（13）にはその差
分のオフセット電流2IBが流れる。
本発明は、このオフセット電流についてもなくすこと
ができる差動増幅回路を提供するようにしたもので、一
実施例を第３図を参照して説明する。第３図において、
第１図及び第２図と対応する部分には同一符号を付して
示している。同図において、トランジスタ（１）のコレ
クタはNPN形トランジスタ（33）のエミッタ・コレクタ
を介してトランジスタ（31）のエミッタに接続される。
また、トランジスタ（２）のコレクタはNPN形トランジ
スタ（34）のエミッタ・コレクタを介してトランジスタ
（32）のエミッタに接続される。そして、トランジスタ
（33）のベースはそのコレクタに接続されてダイオード
接続とされると共に、トランジスタ（33）及び（34）の
ベースは互いに接続される。
ができる差動増幅回路を提供するようにしたもので、一
実施例を第３図を参照して説明する。第３図において、
第１図及び第２図と対応する部分には同一符号を付して
示している。同図において、トランジスタ（１）のコレ
クタはNPN形トランジスタ（33）のエミッタ・コレクタ
を介してトランジスタ（31）のエミッタに接続される。
また、トランジスタ（２）のコレクタはNPN形トランジ
スタ（34）のエミッタ・コレクタを介してトランジスタ
（32）のエミッタに接続される。そして、トランジスタ
（33）のベースはそのコレクタに接続されてダイオード
接続とされると共に、トランジスタ（33）及び（34）の
ベースは互いに接続される。
その他は第２図例と同様に構成される。
本例においては、第２図例と同様にトランジスタ（3
1）及び（32）のベースには負荷（13）を介して電圧VE
が供給されるので、トランジスタ（１）及び（２）のコ
レクタ電圧はVE−2VBEとなる。したがって本例によれ
ば、トランジスタ（１）及び（２）のコレクタ・エミッ
タ間電圧VCE1及びVCE2は等しくなり、負荷（13）にはV
CE1及びVCE2の不ぞろいによる第５図例のようなオフセ
ット電流ΔＩは流れなくなる。また、本例においては、
トランジスタ（31）のベース電流IBがトランジスタ（3
2）のコレクタ側から供給されるものの、トランジスタ
（34）のベース電流IBはトランジスタ（33）のコレクタ
側から供給されるので、ベース電流の貨し借りはなくな
り、したがって、トランジスタ（１）のコレクタ電流I1
とトランジスタ（２）のコレクタ電流I2とは等しくな
り、負荷（13）にはオフセット電流は流れることがな
い。
1）及び（32）のベースには負荷（13）を介して電圧VE
が供給されるので、トランジスタ（１）及び（２）のコ
レクタ電圧はVE−2VBEとなる。したがって本例によれ
ば、トランジスタ（１）及び（２）のコレクタ・エミッ
タ間電圧VCE1及びVCE2は等しくなり、負荷（13）にはV
CE1及びVCE2の不ぞろいによる第５図例のようなオフセ
ット電流ΔＩは流れなくなる。また、本例においては、
トランジスタ（31）のベース電流IBがトランジスタ（3
2）のコレクタ側から供給されるものの、トランジスタ
（34）のベース電流IBはトランジスタ（33）のコレクタ
側から供給されるので、ベース電流の貨し借りはなくな
り、したがって、トランジスタ（１）のコレクタ電流I1
とトランジスタ（２）のコレクタ電流I2とは等しくな
り、負荷（13）にはオフセット電流は流れることがな
い。
次に、第４図は、第３図例を全帰還のバッファに応用
したものである。同図において、（41）は入力端子、
（42）は出力端子である。また、出力端子（42）は、NP
N形トランジスタ（43）のエミッタ・コレクタ、NPN形ト
ランジスタ（44）のエミッタ・コレクタ及びNPN形トラ
ンジスタ（45）のエミッタ・コレクタの直列回路を介し
てNPN形トランジスタ（46）のエミッタに接続され、こ
のトランジスタ（46）のコレクタは電源端子（９）に接
続され、そのベースはトランジスタ（32）及び（10）の
コレクタの接続点に接続される。また、トランジスタ
（43）〜（45）のベースは夫々のコレクタに接続されて
ダイオード接続とされる。
したものである。同図において、（41）は入力端子、
（42）は出力端子である。また、出力端子（42）は、NP
N形トランジスタ（43）のエミッタ・コレクタ、NPN形ト
ランジスタ（44）のエミッタ・コレクタ及びNPN形トラ
ンジスタ（45）のエミッタ・コレクタの直列回路を介し
てNPN形トランジスタ（46）のエミッタに接続され、こ
のトランジスタ（46）のコレクタは電源端子（９）に接
続され、そのベースはトランジスタ（32）及び（10）の
コレクタの接続点に接続される。また、トランジスタ
（43）〜（45）のベースは夫々のコレクタに接続されて
ダイオード接続とされる。
その他は第３図例と同様に構成される。
本例においては、トランジスタ（２），（34），（3
2），（43）〜（46）によって、トランジスタ（１）及
び（２）のコレクタ電圧は3VBEとなり、トランジスタ
（１）及び（２）のコレクタ・エミッタ間電圧VCE1及び
VCE2は等しく、常に一定（3VBE）となる。したがって、
本例のバッファによれば、オフセット電流が抑えられ、
入力信号VINに対する出力信号OOUTのDCオフセットを小
さくできる利益がある。
2），（43）〜（46）によって、トランジスタ（１）及
び（２）のコレクタ電圧は3VBEとなり、トランジスタ
（１）及び（２）のコレクタ・エミッタ間電圧VCE1及び
VCE2は等しく、常に一定（3VBE）となる。したがって、
本例のバッファによれば、オフセット電流が抑えられ、
入力信号VINに対する出力信号OOUTのDCオフセットを小
さくできる利益がある。
以上述べた本発明によれば、差動対を構成する第１及
び第２のトランジスタのコレクタ・エミッタ間電圧が等
しくされるので、その不ぞろいによるオフセット電流を
完全になくすことができ、これによりオフセット電流が
流れることによる不都合を回避することができる。
び第２のトランジスタのコレクタ・エミッタ間電圧が等
しくされるので、その不ぞろいによるオフセット電流を
完全になくすことができ、これによりオフセット電流が
流れることによる不都合を回避することができる。
第１図及び第２図は本発明の一実施例を説明する上で前
提となる回路を示す構成図、第３図は本発明の一実施例
を示す構成図、第４図は本発明の他の実施例を示す構成
図、第５図は従来例の構成図、第６図はその説明のため
の図である。 （１）（２）（21）及び（22）はNPN形トランジスタ、
（６）（７）（10）及び（11）はPNP形トランジスタで
ある。
提となる回路を示す構成図、第３図は本発明の一実施例
を示す構成図、第４図は本発明の他の実施例を示す構成
図、第５図は従来例の構成図、第６図はその説明のため
の図である。 （１）（２）（21）及び（22）はNPN形トランジスタ、
（６）（７）（10）及び（11）はPNP形トランジスタで
ある。
Claims (1)
- 【請求項１】差動増幅回路を構成する第１及び第２のト
ランジスタと、 上記第１及び第２のトランジスタのコレクタにそれぞれ
接続された第３及び第４のトランジスタで構成される第
１のカレントミラー回路と、 上記第３及び第４のトランジスタのコレクタにそれぞれ
接続された第５及び第６のトランジスタで構成される第
２のカレントミラー回路と、 上記第５及び第６のトランジスタのコレクタにそれぞれ
接続された第７及び第８のトランジスタで構成される第
３のカレントミラー回路と、 上記第７及び第８のトランジスタのエミッタと正の電源
端子との間にそれぞれ接続された第９及び第10のトラン
ジスタで構成される第４のカレントミラー回路と、 上記第２のカレントミラー回路を構成する第５又は第６
のトランジスタと、上記第３のカレントミラー回路を構
成する第７又は第８のトランジスタとの間の接続点から
引き出された出力端子とを備え、 上記第１のカレントミラー回路と上記第２のカレントミ
ラー回路とで、相互に逆側の電流路となったトランジス
タを流れる電流を射影するように接続すると共に、 上記第３のカレントミラー回路と上記第４のカレントミ
ラー回路とで、相互に逆側の電流路となったトランジス
タを流れる電流を射影するように接続することを特徴と
する 差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280107A JP2513196B2 (ja) | 1986-11-25 | 1986-11-25 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280107A JP2513196B2 (ja) | 1986-11-25 | 1986-11-25 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133707A JPS63133707A (ja) | 1988-06-06 |
| JP2513196B2 true JP2513196B2 (ja) | 1996-07-03 |
Family
ID=17620416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280107A Expired - Fee Related JP2513196B2 (ja) | 1986-11-25 | 1986-11-25 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513196B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5231410A (en) * | 1989-08-03 | 1993-07-27 | Nippon Sheet Glass Co., Ltd. | Window glass antenna for a motor vehicle |
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|---|---|---|---|---|
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-
1986
- 1986-11-25 JP JP61280107A patent/JP2513196B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133707A (ja) | 1988-06-06 |
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