JP2509173B2 - 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 - Google Patents
相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、
特に、半導体領域と導電層との電気的な接続部を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
特に、半導体領域と導電層との電気的な接続部を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
［背景技術］ MISFETのソース領域又はドレイン領域として使用され
る半導体領域は、チャネル形成領域側への拡散を抑制
し、短チャネル化を図るために、接合深さを浅くする傾
向にある。この半導体領域には、半導体集積回路装置の
動作速度の高速化を図るために、低抵抗値のアルミニウ
ム膜が接続されている。
る半導体領域は、チャネル形成領域側への拡散を抑制
し、短チャネル化を図るために、接合深さを浅くする傾
向にある。この半導体領域には、半導体集積回路装置の
動作速度の高速化を図るために、低抵抗値のアルミニウ
ム膜が接続されている。
しかしながら、接合深さの浅い半導体領域は、オーミ
ック性を良くする熱処理工程のために、シリコン−アル
ミニウム合金の形成、所謂、アルミスパイクでpn接合部
が破壊され易い。
ック性を良くする熱処理工程のために、シリコン−アル
ミニウム合金の形成、所謂、アルミスパイクでpn接合部
が破壊され易い。
そこで、前記半導体領域は、アルミニウム膜との接続
部分の接合深さを深くし、pn接合部にアルミスパイクが
到達しないように構成されている。ｐ型の半導体領域
は、その不純物の拡散速度がｎ型の不純物に比べて速い
ので、アルミスパイクによるpn接合部の破壊が極めて少
ない。このため、接合深さの深い部分を有する半導体領
域は、ｎ型の半導体領域に適用されている。
部分の接合深さを深くし、pn接合部にアルミスパイクが
到達しないように構成されている。ｐ型の半導体領域
は、その不純物の拡散速度がｎ型の不純物に比べて速い
ので、アルミスパイクによるpn接合部の破壊が極めて少
ない。このため、接合深さの深い部分を有する半導体領
域は、ｎ型の半導体領域に適用されている。
接合深さの深い部分を有するｎ型の半導体領域は、半
導体領域の上部の層間絶縁膜に形成される接続孔を通し
てｎ型の不純物が導入され、該不純物に引き伸し拡散を
施して形成されている。
導体領域の上部の層間絶縁膜に形成される接続孔を通し
てｎ型の不純物が導入され、該不純物に引き伸し拡散を
施して形成されている。
しかしながら、相補型のMISFETを構成する場合に、ｎ
型の不純物がその引き伸し拡散工程中に外部雰囲気中に
拡散し、該不純物が接続孔を通してｐ型の半導体領域の
主面部に拡散される。これによって、その不純物濃度が
低下するので、ｐ型の半導体領域とアルミニウム膜との
接続部分における抵抗値が400〜500［Ω／μm2］程度に
増大してしまう。このため、本発明者は、半導体集積回
路装置の動作速度の高速化を図ることができないという
問題点を見出した。
型の不純物がその引き伸し拡散工程中に外部雰囲気中に
拡散し、該不純物が接続孔を通してｐ型の半導体領域の
主面部に拡散される。これによって、その不純物濃度が
低下するので、ｐ型の半導体領域とアルミニウム膜との
接続部分における抵抗値が400〜500［Ω／μm2］程度に
増大してしまう。このため、本発明者は、半導体集積回
路装置の動作速度の高速化を図ることができないという
問題点を見出した。
なお、アルミスパイクを防止する技術は、例えば、日
経マグロウヒル社発行「日経エレクトロニクス別冊マイ
クロデバイセズ」1983年８月23日号、p122に記載されて
いる。
経マグロウヒル社発行「日経エレクトロニクス別冊マイ
クロデバイセズ」1983年８月23日号、p122に記載されて
いる。
［発明の目的］ 本発明の目的は、半導体領域と導電層の接続部におけ
る抵抗値を低減し、半導体集積回路装置の動作速度の高
速化を図ることが可能な技術を提供することにある。
る抵抗値を低減し、半導体集積回路装置の動作速度の高
速化を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要］ 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、接合深さの深い部分を有する半導体領域と
導電層との接続部を有する半導体集積回路装置におい
て、前記接続部に拡散防止膜を形成し、接合深さの深い
部分を形成する不純物の拡散を防止する。
導電層との接続部を有する半導体集積回路装置におい
て、前記接続部に拡散防止膜を形成し、接合深さの深い
部分を形成する不純物の拡散を防止する。
これによって、前記不純物が反対導電型の半導体領域
の主面部に拡散することを防止し、接続部における抵抗
値の増加を抑制することができるので、相補型MISFETを
有する半導体集積回路装置の動作速度の高速化を図るこ
とができる。
の主面部に拡散することを防止し、接続部における抵抗
値の増加を抑制することができるので、相補型MISFETを
有する半導体集積回路装置の動作速度の高速化を図るこ
とができる。
以下、本発明の構成について、本発明を、相補型のMI
SFETを備えた半導体集積回路装置に適用した一実施例と
ともに説明する。
SFETを備えた半導体集積回路装置に適用した一実施例と
ともに説明する。
［実施例］ 第１図乃至第７図は、本発明の一実施例の製造方法を
説明するための各製造工程における半導体集積回路装置
の要部断面図である。
説明するための各製造工程における半導体集積回路装置
の要部断面図である。
なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
まず、単結晶シリコンからなるp-型の半導体基板１を
用意する。この半導体基板１の所定の主面部にn-型のウ
エル領域２を形成する。
用意する。この半導体基板１の所定の主面部にn-型のウ
エル領域２を形成する。
そして、半導体素子形成領域以外の半導体基板１及び
ウエル領域２の主面上部に、シリコンの選択的な熱酸化
技術によって、フィールド絶縁膜３を形成する。該フィ
ールド絶縁膜３の形成と略同一製造工程によって、その
下部の半導体基板１の主面部に、ｐ型のチャネルストッ
パ領域４を形成する。前記フィールド絶縁膜３及びチャ
ネルストッパ領域４は、半導体素子間を電気的に分離す
るように構成される。
ウエル領域２の主面上部に、シリコンの選択的な熱酸化
技術によって、フィールド絶縁膜３を形成する。該フィ
ールド絶縁膜３の形成と略同一製造工程によって、その
下部の半導体基板１の主面部に、ｐ型のチャネルストッ
パ領域４を形成する。前記フィールド絶縁膜３及びチャ
ネルストッパ領域４は、半導体素子間を電気的に分離す
るように構成される。
この後、第１図に示すように、半導体素子形成領域の
半導体基板１及びウエル領域２の主面上部に、絶縁膜５
を形成する。該絶縁膜５は、主として、MISFETのゲート
絶縁膜を構成するようになっており、例えば、熱酸化技
術によって形成される酸化シリコン膜を用いる。
半導体基板１及びウエル領域２の主面上部に、絶縁膜５
を形成する。該絶縁膜５は、主として、MISFETのゲート
絶縁膜を構成するようになっており、例えば、熱酸化技
術によって形成される酸化シリコン膜を用いる。
第１図に示す絶縁膜５を形成する工程の後に、絶縁膜
５の所定の上部に導電層６を形成する。該導電層６は、
主として、MISFETのゲート電極を構成するようになって
おり、例えば、CVD技術によって形成される多結晶シリ
コン膜を用いる。該導電層６は、製造工程における第１
層目の導電層形成工程によって形成される。
５の所定の上部に導電層６を形成する。該導電層６は、
主として、MISFETのゲート電極を構成するようになって
おり、例えば、CVD技術によって形成される多結晶シリ
コン膜を用いる。該導電層６は、製造工程における第１
層目の導電層形成工程によって形成される。
また、導電層６は、高融点金属膜（Mo,Ta,Ti,W）、シ
リサイド膜（MoSi2，TaSi2，WSi2）又はその組合せ膜に
よって形成してもよい。
リサイド膜（MoSi2，TaSi2，WSi2）又はその組合せ膜に
よって形成してもよい。
そして、第２図に示すように、導電層６の両側部の半
導体基板１の主面部にn+型の半導体領域７を形成し、導
電層６の両側部のウエル領域２の主面部に、p+型の半導
体領域８を形成する。半導体領域7,8は、主として、MIS
FETのソース領域又はドレイン領域を構成するようにな
っている。
導体基板１の主面部にn+型の半導体領域７を形成し、導
電層６の両側部のウエル領域２の主面部に、p+型の半導
体領域８を形成する。半導体領域7,8は、主として、MIS
FETのソース領域又はドレイン領域を構成するようにな
っている。
半導体領域7,8は、例えば、イオン打込み技術によっ
て所定の不純物を導入し、該導入された不純物に引き伸
し拡散を施して形成する。半導体領域７は、例えば、0.
2［μｍ］程度の接合深さで形成し、半導体領域８は、
例えば、0.4［μｍ］程度の接合深さで形成する。
て所定の不純物を導入し、該導入された不純物に引き伸
し拡散を施して形成する。半導体領域７は、例えば、0.
2［μｍ］程度の接合深さで形成し、半導体領域８は、
例えば、0.4［μｍ］程度の接合深さで形成する。
ｎチャンネルMISFETQnは、主として、半導体基板１、
絶縁膜５、導電層６及び一対の半導体領域７によって略
構成されている。
絶縁膜５、導電層６及び一対の半導体領域７によって略
構成されている。
ｐチャネルMISFETQpは、主として、ウエル領域２、絶
縁膜５、導電層６及び一対の半導体領域８によって構成
されている。
縁膜５、導電層６及び一対の半導体領域８によって構成
されている。
第２図に示す半導体領域7,8を形成する工程の後に、
第３図に示すように、MISFETQn,Qp等の半導体素子を覆
うように絶縁膜９を形成する。
第３図に示すように、MISFETQn,Qp等の半導体素子を覆
うように絶縁膜９を形成する。
絶縁膜９は、主として、半導体素子とその上部に形成
される導電層との電気的な分離をするように構成されて
いる。絶縁膜９は、例えば、CVD技術で形成した酸化シ
リコン膜を用い、その膜厚を600［nm］程度に形成す
る。
される導電層との電気的な分離をするように構成されて
いる。絶縁膜９は、例えば、CVD技術で形成した酸化シ
リコン膜を用い、その膜厚を600［nm］程度に形成す
る。
第３図に示す絶縁膜９を形成する工程の後に、半導体
領域7,8の所定の上部の絶縁膜5,9を除去し、第４図に示
すように、接続孔10を形成する。接続孔10は、フォトレ
ジスト膜等のエッチング用マスクを用い、例えば、異方
性エッチング技術で形成する。
領域7,8の所定の上部の絶縁膜5,9を除去し、第４図に示
すように、接続孔10を形成する。接続孔10は、フォトレ
ジスト膜等のエッチング用マスクを用い、例えば、異方
性エッチング技術で形成する。
第４図に示す接続孔10を形成する工程の後に、第５図
に示すように、接続孔10部分を半導体領域7,8の主面上
部に、拡散防止膜11を形成する。また、拡散防止膜11
は、接続孔10を形成する工程において、絶縁膜5,9を除
去する際にその一部を残すことにより形成してもよい。
に示すように、接続孔10部分を半導体領域7,8の主面上
部に、拡散防止膜11を形成する。また、拡散防止膜11
は、接続孔10を形成する工程において、絶縁膜5,9を除
去する際にその一部を残すことにより形成してもよい。
拡散防止膜11は、半導体領域７に接合深さの深い部分
を形成するために導入される不純物が、その引き伸し拡
散工程中に外部雰囲気中に拡散しないようにするための
ものである。また、拡散防止膜11は、外部雰囲気中に拡
散する不純物が半導体領域８の主面部に拡散しないよう
にするためのものである。
を形成するために導入される不純物が、その引き伸し拡
散工程中に外部雰囲気中に拡散しないようにするための
ものである。また、拡散防止膜11は、外部雰囲気中に拡
散する不純物が半導体領域８の主面部に拡散しないよう
にするためのものである。
また、拡散防止膜11は、前記不純物の導入による半導
体領域７の主面部のダメージを抑制するようになってい
る。
体領域７の主面部のダメージを抑制するようになってい
る。
拡散防止膜11は、例えば、900［℃］程度の温度と20
［min］程度の時間の熱酸化技術を用い、その膜厚を10
［nm］程度で形成する。
［min］程度の時間の熱酸化技術を用い、その膜厚を10
［nm］程度で形成する。
また、拡散防止膜11は、例えば、CVD技術で形成した
酸化シリコン膜、窒化シリン膜等で形成してもよい。
酸化シリコン膜、窒化シリン膜等で形成してもよい。
第５図に示す拡散防止膜11を形成する工程の後に、接
合深さの深い部分を形成するために、拡散防止膜11を通
して半導体領域７の主面部のみにｎ型の不純物を導入す
る。該不純物は、例えば、５×1015［atoms/cm2］程度
の不純物濃度のリンイオンを50［KeV］程度のエネルギ
のイオン打込み技術で導入すればよい。
合深さの深い部分を形成するために、拡散防止膜11を通
して半導体領域７の主面部のみにｎ型の不純物を導入す
る。該不純物は、例えば、５×1015［atoms/cm2］程度
の不純物濃度のリンイオンを50［KeV］程度のエネルギ
のイオン打込み技術で導入すればよい。
この不純物は、拡散防止膜11を通して導入しているの
で、導入による半導体領域７の主面部のダメージを抑制
することができる。
で、導入による半導体領域７の主面部のダメージを抑制
することができる。
この後、前記導入された不純物に引き伸し拡散を施
し、第６図に示すように、半導体領域７と同一導電型で
電気的に接続され、それによりも接合深さの深いn+型の
半導体領域12を形成する。半導体領域12は、MISFETQnの
ソース領域又はドレイン領域の一部として使用されるも
ので、アルミスパイクによるpn接合部の破壊を抑制する
ためのものである。半導体領域12は、例えば、0.4〜0.5
［μｍ］程度の接合深さで形成する。
し、第６図に示すように、半導体領域７と同一導電型で
電気的に接続され、それによりも接合深さの深いn+型の
半導体領域12を形成する。半導体領域12は、MISFETQnの
ソース領域又はドレイン領域の一部として使用されるも
ので、アルミスパイクによるpn接合部の破壊を抑制する
ためのものである。半導体領域12は、例えば、0.4〜0.5
［μｍ］程度の接合深さで形成する。
前記半導体領域12は、例えば、950［℃］程度の温度
と20［min］程度の時間の引き伸し拡散によって形成す
る。
と20［min］程度の時間の引き伸し拡散によって形成す
る。
そして、半導体領域12を形成するｎ型の不純物は、拡
散防止膜11が設けられているので、引き伸し拡散工程中
に半導体領域７部分から外部雰囲気中に拡散することを
防止できる。さらに、たとえ外部雰囲気中にｎ型の不純
物が拡散しても、拡散防止膜11が設けられているので、
接続孔10を通して半導体領域８の主面部にそれが拡散す
ることを防止できる。すなわち、接続孔10部分における
半導体領域８の主面部の不純物濃度の低下を抑制し、ア
ルミニウム膜との接続部の抵抗値を例えば30［Ω／μ
m2］程度の小さな値にすることができる。これによっ
て、半導体集積回路装置の全体の配線抵抗値を低減する
ことができるので、動作速度の高速化を図ることができ
る。
散防止膜11が設けられているので、引き伸し拡散工程中
に半導体領域７部分から外部雰囲気中に拡散することを
防止できる。さらに、たとえ外部雰囲気中にｎ型の不純
物が拡散しても、拡散防止膜11が設けられているので、
接続孔10を通して半導体領域８の主面部にそれが拡散す
ることを防止できる。すなわち、接続孔10部分における
半導体領域８の主面部の不純物濃度の低下を抑制し、ア
ルミニウム膜との接続部の抵抗値を例えば30［Ω／μ
m2］程度の小さな値にすることができる。これによっ
て、半導体集積回路装置の全体の配線抵抗値を低減する
ことができるので、動作速度の高速化を図ることができ
る。
第６図に示す半導体領域12を形成した工程の後に、拡
散防止膜11を除去する。
散防止膜11を除去する。
この後、第７図に示すように、接続孔10を通して半導
体領域7,8と電気的に接続するように、絶縁膜９の上部
に導電層13を形成する。導電層13は、例えば、スパッタ
技術により形成したアルミニウム膜を用いる。この導電
層13は、製造工程における第２層目の導電層形成工程に
よって形成される。
体領域7,8と電気的に接続するように、絶縁膜９の上部
に導電層13を形成する。導電層13は、例えば、スパッタ
技術により形成したアルミニウム膜を用いる。この導電
層13は、製造工程における第２層目の導電層形成工程に
よって形成される。
前述したように、拡散防止膜11を形成したことによ
り、接続孔10部分における半導体領域８の主面部は、半
導体領域12を形成する不純物の拡散がなくなるので、半
導体領域８と導電層13との接続部における抵抗値を低減
することができる。
り、接続孔10部分における半導体領域８の主面部は、半
導体領域12を形成する不純物の拡散がなくなるので、半
導体領域８と導電層13との接続部における抵抗値を低減
することができる。
なお、前記実施例は、本発明を、ｎ型の半導体領域７
に接合深さが深い半導体領域12を設けた例に適用した
が、ｐ型の半導体領域８に接合深さの深い半導体領域を
設けた例に適用してもよい。
に接合深さが深い半導体領域12を設けた例に適用した
が、ｐ型の半導体領域８に接合深さの深い半導体領域を
設けた例に適用してもよい。
［効果］ 以上説明したように、本願において開示された新規な
技術によれば、以下に述べる効果を得ることができる。
技術によれば、以下に述べる効果を得ることができる。
（１）接合深さの深い部分を有する半導体領域と導電層
との接続部を有する半導体集積回路装置において、前記
接続部に拡散防止膜を形成し、接合深さの深い部分を形
成する不純物の拡散を防止することによって、前記不純
物が反対導電型の半導体領域の主面部に拡散することを
防止できるので、接続部における抵抗値の増加を抑制す
ることができる。
との接続部を有する半導体集積回路装置において、前記
接続部に拡散防止膜を形成し、接合深さの深い部分を形
成する不純物の拡散を防止することによって、前記不純
物が反対導電型の半導体領域の主面部に拡散することを
防止できるので、接続部における抵抗値の増加を抑制す
ることができる。
（２）前記（１）により、半導体集積回路装置の動作速
度の高速化を図ることができる。
度の高速化を図ることができる。
（３）前記（１）により、拡散防止膜を通して前記不純
物を導入するので、半導体基板又はウエル領域の主面部
のダメージを抑制することができる。
物を導入するので、半導体基板又はウエル領域の主面部
のダメージを抑制することができる。
（４）前記（３）により、半導体集積回路装置の電気的
特性の劣化を抑制することができる。
特性の劣化を抑制することができる。
以上、本発明者によってなされた発明を、前記実施例
にもとずき具体的に説明したが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
にもとずき具体的に説明したが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
第１図乃至第７図は、本発明の一実施例の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図である。 図中、7,8,12…半導体領域、９…絶縁膜、10…接続孔、
11…拡散防止膜、13…導電層である。
明するための各製造工程における半導体集積回路装置の
要部断面図である。 図中、7,8,12…半導体領域、９…絶縁膜、10…接続孔、
11…拡散防止膜、13…導電層である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−115173（ＪＰ，Ａ) 特開 昭59−72759（ＪＰ，Ａ) 特開 昭59−197161（ＪＰ，Ａ) 特開 昭58−25258（ＪＰ，Ａ) 特公 昭54−24269（ＪＰ，Ｂ１)
Claims (3)
- 【請求項１】（１）一主面に第１導電型を示す領域主面
及びそれと反対の第２導電型を示す領域主面とを有する
半導体基体を準備し、その第１導電型を示す領域主面及
び第２導電型を示す領域主面にゲート電極をそれぞれ形
成する工程と、 （２）該第１導電型を示す領域主面にそのゲート電極に
よって規定されるソースまたはドレイン領域となる第２
導電型の第１の半導体領域を、第２導電型を示す領域主
面にそのゲート電極によって規定されるソースまたはド
レイン領域となる第１導電型の第２の半導体領域をそれ
ぞれ形成する工程と、 （３）該第１の半導体領域、第２の半導体領域及びゲー
ト電極上部に第１の絶縁膜を形成する工程と、 （４）該第１の半導体領域面上部及び第２の半導体領域
面上部の該第１の絶縁膜を選択的に除去して半導体領域
との接続をなすための接続孔を形成する工程と、 （５）該接続孔部の第１の半導体領域及び第２の半導体
領域面部に第２の絶縁膜を設け、前記第２の半導体領域
面部をマスクで覆い、マスクされていない前記第１の半
導体領域面部の第２の絶縁膜を通して第１の半導体領域
内に第２導電型を示す不純物を導入した後に、前記マス
クを除去し、導入した不純物を熱拡散することにより第
１の半導体領域よりも接合深さの深い第３の半導体領域
を形成する工程と、しかる後 （６）前記接続孔部内に位置した前記第２の絶縁膜を除
去することにより、接続孔の大きさに対応する前記第３
の半導体領域表面及び第２の半導体領域表面を露出させ
る工程と、 （７）前記接続孔部に埋め込まれ、前記第３の半導体領
域表面及び第２の半導体領域表面に接する導電層をそれ
ぞれ形成する工程と、 からなることを特徴とする相補型MISFETを有する半導体
集積回路装置の製造方法。 - 【請求項２】前記第１の半導体領域及び第３の半導体領
域は、ｎ型の半導体領域であり、前記第２の半導体領域
は、ｐ型の半導体領域であることを特徴とする特許請求
の範囲第１項記載の相補型MISFETを有する半導体集積回
路装置の製造方法。 - 【請求項３】前記第２の絶縁膜は、前記第１の絶縁膜に
比べて薄く構成されてなることを特徴とする特許請求の
範囲第１項記載の相補型MISFETを有する半導体集積回路
装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021673A JP2509173B2 (ja) | 1985-02-08 | 1985-02-08 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
| KR1019850008576A KR940006668B1 (ko) | 1984-11-22 | 1985-11-16 | 반도체 집적회로 장치의 제조방법 |
| EP85114857A EP0183204A3 (en) | 1984-11-22 | 1985-11-22 | Process for fabricating semiconductor integrated circuit devices |
| CN85109742A CN85109742B (zh) | 1984-11-22 | 1985-11-22 | 制造半导体集成电路器件的方法 |
| US06/800,954 US4734383A (en) | 1984-11-22 | 1985-11-22 | Fabricating semiconductor devices to prevent alloy spiking |
| US07/351,323 US5055420A (en) | 1984-11-22 | 1989-05-09 | Process for fabricating semiconductor integrated circuit devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021673A JP2509173B2 (ja) | 1985-02-08 | 1985-02-08 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182254A JPS61182254A (ja) | 1986-08-14 |
| JP2509173B2 true JP2509173B2 (ja) | 1996-06-19 |
Family
ID=12061565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021673A Expired - Lifetime JP2509173B2 (ja) | 1984-11-22 | 1985-02-08 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509173B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320436B1 (ko) * | 1999-12-03 | 2002-01-16 | 박종섭 | 모스팻(ｍｏｓｆｅｔ) 제조방법 |
| JP4876193B1 (ja) * | 2011-08-08 | 2012-02-15 | 渡 高橋 | 花粉交配機 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115173A (en) * | 1977-03-18 | 1978-10-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5424269A (en) * | 1977-07-26 | 1979-02-23 | Hitachi Ltd | Catalytic reactor |
| JPS5825258A (ja) * | 1981-08-07 | 1983-02-15 | Mitsubishi Electric Corp | 相補形ｍｏｓ集積回路 |
| JPS5972759A (ja) * | 1982-10-20 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6046804B2 (ja) * | 1983-04-22 | 1985-10-18 | 株式会社東芝 | 半導体装置の製造方法 |
-
1985
- 1985-02-08 JP JP60021673A patent/JP2509173B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182254A (ja) | 1986-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |