JP2507475B2 - Semiconductor integrated circuit device using film carrier - Google Patents
Semiconductor integrated circuit device using film carrierInfo
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路を実装するフィルムキャリ
アとそれを用いた半導体装置に関する。The present invention relates to a film carrier on which a semiconductor integrated circuit is mounted and a semiconductor device using the film carrier.
（従来の技術） 近年、半導体集積回路の分野では、GHz帯で高速論理
動作を行なう化合物半導体集積回路の開発が盛んであ
る。例えばガリウム砒素（GaAs）基板上に電界効果トラ
ンジスタ（FET）を集積化した集積回路では100Ps程度の
高速のスイッチング動作を行なうものが得られている。
また、HEMT（High Electron Mobility Transister）やH
BT（Hetero Bipolar Transister）など更に高速で動作
するデバイスの開発が行なわれている。この様な高速動
作を行なう集積回路をパッケージ内に封入するとチップ
状態で得られる高速性が損われるという問題があった。
その一原因として、集積回路チップ内の論理素子が高速
のスイッチング動作を行なう際に電源線に急岐な過渡電
流が流れ、これが電源線のもつインダクタンスにより電
源電圧の降下をもたらすことが挙げられる。電源線のイ
ンダクタンスはパッケージ内の配線部のもつインダクタ
ンス分と集積回路チップと配線部を接続するボンディン
グワイヤのもつインダクタンス分がある。ワイヤのイン
ダクタンスは通常1mm当り0.5〜1mHという値を有してお
り、ワイヤ長１〜2mmとすると、１〜2nHとなる。(Prior Art) In recent years, in the field of semiconductor integrated circuits, the development of compound semiconductor integrated circuits that perform high-speed logic operation in the GHz band has been brisk. For example, an integrated circuit in which a field effect transistor (FET) is integrated on a gallium arsenide (GaAs) substrate has been obtained which can perform a high-speed switching operation of about 100 Ps.
In addition, HEMT (High Electron Mobility Transister) and H
Devices such as BT (Hetero Bipolar Transister) that operate at higher speed are being developed. Encapsulating such a high-speed integrated circuit in a package impairs the high-speed performance obtained in a chip state.
One of the causes is that a rapid transient current flows through the power supply line when the logic element in the integrated circuit chip performs high-speed switching operation, and this causes a drop in the power supply voltage due to the inductance of the power supply line. The inductance of the power supply line includes the inductance of the wiring part in the package and the inductance of the bonding wire connecting the integrated circuit chip and the wiring part. The inductance of the wire usually has a value of 0.5 to 1 mH per 1 mm, and is 1 to 2 nH when the wire length is 1 to 2 mm.
例えばパッケージ内の電源線のインダクタンスを合せ
て2nHとし、スイッチング時間を100psecの間に流れる過
渡電流を10mAとすると、この時の電源電圧降下はL di/d
tの式で計算すると約200mVとなる。この程度の電源電圧
変動でも、GaAs MESFETを用いた論理回路ではノイズマ
ージンが小さいため、動作を不安定にさせる。For example, if the inductance of the power supply lines in the package is set to 2nH and the transient current that flows during a switching time of 100psec is 10mA, the power supply voltage drop at this time is L di / d.
Approximately 200 mV is calculated by the formula of t. Even if the power supply voltage fluctuates to this extent, the logic circuit using the GaAs MESFET has a small noise margin, which makes the operation unstable.
従来、この様な電源電圧変動に対して、パッケージ外
部で電源線を接地線間にデカップリング用のコンデンサ
を接続することが行なわれている。しかし、GaAs論理回
路やそれ以上に高速の集積回路では、パッケージの外部
にコンデンサを接続してもパッケージ内部の電源線のも
つインダクタンスの影響を十分補償することは困難であ
る。Conventionally, a capacitor for decoupling has been connected between the power supply line and the ground line outside the package against such fluctuations in the power supply voltage. However, in a GaAs logic circuit or a higher speed integrated circuit, even if a capacitor is connected to the outside of the package, it is difficult to sufficiently compensate the influence of the inductance of the power supply line inside the package.
（発明が解決しようとする問題点） 以上の様に、従来の高速動作を行なう集積回路で、電
源線のもつインダクタンスにより、その本来持っている
高速性を十分発揮させることができないという問題があ
った。(Problems to be Solved by the Invention) As described above, in the conventional integrated circuit that operates at high speed, there is a problem in that the inherent high speed cannot be fully exerted due to the inductance of the power supply line. It was
本発明は、この様な問題を解決した半導体集積回路装
置を提供することを目的とする。An object of the present invention is to provide a semiconductor integrated circuit device that solves such a problem.
（問題点を解決するための手段） 本発明に係わる半導体集積回路装置は、集積回路チッ
プとの接続にフィルムキャリアを用いる。その際そのフ
ィルムキャリア上にデカップリング用のコンデンサを搭
載する。(Means for Solving Problems) A semiconductor integrated circuit device according to the present invention uses a film carrier for connection with an integrated circuit chip. At that time, a capacitor for decoupling is mounted on the film carrier.
（作用） 本発明の様に、集積回路チップとの接続にフィルムキ
ャリアを用いると、その接続は、バンプにより行なわれ
るため、ボンディングワイヤのもつインダクタンスより
著しく小さくすることができる。またフィルムキャリア
上にデカップリングコンデンサを形成することにより、
フィルムキャリア内の配線のもつインダクタンスの影響
を避けることができる。(Operation) When a film carrier is used for connection with an integrated circuit chip as in the present invention, the connection is made by bumps, so that the inductance can be significantly smaller than the inductance of the bonding wire. Also, by forming a decoupling capacitor on the film carrier,
It is possible to avoid the influence of the inductance of the wiring in the film carrier.
（実施例） 以下、本発明の実施例を図面を参照して詳細に説明す
る。第１図は一実施例のフィルムキャリアとそれを用い
た半導体装置の平面図である。１はポリイミドフィル
ム、２はインナーリード、３はアウターリード、４は集
積回路チップである。インナーリード２の先端にはスル
ーホールが形成され、集積回路チップ４とバンプにより
接続される。フィルムキャリアの中央部には、導体部５
が形成され、ポリイミドフィルム絶縁層をはさんでコン
デンサを形成される。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view of a film carrier of one embodiment and a semiconductor device using the film carrier. Reference numeral 1 is a polyimide film, 2 is an inner lead, 3 is an outer lead, and 4 is an integrated circuit chip. A through hole is formed at the tip of the inner lead 2 and is connected to the integrated circuit chip 4 by a bump. At the center of the film carrier, the conductor 5
And a capacitor is formed by sandwiching the polyimide film insulating layer.
第２図は中央部の集積回路チップ４とフィルムキャリ
アとの接合部の一部の拡大図である。バンプ７は予め集
積回路チップ４側に形成されてもよいし、あるいはフィ
ルムキャリア側に形成されても良い。例えば、集積回路
チップ側に形成される場合では、通常パッド８はTi-Pt-
Au、Cr-Cu-Au等のバリア金属層を介して金メッキにより
金バンプが形成される。フィルムキャリア側はSrメッキ
あるいはAuメッキを施しておく。次に350〜500℃に熱せ
られたツールを上面から押しあてることにより、フィル
ムキャリアの導体とチップ上のパッド８がバンプ７を介
して接合される。ツールの熱は、スルーホール６を通し
てバンプ７とパッド８に伝わるため、良好な接合が行わ
れる。バンプは金バンプに限らずハンダバンプでも良
い。FIG. 2 is an enlarged view of a part of the joint portion between the integrated circuit chip 4 and the film carrier in the central portion. The bumps 7 may be formed in advance on the integrated circuit chip 4 side or may be formed on the film carrier side. For example, when formed on the integrated circuit chip side, the pad 8 is usually made of Ti-Pt-
Gold bumps are formed by gold plating through a barrier metal layer such as Au or Cr-Cu-Au. The film carrier side is plated with Sr or Au. Next, by pressing a tool heated to 350 to 500 ° C. from the upper surface, the conductor of the film carrier and the pad 8 on the chip are bonded via the bump 7. Since the heat of the tool is transmitted to the bumps 7 and the pads 8 through the through holes 6, good bonding is performed. The bumps are not limited to gold bumps and may be solder bumps.
第２図（ｂ）（ｃ）は、第２図（ａ）のａ−ａ′,b−
ｂ′部における断面図でありリードＡは中央部の上面導
体5Aに接続され、リードＢは中央部の下面導体5Bにスル
ーホールを経由して接続される。2 (b) and (c) are aa 'and b- in FIG. 2 (a).
It is a cross-sectional view at the b'section, where the lead A is connected to the central upper surface conductor 5A and the lead B is connected to the central lower surface conductor 5B via a through hole.
従ってリードＡとリードＢの間でコンデンサが形成さ
れる。チップサイズを10mm角、中央部導体5A,5Bのサイ
ズを8mm角、ポリイミド層の厚さを25μとするとこの間
に形成される静電容量Ｃは、約90pFとなる。この時集積
回路テップ４から見たコンデンサの配置は第３図の様に
なる。高速論理動作を行なう集積回路チップでは、電源
等に急岐な電流が流れるため、デカップリング用のコン
デンサもできるだけ、チップの近傍に配置することが不
可欠である。コンデンサを外付けした場合では、フィル
ムキャリア内の配線のもつインダクタンスＬが問題とな
るが、本発明の如く、フィルムキャリア中にコンデンサ
を形成すると、バンプのインダクタンスのみとなり、著
しく小さく抑えることができ、小さな静電容量値でもチ
ップ近傍に配置することにより効果的に作用させること
ができる。Therefore, a capacitor is formed between the lead A and the lead B. When the chip size is 10 mm square, the size of the central conductors 5A and 5B is 8 mm square, and the thickness of the polyimide layer is 25 μ, the capacitance C formed between them is about 90 pF. At this time, the arrangement of capacitors as seen from the integrated circuit step 4 is as shown in FIG. In an integrated circuit chip that performs high-speed logic operation, a wide variety of currents flow in a power supply, etc. Therefore, it is essential to place a decoupling capacitor as close to the chip as possible. When the capacitor is attached externally, the inductance L of the wiring in the film carrier becomes a problem, but when the capacitor is formed in the film carrier as in the present invention, only the inductance of the bump can be suppressed, which can be suppressed to a very small value. Even a small capacitance value can be effectively operated by disposing it near the chip.
第４図は、他の実施例で、集積回路チップ４の中央部
に形成されるデカップリング用のコンデンサは、導体面
３層より構成される場合である。第４図（ｂ）（ｃ）は
第４図（ａ）のＣ−Ｃ′,d−ｄ′での断面図である。FIG. 4 shows another embodiment in which the decoupling capacitor formed in the central portion of the integrated circuit chip 4 is composed of three conductor planes. FIGS. 4 (b) and 4 (c) are sectional views taken along line CC 'and d-d' in FIG. 4 (a).
リードＣはスルーホール６を経由して最上層と最下層
の導体面5Aと接続され、リードＤはスルーホールを経由
して中層と接続されている。リードＣとリードＤ間に形
成される静電容量は第２図の場合より２倍の値が得られ
る。The lead C is connected to the uppermost and lowermost conductor surfaces 5A via the through hole 6, and the lead D is connected to the middle layer via the through hole. The capacitance formed between the lead C and the lead D is twice as large as that in the case of FIG.
なお、デカップリング用のコンデンサは、フィルムキ
ャリアの中空部に形成される場合について述べたが、フ
ィルムキャリアの四隅に設けても構わない。また中央部
のコンデンサは導体部を複数個に分割して、複数個のコ
ンデンサを形成しても構わない。また最下層導体面5Aに
更に絶縁層を形成してバンプ形成後の短絡を防止するよ
うな構造にしても構わない。また集積回路チップは高速
論理回路のみならずCMOSなどに対しても適用できる。Although the capacitor for decoupling is formed in the hollow portion of the film carrier, it may be provided at four corners of the film carrier. Further, the capacitor in the central portion may be divided into a plurality of conductor portions to form a plurality of capacitors. An insulating layer may be further formed on the lowermost conductor surface 5A to prevent a short circuit after bump formation. The integrated circuit chip can be applied not only to high-speed logic circuits but also to CMOS and the like.
〔発明の効果〕 高速動作を行なう集積回路チップに、本発明のフィル
ムキャリアを用いることにより次の様な効果が得られ
る。[Advantages of the Invention] The following advantages can be obtained by using the film carrier of the present invention in an integrated circuit chip that operates at high speed.
（１）デカップリングコンデンサがチップに近傍して形
成されるため、電源電圧の安定化をはかることができ
る。(1) Since the decoupling capacitor is formed near the chip, the power supply voltage can be stabilized.
（２）従って、集積回路チップの動作の安定化をはかる
ことができる。(2) Therefore, the operation of the integrated circuit chip can be stabilized.
【図面の簡単な説明】 第１図は本発明の一実施例を示すフィルムキャリアとそ
れを用いた半導体装置の平面図、第２図はフィルムキャ
リアと集積回路の接合部を示した図、第３図は原理を説
明する図、第４図は本発明の他の実施例を示した図であ
る。 １……ポリイミドフィルム、２……インナーリード ３……アウターリード、４……集積回路チップ ５……コンデンサを形成する導体面BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view of a film carrier showing one embodiment of the present invention and a semiconductor device using the same, and FIG. 2 is a view showing a joint portion between the film carrier and an integrated circuit. FIG. 3 is a diagram for explaining the principle, and FIG. 4 is a diagram showing another embodiment of the present invention. 1 ... Polyimide film, 2 ... Inner lead 3 ... Outer lead, 4 ... Integrated circuit chip 5 ... Conductor surface that forms a capacitor
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−84689（ＪＰ，Ａ) 特開 昭64−84625（ＪＰ，Ａ) 特開 昭63−302531（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A 64-84689 (JP, A) JP-A 64-84625 (JP, A) JP-A 63-302531 (JP, A)
Claims (2)
成してなるフィルムキャリアを用いた半導体集積回路装
置において、前記フィルムキャリア内にデカップリング
用のコンデンサが形成されていることを特徴とするフィ
ルムキャリアを用いた半導体集積回路装置。1. A semiconductor integrated circuit device using a film carrier in which a wiring pattern is formed on a flexible insulating film, wherein a decoupling capacitor is formed in the film carrier. A semiconductor integrated circuit device using a film carrier.
ムキャリアの中央部に積層構造にて形成されていること
を特徴とした特許請求の範囲第１項記載のフィルムキャ
リアを用いた半導体集積回路装置。2. The semiconductor integrated circuit device using a film carrier according to claim 1, wherein the decoupling capacitor is formed in a laminated structure at the center of the film carrier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24085587A JP2507475B2 (en) | 1987-09-28 | 1987-09-28 | Semiconductor integrated circuit device using film carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24085587A JP2507475B2 (en) | 1987-09-28 | 1987-09-28 | Semiconductor integrated circuit device using film carrier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484624A JPS6484624A (en) | 1989-03-29 |
| JP2507475B2 true JP2507475B2 (en) | 1996-06-12 |
Family
ID=17065712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24085587A Expired - Lifetime JP2507475B2 (en) | 1987-09-28 | 1987-09-28 | Semiconductor integrated circuit device using film carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507475B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69010546T2 (en) * | 1989-04-17 | 1995-02-09 | Matsushita Electric Ind Co Ltd | High frequency semiconductor device. |
| JP2697547B2 (en) * | 1993-03-11 | 1998-01-14 | 日本電気株式会社 | Semiconductor integrated circuit device |
-
1987
- 1987-09-28 JP JP24085587A patent/JP2507475B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484624A (en) | 1989-03-29 |
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