JP2025502020A - 故障注入攻撃対策 - Google Patents

Abstract

方法が、第１の値及び第２の値並びに第１の比較イネーブルコマンドをハードウェアコンパレータ回路内のそれぞれの第１のオペランド、第２のオペランド、及び第１の比較イネーブルコマンドレジスタにプログラムすること（４１０）を含む。本方法は、第１及び第２の値に対応する第１の一致が存在すると判定し（４４０、４５０）、第３の値を第１のオペランドレジスタに、第４の値を第２のオペランドレジスタにプログラムし、第２の比較イネーブルコマンドをハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることを含む。本方法は、第３及び第４の値に対応する第２の一致が存在するとの判定に応答して、成功割り込み信号をアサートし、第５の値を第１のオペランドレジスタに、第６の値を第２のオペランドレジスタにプログラムし（４７２）、第２の比較イネーブルコマンドをハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることを含む。

Description

故障注入攻撃は、攻撃者がデバイス内のリソース（例えば、メモリ、インターフェースなど）にアクセスすることを可能にするツールである。攻撃者は、予測不可能なシステム挙動及びセキュリティ違反を引き起こすことによって、リソースへの不正アクセスを得る可能性がある。故障をシステムに注入するためのいくつかの技法には、電圧グリッチ注入、クロックグリッチ注入、及び電磁故障注入（ＥＭＦＩ）が含まれ得る。故障注入攻撃により、命令が破損されたり、命令が実行中にスキップされたり、命令のための引数が破損されたり、不適切な実行フローが引き起されたりなどし得る。例えば、故障注入攻撃は、特定のリソースへのアクセスを保護する認証メカニズムを迂回させ、それによってリソースへのアクセスを公に晒し得る。いくつかのソフトウェア符号化の実施は、リソースへのアクセスを保護するための全体的なセキュリティを改善し得るが、そのような実施は、充分に同期された故障注入攻撃に対する充分な強力な順応性を提供しない場合がある。

一例において、或る方法が、第１の値及び第２の値、並びに第１の比較イネーブルコマンドを、ハードウェアコンパレータ回路内のそれぞれの、第１のオペランド、第２のオペランド、及び第１の比較イネーブルコマンドレジスタにプログラムすることを含む。この方法は、第１の値及び第２の値に対応する第１の一致が存在することを判定することと、第３の値を第１のオペランドレジスタに、第４の値を第２のオペランドレジスタにプログラムすることと、第２の比較イネーブルコマンドをハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることとを含む。第３及び第４の値に対応する第２の一致が存在するという判定に応答して、この方法は、成功割り込み信号をアサートすることと、第５の値を第１のオペランドレジスタに、第６の値を第２のオペランドレジスタにプログラムすることと、第２の比較イネーブルコマンドをハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることとを含む。

別の例において、集積回路（ＩＣ）が、コンピュータリソースと、ハードウェアコンパレータ回路と、ハードウェアコンパレータ回路に結合されるマイクロコントローラユニット（ＭＣＵ）とを含む。ハードウェアコンパレータ回路は、第１のオペランドレジスタ、第２のオペランドレジスタ、第１の比較イネーブルコマンドレジスタ、第２の比較イネーブルコマンドレジスタ、第３の比較イネーブルコマンドレジスタ、及びスクラッチパッドレジスタを含む。ＭＣＵは、第１の値を第１のオペランドレジスタに、第２の値を第２のオペランドレジスタに、第１の比較イネーブルコマンドを第１の比較イネーブルコマンドレジスタに、スクラッチパッド値をスクラッチパッドレジスタに書き込むように構成され、スクラッチパッド値は、コンピュータリソースを識別する。ＭＣＵは、第１及び第２の値に対応する第１の一致が存在することを判定し、第３の値を第１のオペランドレジスタに、第４の値を第２のオペランドレジスタに、第２の比較イネーブルコマンドを第２の比較イネーブルコマンドレジスタに書き込むように更に構成される。第３及び第４の値に対応する第２の一致が存在することを示す成功割り込み信号のハードウェアコンパレータ回路からの受信に応答して、ＭＣＵは、第５の値を第１のオペランドレジスタに、第６の値を第２のオペランドレジスタに書き込み、第２の比較イネーブルコマンドを第２の比較イネーブルコマンドレジスタに書き込むように構成される。

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

１つ又は複数の実施例において、故障注入攻撃に対する改善された対策を実装するシステムのブロック図である。

１つ又は複数の実施例において、故障注入攻撃に対する付加的な防御を提供するために利用し得るハードウェアコンパレータ回路のブロック図である。

１つ又は複数の実施例において、故障注入攻撃によるリソースアクセスの可能性を低減するためのプロセスを例示するフローチャートである。

図面において、（機能及び／又は構造のいずれかが）同じ又は同様の特徴に対して同じ参照番号が用いられている。

いくつかのソフトウェア技法において、リソース（例えば、メモリ、インターフェースなど）へのアクセスは、例えば、デジタル署名などのアクセスパラメータの計算、及び、新しく計算されたアクセスパラメータと以前に格納されたアクセスパラメータとの比較を含み得る。アクセスパラメータが一致するとリソースへのアクセスが許可される。アクセスパラメータが一致しない場合、リソースへのアクセスは拒否される。アクセスパラメータが一致するかどうかを判定するために、比較的少数の命令が必要とされる。例えば、ほとんどの符号化言語は、条件が「真」であるか「偽」であるかについてチェックされる「Ｉｆ－ｔｈｅｎ」命令の何らかの形態を有する。条件（例えば、アクセスパラメータが一致するかどうか）が真である場合、リソースへのアクセスが有効にされる。このようなソフトウェア命令は、故障注入攻撃によりスキップされる可能性がある。

本明細書に記載の故障注入対策システムは、リソースへのアクセスを有効にするために必要な条件をチェックする機能を、リソースを実際に有効にする機能から分離する。一実施例において、オペランドの１回又は複数回の比較（例えば、デジタル署名、パスワードなどのターゲットリソースに一意のアクセスパラメータ）が、ハードウェアコンパレータにおいて実施され、ハードウェアコンパレータは、比較が成功した場合、ハードウェア割り込みをトリガして、リソースへのアクセスを有効にするプロセスを完了する。リソースへのアクセスの許可された試行が行われていることを更に確実にするために、割り込みサービス（ＩＳＲ）ルーチンによって、付加的なチェックを実施することができる。

図１は、１つ又は複数の実施例に従ったシステム１００のブロック図である。１つ又は複数の実施例において、システム１００は集積回路（ＩＣ）として実装される。一例において、ＩＣはシステムオンチップ（ＳｏＣ）である。図１の例に示されるように、システム１００は、マイクロコントローラユニット（ＭＣＵ）２１１と、ハードウェアコンパレータ回路（ＨＷ ＣＭＰ）２１３と、ランダムアクセスメモリ（ＲＡＭ）２１５と、読み出し専用メモリ（ＲＯＭ）２１７と、フラッシュメモリ２１９と、を含む。ＭＣＵ２１１は、１つ又は複数のバス２１８を介して、ＲＡＭ２１５、ＲＯＭ２１７、フラッシュメモリ２１９、及びＨＷ ＣＭＰ２１３に結合される。

実行可能命令が、ＲＡＭ２１５、ＲＯＭ２１７、及び／又はフラッシュメモリ２１９の任意のものに格納され得、ＭＣＵ２１１によって実行され得る。図示の例において、ファームウェア２２１、成功割り込みサービスルーチン（ＩＳＲ）２２２、及び失敗ＩＳＲ２２３が、ＲＯＭ２１７に格納されている。ＲＯＭ２１７（並びにＲＡＭ２１５及びフラッシュメモリ２１９）は、非一時的コンピュータ可読媒体である。命令（例えば、ファームウェア２２１、成功ＩＳＲ２２２、及び失敗ＩＳＲ２２３）が、本明細書に記載するように、ＲＯＭ２１７から取り出され得、ＭＣＵ２１１によって実行され得る。或る機能を実施するファームウェア２２１、成功ＩＳＲ２２２、又は失敗ＩＳＲ２２３についての本明細書における言及は、対応する実行ファームウェア２２１、成功ＩＳＲ２２２、又は失敗ＩＳＲ２２３の実行の際にＭＣＵ２１１がそのような機能を実施することを含む。

システム１００はまた許可されたエンティティにのみ、アクセスが制限される１つ又は複数のコンピュータリソース２５０を含む。コンピュータリソース２５０は、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）インターフェース、メモリ（例えば、ＲＡＭ２１５、ＲＯＭ２１７、及び／又は、フラッシュメモリ２１９のうちの１つ又は複数、又はそれらのコンテンツのサブセット）、ＭＣＵ２１１内のリソースなど、システム１００へのインターフェースを含み得る。本明細書に記載されるように、ファームウェアを実行するＭＣＵ２１１と、割り込みサービスルーチン（ＩＳＲ）と、ＨＷ ＣＭＰ２１３との組合せが、コンピュータリソース２５０へのアクセスを有効にするために用いられる。一実施例において、ＭＣＵ２１１がファームウェア２２１を実行し、デジタル署名又は他のタイプの制御値（所与のコンピュータリソースへのアクセスを許可するために必要とされる）などのアクセスパラメータを計算し、新しく計算された署名と事前に格納された署名とを用いてＨＷ ＣＭＰ２１３にレジスタをプログラムする。次いで、ＨＷ ＣＭＰ２１３は、２つの署名の１回又は複数回の比較を実施する（各比較は、ＭＣＵ２１１がＨＷ ＣＭＰ２１３内のレジスタをプログラムすると実施される）。署名が一致する場合、成功割り込み（ＳＩ）２３０がＨＷ ＣＭＰによってＭＣＵ２１１にアサートされ、ＭＣＵ２１１は、成功ＩＳＲ２２３を実行することによって応答して、イネーブル信号２０９を介してターゲットコンピュータリソースを有効にする。別の実施例において、ＨＷ ＣＭＰ２１３は、イネーブル信号２０７を介してターゲットコンピュータリソースを有効にする。ＨＷ ＣＯＭＰ２１３によって実施される比較のいずれも一致しない場合、ＨＷ ＣＭＰ２１３は、ＦＩ２８０をＭＣＵ２１１にアサートし、ＭＣＵ２１１は失敗ＩＳＲ２２３を実行することによって応答する。後者の場合、ターゲットコンピュータリソース２５０は有効にされない。

図２は、一例におけるＨＷ ＣＭＰ２１３のブロック図である。この例において、ＨＷ ＣＭＰ２１３は、バスインタフェース３１０、構成及び制御レジスタ３２０、コントローラ３３５、デジタルコンパレータ３３０、タイマー３５０、ラッチ３６０Ａ、３６０Ｂ、及び３６０Ｃ、ＡＮＤゲート３７０Ａ及び３７０Ｂ、事象生成器３８０、並びに信号生成器３９０を含む。バスインタフェース３１０は、ＭＣＵ２１１とＨＷ ＣＭＰ２１３との間のバス２１８を介するアクセスを提供する。バスインタフェース３１０を介して、ＭＣＵ２１１は、構成及び制御レジスタ３２０内のレジスタのうちの１つ又は複数を書き込む（又は読み出す）ことができる。レジスタは、クリアレジスタ３２１、第１の比較イネーブルコマンドレジスタ３２２、第２の比較イネーブルコマンドレジスタ３２３、第３の比較イネーブルコマンドレジスタ３２４、オペランドＡレジスタ３２５、オペランドＢレジスタ３２６、スクラッチパッドレジスタ３２７、タイムアウトレジスタ３２８、及び状態レジスタ３２９を含む。コントローラ３３５は、レジスタにアクセスし、後述するように応答する。コントローラ３３５と構成及び制御レジスタ３２０との間の信号接続３５３が、１つ又は複数の信号を含み得る。信号接続３５３は、コントローラ３３５がレジスタのうちの１つ又は複数を読み出す及び／又は書き込むことを可能にし得る。

デジタルコンパレータ３３０は、ｍビットのコンパレータであり、入力３３２及び３３４を有する。デジタルコンパレータは、入力３３２上のｍビット値を入力３３４上のｍビット値と比較する。比較はビット単位の比較である（例えば、オペランドＡレジスタ３２５のビット０が、オペランドＢレジスタ３２６のビット０と比較され、レジスタ３２５のビット１が、レジスタ３２６のビット１と比較される、など）。一実施例において、ｍは２５６ビットであるが、ｍは任意の適切なビット数を含むことができる。デジタルコンパレータ３３０は、それぞれ、レジスタ３２５及び３２６からのオペランドＡとオペランドＢとを比較し、それに応じてコンパレータ出力信号３３６を出力する。一例において、コンパレータ出力信号３３６は、オペランドＡのすべてのビットがオペランドＢの対応するビットと一致する場合、論理高にアサートされる単一のデジタル信号であり、そうでない場合、コンパレータ出力信号３３６は、オペランドＡとＢとの間の任意の１つ又は複数のビットにおける不一致を示す論理低である。図２の例において、入力３３４上のバブルは、オペランドＢの逆数をオペランドＡと比較する前に、デジタルコンパレータがオペランドＢの各ビットを反転することを示す。そのような実施例において、ＭＣＵ２１１は、（ファームウェア２２１を介して）オペランドＡレジスタ３２５を書き込み、ＭＣＵがオペランドＢレジスタ３２６に書き込む値と比較される値の逆数を含む。例えば、ＨＷ ＣＭＰ２１３が新たに計算された署名を既存の署名と比較することをＭＣＵ２１１が目的とする場合、ＭＣＵ２１１は新たに計算された署名のビットを反転し、それらのビットをオペランドＡレジスタ３２５に書き込み、既存の署名の非反転ビットをオペランドＢレジスタに書き込むことができる。或いは、ＭＣＵは、新たに計算された署名の非反転ビットをオペランドＡレジスタ３２５に書き込み、既存の署名のビットを反転し、それらの（反転された）ビットをオペランドＢレジスタに書き込むことができる。更に他の実施例において、デジタルコンパレータ３３０は、その入力のいずれも反転せず、反転演算を実施することなく、レジスタ３２５及び３２６のビットを比較する。

デジタルコンパレータ３３０の出力は、ラッチ３６０Ａ、３６０Ｂ、及び３６０Ｃの入力に結合される。各ラッチ３６０Ａ～Ｃは、イネーブル（ＥＮ）入力を有する。ラッチ３６０ＡのＥＮ入力は、コントローラ３３５によって（イネーブルの第１の比較信号３４１を介して）制御される。ＡＮＤゲート３７０Ａの一方の入力はラッチ３６０Ａの出力に結合され、ＡＮＤゲート３７０Ａの他方の入力はコントローラ３３５に結合される（そして、イネーブルの第２の比較信号３４２を受信する）。ＡＮＤゲート３７０Ａの出力は、ラッチ３６０ＢのＥＮ入力に結合される。ＡＮＤゲート３７０Ｂの一方の入力はラッチ３６０Ｂの出力に結合され、ＡＮＤゲート３７０Ｂの他方の入力はコントローラ３３５に結合される（そして、イネーブルの第３の比較信号３４３を受信する）。ＡＮＤゲート３７０Ｂの出力は、ラッチ３６０ＣのＥＮ入力に結合される。以下に記載するように、オペランドＡ及びオペランドＢレジスタの内容の比較のシーケンスが、ラッチ３６０Ａをイネーブルにするコントローラ３３５で実施され、次いで、オペランドＡ及びＢの第１の成功した比較がラッチ３６０Ａによってラッチされ、それによって、コントローラ３３５によるイネーブルの第２の比較信号３４２のアサート時にラッチ３６０Ｂを有効にする。次いで、オペランドＡ及びＢレジスタの第２の成功した比較が、ラッチ３６０Ｂを介してラッチされて、コントローラ３３５によるイネーブルの第３の比較信号３４３のアサート時にラッチ３６０Ｃを有効にし、次いで、ラッチ３６０Ｃは、オペランドＡ及びＢレジスタの第３の成功した比較をラッチする。図２の例では３つのラッチが示されているが、任意の個数のラッチを含むことができる。

事象生成器３８０は、ラッチ３６０Ａの第１の結果出力信号３６２と、ラッチ３６０Ｂの第２の結果出力信号３６４とを受信する。第１及び第２の結果は、デジタルコンパレータ３３０によるそれぞれの比較の間オペランドＡがオペランドＢと一致する場合、論理高に対応する。第１及び第２の結果信号のいずれか又は両方が不一致を示す場合、事象生成器３８０は、ＦＩ信号２８０をＭＣＵ２１１にアサートする。第１及び第２の結果信号の両方がオペランドＡ及びＢの一致が成功したことを示す場合、事象生成器は、ＳＩ信号２３０をＭＣＵ２１１にアサートする。ＭＣＵ２１１は、アサートされている特定の割り込みに対応するＩＳＲ（成功ＩＳＲ２２２又は失敗ＩＳＲ２２３）を実行する。一実施例において、コントローラ３３５は、有限状態機械として実装される。したがって、コントローラ３３５の状態は事前定義されており、各状態は、特定の他の状態から、また、事前定義されたシグナリングでのみ、入力される。コントローラが条件、信号、状態などの任意の他のセットを検出した場合、コントローラは、故障信号３４５を事象生成器３８０にアサートする。アサートされた故障信号３４５は、事象生成器にＦＩ信号２８０をアサートさせる。

ＭＣＵ２１１は、タイムアウトレジスタ３２８に時間値を書き込むこともできる。時間値はＭＣＵ２１１が構成及び制御レジスタ３２０に値を書き込むことを可能にするのに充分に長い（例えば、レジスタを更新するのに必要な時間量よりも１０％長い）値であり得る。ＭＣＵが構成及び制御レジスタ３２０のすべてを完全に更新する前にタイマー３５０が満了した場合、タイマー３５０はタイムアウト信号３５２を事象生成器３８０にアサートし、事象生成器３８０は、失敗割り込み２８０をアサートすることによって応答し、プロセスはブロックされる。いくつかの実施例において、レジスタに書き込まれる値のサイズは、バス２１８の幅よりも大きい。したがって、構成及び制御レジスタ３２０に値を完全に書き込むために、複数の書き込みサイクルが実施される。コントローラ３３５は、タイムアウトレジスタ３２８を読み出し、タイマー３５０をプログラムして、タイムアウトレジスタ値に対応する時間の間、カウントを開始する。コントローラ３３５は、ＭＣＵ２１１が構成及び制御レジスタ３２０に新しい値のセットをロードするのを完了すると、タイマー３５０を停止する。一例において、ＭＣＵ２１１は、レジスタ更新プロセスの終わりを示すパケットをコントローラ３３５に送り得る。別の例において、構成及び制御レジスタ３２０は、レジスタ更新が完了したことを示す信号（信号接続３５３内の信号）をコントローラ３３５にアサートする。レジスタ３２０が完全に更新されるまでにタイマー３５０が満了した場合、タイマーはタイムアウト信号３５２をアサートし、これにより事象生成器３８０は失敗割り込み２８０をアサートする。失敗割り込み２８０のアサートは、ターゲットリソース２５０がイネーブルされることを防止する。したがって、事象生成器３８０はオペランドＡ及びＢの比較のいずれも失敗した場合、異常な挙動が検出された場合、又はタイムアウトが発生した場合に、失敗割り込み信号２８０をアサートする。

図２の例において、ラッチ３６０Ｃの出力は、第３の結果信号３６６であり、信号生成器３９０の入力に提供される。第３の結果信号３６６はまた、スクラッチパッド３２７内の読み出しイネーブルビット（又は複数の読み出しイネーブルビット）３７３をアサートし、それによって、スクラッチパッド３２７をＭＣＵ２１１によって読み出し可能にする。そうでない場合、スクラッチメモリレジスタ３２７は以下に記載するように、ＭＣＵ２１１によって読み取り可能ではない。

（後述する）一実施例において、ＭＣＵは、ターゲットコンピュータリソース２５０が有効にされる前にＭＣＵ２１１に１つ又は複数の動作を実施させる成功ＩＳＲ２２２を実行することによって、ＳＩ信号２３０のアサートに応答する。そのような動作が成功した場合、ＭＣＵ２１１は、ターゲットコンピュータリソースを有効にするためにイネーブル信号２０９をアサートする。別の実施例において、成功ＩＳＲがＨＷ ＣＭＰ２１３のレジスタを再度プログラムして、オペランドの更に別の比較を実施することができ、この比較が成功すると、ＨＷ ＣＭＰ２１３内の信号生成器３９０がイネーブル信号２０７をターゲットコンピュータリソース２５０にアサートする。

状態レジスタ３２９は、ＭＣＵ２１１によって読み出すことができ、ＨＷ ＣＭＰの動作及び状態に関する状態情報を提供する。一例において、コントローラ３３５は、本明細書に記載するオペランド比較動作の各々の成功／失敗の結果を用いて状態レジスタ３２９を更新する。クリアレジスタ３２１は、スクラッチパッドレジスタ３２７をディセーブルすることを含む、ＨＷ ＣＭＰを初期状態にリセットするために用いられ得る。ＭＣＵ２１１はＨＷ ＣＭＰ２１３をリセットするために、任意の時点でクリアレジスタ３２１に書き込むことができる。例えば、ＭＣＵ２１１は認証プロセスを完了し、ターゲットコンピュータリソース２５０をイネーブルにした後、ＨＷ ＣＭＰ２１３をリセットするためにクリアレジスタ３２１に書き込むことができ、その結果、スクラッチパッドレジスタ３２７はコンピュータリソース２５０を有効にするための次のプロセスの開始時に読み取り可能ではない。

図３は、ターゲットコンピュータリソースへのアクセスを有効にするための方法を示す。コンピュータリソース２５０を有効にするための以前の試みの終わりに、ＭＣＵ２１１（ファームウェアの実行中）は、ＨＷ ＣＭＰ２１３内のクリアレジスタ３２１に書き込み、それは、部分的に、スクラッチパッドレジスタ３２７の読み出しイネーブル能力を更新して、読み出しを許可しないようにしている。その時点で、スクラッチパッドレジスタ３２７は書き込まれ得るが、読み出され得ない。

工程４１０において、この方法は、入力源からターゲットリソース２５０のためのアクセスパラメータを受け取ることを含む。アクセスパラメータは新たに計算されたデジタル署名（例えば、ＭＣＵ２１１によって計算される）、パスワード、ＰＩＮなどであり得る。一実施例において、アクセスパラメータは、ターゲットリソースに一意である。一実施例において、工程４１０は、割り込みサービスルーチンの一部ではないファームウェアを実行するＭＣＵ２１１によって実施される。

４３０において、この方法は、ランダム（又は擬似ランダム時間）遅延を実装することを含む。任意の適切なソフトウェア又はハードウェア実装遅延関数を使用して、ランダム遅延を実装することができる。一例において、遅延は、１０～２００ミリ秒であり得る。工程４３０及び工程４８０（後述）におけるランダム遅延の導入は、リソースへのアクセスにさらすことによる同期故障注入攻撃のリスクを最小限とするのに役立つ。

４４０において、この方法は、（工程４１０からの）受け取ったアクセスパラメータと事前設定されたアクセスパラメータとの間の比較を実施することを含む。事前設定アクセスパラメータは、事前に計算されていてもよく、ターゲットリソースのための既知の有効なパラメータである。事前設定されたアクセスパラメータは、メモリデバイス（ＲＡＭ２１５、ＲＯＭ２１７、及びフラッシュメモリ２１９）のうちの任意のものに格納され得、ＭＣＵ２１１によってそこから取り出され得る。

一実施例において、工程４４０は、割り込みサービスルーチンの一部ではないファームウェアを実行するＭＣＵ２１１によって実施される。一例において、ＭＣＵ２１１は、オペランドレジスタ３２５及び３２６にアクセスパラメータを書き込む。例えば、ＭＣＵ２１１は、新たに計算されたアクセスパラメータのビット単位の反転を実施し、次いで、反転された新たに計算されたアクセスパラメータをオペランドＡレジスタ３２５に書き込むことができる。また、ＭＣＵ２１１は、予め設定されたアクセスパラメータ（非反転）をオペランドＢレジスタ３２６に書き込んでもよい。工程４４０の一部として、ＭＣＵ２１１はまた、第１の比較イネーブルコマンドレジスタ３２２に値を書き込み、ＨＷ ＣＭＰ２１３のコントローラ３３５をトリガして、ラッチ３６０Ａが第１の比較の結果をラッチすることを可能にし、スクラッチパッドレジスタ３２７に値を書き込むこともできる。スクラッチパッドレジスタ３２７に書き込まれた値は、イネーブルされるべきターゲットコンピュータリソースを識別することができる。ＭＣＵ２１１は、タイムアウトレジスタ３２８に時間値を書き込むこともできる。この時点で、ＭＣＵ２１１は、第２及び第３の比較イネーブルコマンドレジスタ３２３及び３２４に書き込みを行わない。

上述のように、コントローラ３３５は、有限状態機械（例えば、論理ゲート、カウンタ、フリップフロップ等の組み合わせ）として実装され、プロセスフローのこの時点で、コントローラ３３５は、第１の比較動作を有効にするように、第１の比較イネーブルコマンドレジスタが書き込まれることを予期している状態にある。第２又は第３の比較イネーブルコマンドレジスタが書き込まれてこれらのそれぞれのコマンドを有効にする場合、コントローラ３３５は、ＦＩ信号２８０をアサートすることによって応答する。しかしながら、第１の比較イネーブルコマンドレジスタ３２２のみが、実施されるべき比較を示す値で書き込まれる場合、コントローラ３３５は、ラッチ３６０Ａ（図示せず）へのクロックエッジの発生時に、ラッチ３６０Ａを有効にするためにイネーブルの第１の比較信号３４１を論理状態（例えば、論理高）にアサートする。デジタルコンパレータ３３０は、オペランドＡ及びＢレジスタ３２５及び３２６内の値を比較し（いくつかの実施例において、オペランドＢのビットを反転させる）、比較が成功したか又は失敗であったかどうかを示す信号３３６を出力する（工程４５０）。対応するビットの全てが一致する場合、デジタルコンパレータ３３０は、信号３３６を第１の論理状態（例えば、論理高）にアサートするが、対応するビットのいずれかが一致しない場合、デジタルコンパレータ３３０は、信号３３６を第２の論理状態（例えば、論理低）にアサートして、オペランドが一致しなかった（「いいえ」の分岐）ことを示す。

判定工程４５０からの「いいえ」の分岐は、コンパレータの出力信号３３６が論理ロー状態（オペランド不一致）であることから生じる。この場合、事象生成器３８０は、ＭＣＵ２１１に対してＦＩ２８０をアサートし、ＭＣＵ２１１は、失敗事象に対応する失敗ＩＳＲ２２３を実施することで応答する。図３のフローチャートにおいて、失敗ＩＳＲ（ＭＣＵ２１１によって実施される）が例えば、工程４９０及び４９２を実施する。工程４９０において、失敗割り込みサービスルーチンは、潜在的な故障注入攻撃の一部として、工程４１０において受け取った新しく計算されたアクセスパラメータを識別する。識別されたアクセスパラメータは、システム１００内のメモリのいずれかに格納され得る。工程４９２において、失敗ＩＳＲは、セキュリティアクセス応答を実施し、セキュリティアクセス応答は、例えば、ターゲットリソース２５０にアクセスするための要求を開始した入力源にメッセージ又は信号を送ることを含み得る。メッセージ又は信号は、例えば、入力源が「拒否リスト」にリストされていることを示し得、これは、システム１００が同じ入力源からの将来のリソースアクセス要求に応答することを防止する。入力源は、グローバル一意識別子（ＧＵＩＤ）、シリアル番号、インターネットプロトコル（ＩＰ）アドレス（又は他のタイプのアドレス）などの任意の適切なタイプの識別子によって識別され得る。

しかしながら、オペランドは、デジタルコンパレータ３３０によって検出されるように一致していてもよい。ＭＣＵ２１１は、コントローラ３３５によって更新された状態レジスタ３２９を読み出して、第１の比較動作の成功を示す。ＭＣＵ２１１が第１の比較が成功したことを確認すると（判定工程４５０からの「はい」の分岐）、この方法は、工程４３０において、ＭＣＵ２１１が、遅延と同じ又は異なる長さであり得るランダム遅延を実装することを含む。

工程４８２において、この方法は、２つの値間の比較を実施することを含む。１つの値は、（工程４１０からの）受け取ったアクセスパラメータであり得、他方の値は、事前設定されたアクセスパラメータであり得る（したがって、工程４４０において比較されたものと同じ２つのアクセスパラメータ）。しかし、工程４８２で比較される値は、工程４４０で比較された値とは異なる値であってもよい。

一実施例において、工程４８２は、割り込みサービスルーチンの一部ではないファームウェアを実行するＭＣＵ２１１によって実施される。一例において、ＭＣＵ２１１は、第２の比較動作のために比較される値を、オペランドレジスタ３２５及び３２６に書き込む（例えば、工程４４０においてそこに書き込まれたアクセスパラメータを上書きする）。上述したように、ＭＣＵ２１１は、反転値をレジスタに書き込む前に、オペランドＡレジスタ３２５に書き込むべき値をビット単位で反転することができる。ＭＣＵ２１１は、他方の値（反転されていない）をオペランドＢレジスタ３２６に書き込むこともできる。工程４８２の一部として、ＭＣＵ２１１はまた、第２の比較動作を実施するためにＨＷ ＣＭＰ２１３のコントローラ３３５をトリガするために、第２の比較イネーブルコマンドレジスタ３２３に値を書き込むことができる。

プロセスフローのこの時点で、コントローラ３３５は、第２の比較動作を有効にするために、第２の比較イネーブルコマンドレジスタが書き込まれることを予期している状態にある。第１又は第３の比較イネーブルコマンドレジスタがこれらのそれぞれのコマンドを有効にするように書き込まれる場合、コントローラ３３５は、失敗割り込み信号２８０をアサートすることによって応答する。しかしながら、第２の比較イネーブルコマンドレジスタ３２３のみが、実施されるべき比較を示す値で書き込まれる場合、コントローラ３３５は、以下で更に説明されるように、ＡＮＤゲート３７０Ｂを介してラッチ３６０Ｂを有効にするために、イネーブルの第２の比較信号３４２を論理状態（例えば、論理高）にアサートする。上述のように、デジタルコンパレータ３３０は、オペランドＡ及びＢレジスタ３２５及び３２６内の値を比較し（いくつかの実施例において、オペランドＢのビットを反転させ）、この第２の比較が成功であったか失敗であったかを示す信号３３６を出力する。対応するビットの全てが一致する場合、デジタルコンパレータ３３０は、信号３３６を第１の論理状態（例えば、論理高）にアサートするが、対応するビットのいずれかが一致しない場合、デジタルコンパレータ３３０は、信号３３６を第２の論理状態（例えば、論理低）にアサートして、オペランドが一致しなかったことを示す。

第１の比較が成功すると、コンパレータ出力信号３３６は論理１となり、これは、イネーブルの第１の比較信号３４１のコントローラ３３５によるアサートに応答して、ラッチ３６０Ａを介してラッチされる。第２の比較イネーブルコマンドレジスタ３２３が、実施されるべき第２の比較を示す値を含むことに応答して、コントローラは、イネーブルの第２の比較信号３４２をアサートする。その時点で、ＡＮＤゲート３７０Ａへの両方の入力は論理高であり、ラッチ３６０Ｂは、デジタルコンパレータ３３０の出力信号３３６をラッチする（これはオペランドＡ及びＢが一致する場合、論理１となる）。

制御は、工程４５５に進み、ここで、この方法は、第２の比較が成功したか又は失敗したかを判定する（第１の比較は判定工程４５０で成された）。第２の比較が失敗した（例えば、オペランドＡ及びＢが一致しなかった）場合、事象生成器３８０は、失敗割り込み信号２８０をアサートし、失敗ＩＳＲがＭＣＵ２１１によって実行される（上述のような、工程４９０及び４９２）。第２の比較が成功した場合、事象生成器３８０は、成功割り込み信号２３０をＭＣＵ２１１にアサートし、ＭＣＵ２１１は、成功ＩＳＲ２２２を実行することによって応答する。

図３のフローチャートにおいて、一実施例における（ＭＣＵ２１１によって実行される）成功ＩＳＲは、工程４７０～４７６を実施する。工程４７０において、成功ＩＳＲは、上述のようにランダム遅延を実施する。

工程４７２において、成功ＩＳＲは、実施されるべき第３の比較をイネーブルする。この工程は、上述のように、第３の比較イネーブルコマンドレジスタ３２４並びにオペランドＡ及びＢレジスタ３２５及び３２６をプログラムする成功ＩＳＲによって実施され得る。オペランドレジスタにプログラムされる値は、第１及び／又は第２の比較動作におけるものと同じ値であってもよく、又は異なる値であってもよい。上述のように、１つの値は、値の反転したバージョンであってもよい。第３の比較イネーブルコマンドレジスタ３２４に書き込まれた値は、第３の比較動作が実施されるべきことをコントローラ３３５に示す。最初の２つの比較動作がその順序で成され、両方の比較が成功した場合、コントローラ３３５は、第３の比較が開始されることを予期する状態になる。第３の比較イネーブルコマンドレジスタが、比較を開始するための値で書き込まれたときに、コントローラ３３５がその状態にない場合、コントローラ３３５は、故障信号３４５を事象生成器３８０にアサートし、事象生成器は、前述のように、失敗割り込み信号２８０をアサートして、成功ＩＳＲを終了し、失敗ＩＳＲの実行をインスタンス化する。

最初の２つの比較動作が成功したと仮定すると、ラッチ３６０Ｂからの第２の結果出力信号３６４は論理高になる。また、コントローラ３３５は、イネーブルの第３の比較信号３４３をアサートすることによって、第３の比較イネーブルコマンドレジスタ３２４に書き込まれた値に応答し、それゆえ、ＡＮＤゲート３７０Ｂへの両方の入力は論理高になる。次いで、ラッチ３６０Ｃがイネーブルされ、コンパレータの出力信号３３６が、第３の結果信号３６６としてラッチ３６０Ｃによってラッチされる。第３の結果信号３６６は、デジタルコンパレータ３３０によって比較された２つの値が同じであった場合、論理高となる（上述のような起こり得る反転を考慮する）。２つの値が異なる場合、第３の結果信号は論理低になる。

第３の結果信号３６６は、スクラッチパッドレジスタ３２７内の読み出しイネーブルビット３７３に結合される。スクラッチパッドレジスタ３２７は、第１の比較が実施される前に、ＭＣＵがＨＷ ＣＭＰ２１３の状態を初期的にクリアすると、読み出すことができなかった。第３の結果信号３６６が論理高である場合、スクラッチパッドレジスタ３２７は読み出し可能にされ、そうでない場合、スクラッチパッドレジスタは読み出し可能ではない。第３の結果信号３６６はまた、信号生成器３９０への入力として提供され得る。

工程４７４において、成功ＩＳＲは、スクラッチパッドレジスタ３２７の読み出しを試みる。第３の比較が失敗した場合、スクラッチパッドレジスタは可読ではなく、それによってターゲットリソース２５０へのアクセスを防止する。第３の比較が成功した場合、スクラッチパッドレジスタ３２７は読み出し可能であり、成功ＩＳＲはスクラッチパッドレジスタの値を読み出す。スクラッチパッドレジスタ３２７内の値は、イネーブルされるべきリソース２５０の識別子であり得る。工程４７６において、成功ＩＳＲは、例えば、対応するイネーブル信号２０９（図１）をアサートすることによって、ターゲットリソースを有効にする。

代替の実施例において、成功ＩＳＲ（ＭＣＵ２１１）がスクラッチパッドレジスタ３２７を読み出し、イネーブル信号２０９をターゲットリソース２５０にアサートするのではなく、成功ＩＳＲは、上述のように第３の比較イネーブルコマンド及びオペランドレジスタ３２３～３２６をプログラムし、ＨＷ ＣＭＰ２１３内の信号生成器３９０は、正しいイネーブル信号２０７をアサートする。複数のイネーブル信号２０７が図３に示されており、各イネーブル信号が別のリソースを有効にする。この実施例において、第３の結果信号３６６の論理高アサート（比較成功）が、スクラッチパッドレジスタ３２７が読み出されることを可能にし、これにより、スクラッチパッドレジスタ内の値が信号生成器３９０に提供される。次いで、信号生成器３９０は、スクラッチパッドレジスタからの値に対応するイネーブル信号２０７をアサートする。

本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行うためにデバイスＢを制御する信号を生成する場合、（Ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＡは、介在構成要素Ｃを介してデバイスＢに結合されて、デバイスＢはデバイスＡによって生成された制御信号を介してデバイスＡによって制御される。

或るタスク又は機能を行う「ように構成される」デバイスは、その機能を行うように製造業者によって製造時に構成され（例えば、プログラム及び／又は配線接続され）、及び／又は、その機能及び／又は他の付加的な又は代替の機能を行うように製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、ハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。

本発明の特許請求の範囲内に記載した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

1. コンピュータリソースへのアクセスを提供するための方法であって、前記方法が、
   第１の値及び第２の値並びに第１の比較イネーブルコマンドを、ハードウェアコンパレータ回路内のそれぞれの第１のオペランド、第２のオペランド、及び第１の比較イネーブルコマンドレジスタにプログラムすることと、
   前記第１及び第２の値に対応する第１の一致が存在すると判定することと、
   前記第１のオペランドレジスタに第３の値をプログラムし、前記第２のオペランドレジスタに第４の値をプログラムすることと、
   第２の比較イネーブルコマンドを前記ハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることと、
   前記第３及び第４の値に対応する第２の一致が存在するという判定に応答して、成功割り込み信号をアサートすることと、
   成功割り込みサービスルーチン（ＩＳＲ）によって、前記第１のオペランドレジスタに第５の値をプログラムし、前記第２のオペランドレジスタに第６の値をプログラムすることと、
   前記成功ＩＳＲによって、第２の比較イネーブルコマンドを前記ハードウェアコンパレータ回路内の第２の比較イネーブルコマンドレジスタにプログラムすることと、
   を含む、方法。
2. 請求項１に記載の方法であって、前記ハードウェアコンパレータ回路内のスクラッチパッドレジスタを、前記コンピュータリソースに対応するスクラッチパッド値でプログラムすることを更に含む、方法。
3. 請求項２に記載の方法であって、前記第５の値及び前記第６の値に対応する一致が存在すると判定することを更に含み、このことが、前記ハードウェアコンパレータ回路内の前記スクラッチパッドレジスタを読み取り可能にさせる、方法。
4. 請求項３記載の方法であって、更に、
   前記成功ＩＳＲによって、前記スクラッチパッドレジスタから前記スクラッチパッド値を読み出すことと、
   前記成功ＩＳＲによって、前記スクラッチパッド値に対応する前記コンピュータリソースを有効にすることと、
   を含む、方法。
5. 請求項３記載の方法であって、更に、
   前記スクラッチパッドレジスタからの前記スクラッチパッド値を前記ハードウェアコンパレータ内の信号生成器へ提供することと、
   前記信号生成器によって、前記スクラッチパッド値に対応する前記コンピュータリソースを有効にすることと、
   を含む、方法。
6. 請求項１に記載の方法であって、更に、前記第１の比較イネーブルコマンドが前記第１の比較イネーブルコマンドレジスタにプログラムされる前に、前記第２の比較イネーブルコマンドが前記第２の比較イネーブルコマンドレジスタにプログラムされることに応答して、前記ハードウェアコンパレータ回路によって失敗割り込み信号をアサートすることを含む、方法。
7. 請求項１に記載の方法であって、前記第１及び第２の値に対応する前記第１の一致が存在しないか又は前記第３及び第４の値に対応する前記第２の一致が存在しないという判定に応答して、前記ハードウェアコンパレータ回路によって失敗割り込みをアサートすることを更に含む、方法。
8. 請求項１に記載の方法であって、前記ハードウェアコンパレータ回路が、少なくとも、前記第１の一致が存在するとの前記判定に応答して、前記第３及び第４の値に対応する比較を実施することを可能にする、方法。
9. 集積回路（ＩＣ）であって、
   コンピュータリソース、
   第１のオペランドレジスタと、第２のオペランドレジスタと、第１の比較イネーブルコマンドレジスタと、第２の比較イネーブルコマンドレジスタと、第３の比較イネーブルコマンドレジスタと、スクラッチパッドレジスタとを含むハードウェアコンパレータ回路、及び
   前記ハードウェアコンパレータ回路に結合されるマイクロコントローラユニット（ＭＣＵ）、
   を含み、
   前記ＭＣＵが、
   前記第１のオペランドレジスタへの第１の値の書き込み、前記第２のオペランドレジスタへの第２の値の書き込み、前記第１の比較イネーブルコマンドレジスタへの第１の比較イネーブルコマンドの書き込み、及び前記スクラッチパッドレジスタへのスクラッチパッド値の書き込みをすることであって、前記スクラッチパッド値が前記コンピュータリソースを識別する、前記書き込みをすることと、
   前記第１及び第２の値に対応する第１の一致が存在すると判定することと、
   前記第１のオペランドレジスタに第３の値を、前記第２のオペランドレジスタに第４の値を書き込むことと、
   前記第２の比較イネーブルコマンドレジスタに第２の比較イネーブルコマンドを書き込むことと、
   前記ハードウェアコンパレータ回路から前記第３及び第４の値に対応する第２の一致が存在することを示す成功割り込み信号を受信することに応答して、前記第１のオペランドレジスタに第５の値を、前記第２のオペランドレジスタに第６の値を、前記第２の比較イネーブルコマンドレジスタに第２の比較イネーブルコマンドを書き込むことと、
   を行うように構成されている、
   ＩＣ。
10. 請求項９に記載のＩＣであって、前記ハードウェアコンパレータ回路が、前記第２の一致の存在の検出の際に前記スクラッチパッドレジスタが可読であることを可能にするように構成される、ＩＣ。
11. 請求項１０に記載のＩＣであって、前記ＭＣＵが、前記スクラッチパッドレジスタを読み出すように、及び、前記スクラッチパッド値に基づいて前記コンピュータリソースを有効にするように構成される、ＩＣ。
12. 請求項１０に記載のＩＣであって、前記ハードウェアコンパレータ回路が、前記スクラッチパッド値に基づいて前記コンピュータリソースを有効にするように構成される、ＩＣ。
13. 請求項９に記載のＩＣであって、前記ＭＣＵが、前記第１の値を前記第１のオペランドレジスタに書き込む前に第１の擬似ランダム時間値を実装するように、及び、前記第３の値を前記第１のオペランドレジスタに書き込む前に第２の擬似ランダム時間値を実装するように構成される、ＩＣ。
14. 請求項９に記載のＩＣであって、前記ハードウェアコンパレータ回路が、前記第１及び第２の値に対応する前記第１の一致の失敗、又は前記第３及び第４の値に対応する前記第２の一致の失敗に応答して、失敗割り込み信号をアサートするように構成される、ＩＣ。
15. 集積回路（ＩＣ）であって、
    コントローラ、
    第１のコンパレータ入力と、第２のコンパレータ入力と、デジタルコンパレータ出力と、を有するデジタルコンパレータ、
    第１のラッチ入力と、第１のラッチ出力と、第１のイネーブル入力と、を有する第１のラッチであって、前記第１のラッチ入力が前記デジタルコンパレータ出力に結合され、前記第１のイネーブル入力がコントローラに結合される、前記第１のラッチ入力、
    第１のＡＮＤゲート入力と、第２のＡＮＤゲート入力と、第１のＡＮＤゲート出力と、を有する第１のＡＮＤゲートであって、前記第１のＡＮＤゲート入力が前記第１のラッチ出力に結合され、前記第２のＡＮＤゲート入力が前記コントローラに結合される、前記第１のＡＮＤゲート、及び
    第２のラッチ入力と、第２のラッチ出力と、第２のイネーブル入力と、を有する第２のラッチであって、前記第２のラッチ入力が前記デジタルコンパレータ出力に結合され、前記第２のイネーブル入力が前記第１のＡＮＤゲート出力に結合される、前記第２のラッチ、
    を含む、ＩＣ。
16. 請求項１５に記載のＩＣであって、更に、
    前記第１のコンパレータ入力に結合される第１のオペランドレジスタと、
    前記第２のコンパレータ入力に結合される第２のオペランドレジスタと、
    を含む、ＩＣ。
17. 請求項１６に記載のＩＣであって、更に、
    前記コントローラに結合される第１の比較イネーブルコマンドレジスタと、
    前記コントローラに結合される第２の比較イネーブルコマンドレジスタと、
    を含み、
    前記コントローラが、
    前記第１の比較イネーブルコマンドレジスタからの第１の値に応答して前記第１のラッチをイネーブルし、
    前記第２の比較イネーブルコマンドレジスタからの第２の値に応答して前記第２のＡＮＤゲート入力に信号をアサートする、
    ように構成される、
    ＩＣ。
18. 請求項１６に記載のＩＣであって、第１の事象生成器入力と第２の事象生成器入力とを有する事象生成器を更に含み、前記第１の事象生成器入力が前記第１のラッチ出力に結合され、前記第２の事象生成器入力が前記第２のラッチ出力に結合される、ＩＣ。
19. 請求項１８に記載のＩＣであって、前記事象生成器が第１の割り込み信号出力と第２の割り込み信号出力とを有し、前記事象生成器が、
    前記第１及び第２のラッチ出力の両方が第１の所定の状態にあることに応答して前記第１の割り込み信号出力をアサートし、
    前記第１及び第２のラッチ出力が第２の所定の状態にあることに応答して前記第２の割り込み信号出力をアサートする、
    ように構成される、ＩＣ。
20. 請求項１６に記載のＩＣであって、更に、
    第３のラッチ入力と第３のラッチ出力とを有する第３のラッチであって、前記第３のラッチ入力が前記デジタルコンパレータ出力に結合される、前記第３のラッチと、
    前記第３のラッチ出力に結合される読み出しイネーブル入力を有するスクラッチパッドレジスタと、
    を含む、ＩＣ。