JP2024531904A - 経時変化の緩和 - Google Patents

Abstract

本開示の態様は、経時変化を緩和するために、アイドルモードにおいて、信号経路の経時変化を制御する。一例では、信号経路の入力は、信号経路におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるために、複数のアイドル期間にわたって交互にローおよびハイに留められる。別の例では、クロック信号（例えば、低い周波数を有するクロック信号）が、信号経路におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるために、アイドル期間の間、信号経路に入力される。別の例では、信号経路の入力は、経時変化パターンに基づいて、各アイドル期間の間、ハイまたはローに留められる。【選択図】図２

Description

関連出願の相互参照

[0001] 本願は、２０２１年８月６日に米国特許庁に出願された非仮出願第１７／３９６，０４６号の優先権および利益を主張し、その内容全体は、その全体が以下に完全に記載されているかのように、およびすべての適用可能な目的のために、本明細書に組み込まれる。

[0002] 本開示の態様は、一般に、経時変化（aging）に関し、より詳細には、経時変化の緩和（mitigation）に関する。

[0003] 回路は、バイアス温度不安定性（ＢＴＩ：bias temperature instability）等の経時変化効果を被り得、これは、経時的に回路の性能を劣化させ得る。例えば、アイドルモード（idle mode）中の回路の信号経路（signal path）におけるＢＴＩストレスは、経時的に信号経路におけるデューティサイクルシフト（duty-cycle shift）を引き起こし得、これは、回路におけるタイミング問題（例えば、タイミング違反）につながり得る。

[0004] 以下は、１つまたは複数の実装形態の基本的な理解を提供するために、そのような実装形態の簡略化された概要を提示する。この概要は、すべての企図される実装形態の広範な概観ではなく、また、すべての実装形態の主要または重要な要素を特定することも、任意またはすべての実装形態の範囲を定めることも意図しない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形で１つまたは複数の実装形態のいくつかの概念を提示することである。

[0005] 第１の態様は、システムに関する。システムは、第１の入力と、第２の入力と、選択入力（select input）と、出力と、を有するマルチプレクサ（multiplexer）を含む。システムはまた、入力および出力を有する信号経路を含み、ここにおいて、信号経路の入力は、マルチプレクサの出力に結合される。システムは、マルチプレクサの第２の入力と、マルチプレクサの選択入力と、に結合されたコントローラ（controller）をさらに含み、ここにおいて、コントローラは、インジケータ入力（indicator input）を有する。コントローラは、インジケータ入力において、モードインジケータ信号（mode indicator signal）を受信することと、モードインジケータ信号が第１の論理値（logic value）を有する場合、マルチプレクサに、マルチプレクサの第１の入力を選択するように命令することと、モードインジケータ信号が第２の論理値を有する場合、マルチプレクサに、マルチプレクサの第２の入力を選択するように命令し、マルチプレクサの第２の入力に制御信号（control signal）を出力することと、を行うように構成され、この制御信号は、信号経路の入力をハイ（high）に留める（parked）か、またはロー（low）に留めるかを制御する。

[0006] 第２の態様は、システムに関する。システムは、信号入力と、クロック入力と、セット入力と、リセット入力と、出力と、を有するラッチ回路（latching circuit）を含む。システムはまた、入力および出力を有する信号経路を含み、ここにおいて、信号経路の入力は、ラッチ回路の出力に結合される。システムは、ラッチ回路のセット入力およびリセット入力に結合されたコントローラをさらに含み、ここにおいて、コントローラは、インジケータ入力を有する。コントローラは、インジケータ入力において、モードインジケータ信号を受信することと、モードインジケータ信号が第１の論理値を有する場合、セット入力およびリセット入力をデアサートすることと、モードインジケータ信号が第２の論理値を有する場合、セット入力およびリセット入力を使用して、信号経路の入力をハイに留めるか、またはローに留めるかを制御することと、を行うように構成される。

[0007] 第３の態様は、経時変化制御（aging control）のための方法に関する。方法は、アクティブモード（active mode）において、信号経路の入力に信号を入力することと、アイドルモードにおいて、信号経路の経時変化を制御することと、を含む。

[0008] 図１Ａは、本開示のある特定の態様による、遅延回路（delay circuit）を含む信号経路の例を示す。 [0009] 図１Ｂは、本開示のある特定の態様による、信号経路の入力が、アイドルモードにおいてローに留められる例を示す。 [0010] 図１Ｃは、本開示のある特定の態様による、非対称の経時変化に起因する、信号経路におけるデューティサイクルシフトの例を例示する。 [0011] 図１Ｄは、本開示のある特定の態様による、信号経路の入力が、アイドルモードにおいてハイに留められる例を示す。 [0012] 図１Ｅは、本開示のある特定の態様による、非対称の経時変化に起因する、信号経路におけるデューティサイクルシフトの別の例を例示する。 [0013] 図２は、本開示のある特定の態様による、経時変化制御を備えた（with）マルチプレクサを含むシステムの例を示す。 [0014] 図３Ａは、本開示のある特定の態様による、経時変化制御の例を例示するタイミング図である。 [0015] 図３Ｂは、本開示のある特定の態様による、経時変化制御の別の例を例示するタイミング図である。 [0016] 図４は、本開示のある特定の態様による、循環シフトレジスタ（circular shift register）を含むコントローラの例を示す。 [0017] 図５Ａは、本開示のある特定の態様による、経時変化制御を備えたマルチプレクサを含むシステムの別の例を示す。 [0018] 図５Ｂは、本開示のある特定の態様による、クロックゲーティング回路を含む、図５Ａ中のシステムの例を示す。 [0019] 図５Ｃは、本開示のある特定の態様による、クロックゲーティング回路の例示的な実装形態を示す。 [0020] 図６は、本開示のある特定の態様による、経時変化制御を備えたマルチプレクサを含むシステムの別の例を示す。 [0021] 図７は、本開示のある特定の態様による、経時変化制御を備えたマルチプレクサを含むシステムの別の例を示す。 [0022] 図８は、本開示のある特定の態様による、経時変化制御を備えたマルチプレクサを含むシステムの別の例を示す。 [0023] 図９Ａは、本開示のある特定の態様による、２つの信号経路のための経時変化制御を備えたシステムの例を示す。 [0024] 図９Ｂは、本開示のある特定の態様による、２つの信号経路のための経時変化制御を備えたシステムの別の例を示す。 [0025] 図１０は、本開示のある特定の態様による、経時変化制御を備えたラッチ回路を含むシステムの例を示す。 [0026] 図１１Ａは、本開示のある特定の態様による、経時変化制御を備えたラッチ回路を含むシステムの別の例を示す。 [0027] 図１１Ｂは、本開示のある特定の態様による、クロックゲーティング回路を含む、図１１Ａ中のシステムの例を示す。 [0028] 図１２は、本開示のある特定の態様による、経時変化制御を備えたマルチプレクサおよびラッチ回路を含むシステムの例を示す。 [0029] 図１３は、本開示のある特定の態様による、経時変化制御を備えたシングルデータレート（ＳＤＲ）－ダブルデータレート（ＤＤＲ）コンバータを含むシステムの例を示す。 [0030] 図１４は、本開示のある特定の態様による、コントローラの例示的な実装形態を示す。 [0031] 図１５は、本開示のある特定の態様による、経時変化制御信号（aging control signal）を出力するように構成されたマルチプレクサの例を示す。 [0032] 図１６は、本開示のある特定の態様による、経時変化制御を備えたメモリインターフェース回路の例を示す。 [0033] 図１７は、本開示のある特定の態様による、経時変化制御を備えたメモリインターフェース回路の別の例を示す。 [0034] 図１８は、本開示のある特定の態様による、経時変化制御の方法を例示するフローチャートである。

[0035] 添付の図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図され、本明細書で説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで実施され得ることは、当業者には明らかであろう。いくつかの事例では、周知の構造および構成要素が、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。

[0036] バイアス温度不安定性（ＢＴＩ）等の経時変化効果は、経時的に回路の性能を劣化させ得る。例えば、アイドルモード中の回路の信号経路におけるＢＴＩストレスは、経時的に信号経路におけるデューティサイクルシフトを引き起こし得、これは、回路におけるタイミング問題（例えば、タイミング違反）につながり得る。

[0037] 次に、ＢＴＩストレスにより引き起こされるデューティサイクルシフトの例が、図１Ａ～図１Ｅを参照して説明される。図１Ａは、信号経路１０５における信号を遅延させるための遅延回路１１５を含む信号経路１０５の例を示す。遅延回路１１５は、別の信号に対して信号のタイミングを調整するために、信号を遅延させるように構成され得る。信号は、クロック信号、データ信号、制御信号、アドレス信号、または別のタイプの信号であり得る。信号がクロック信号である例では、遅延回路１１５は、データキャプチャのためにデータ信号の遷移間でクロック信号のエッジをセンタリングするように、クロック信号のタイミングを調整するために使用され得る。信号がデータ信号である例では、遅延回路１１５は、データ信号を別のデータ信号と揃える（align）（例えば、データ信号間のスキューを低減する）ように、データ信号のタイミングを調整するために使用され得る。信号経路１０５がメモリシステム内にある例では、信号は、メモリデバイスのためのコマンド（例えば、書込みコマンド、読取りコマンド、リフレッシュコマンド、等）を含む制御信号、および／またはデータを書き込むかもしくは読み取るためのメモリデバイス内のアドレスを含むアドレス信号であり得る。

[0038] 遅延回路１１５は、直列に結合された遅延バッファ（delay buffer）１２０－１～１２０－４を含み得、ここで、遅延回路１１５の遅延は、遅延バッファ１２０－１～１２０－４の個々の遅延の合計に等しい。図１Ａに示される例では、遅延バッファ１２０－１～１２０－４の各々は、トランジスタ１２５－１～１２５－４（例えば、ｎ型電界効果トランジスタ）のそれぞれの１つと、トランジスタ１３０－１～１３０－４（例えば、ｐ型電界効果トランジスタ）のそれぞれの１つと、を含むそれぞれの相補インバータを用いて実装される。しかしながら、遅延バッファ１２０－１～１２０－４の各々は、別のタイプの回路または論理ゲートを用いて実装され得ることを理解されたい。

[0039] 信号経路１０５がアクティブモードにあるとき、信号（例えば、データ信号、クロック信号、等）が、信号経路１０５の入力１０８において受信され、遅延回路１１５の遅延によって遅延される。結果として生じる遅延された信号は、信号経路１０５の出力１１０に結合された別の回路（図示せず）に出力され得る。

[0040] 信号経路１０５がアイドルモードにあるとき、信号経路１０５の入力１０８は、アイドル期間（idle period）の間、ハイまたはローに留められ得る（すなわち、保持され得る）。アクティブモードにおける信号がクロック信号である例では、信号経路１０５は、クロック信号がゲートされるときに、アイドルモードにあり得る。アクティブモードにおける信号がデータ信号である例では、信号経路１０５は、信号経路１０５の入力１０８においてデータトラフィックがないときに、アイドルモードにあり得る。

[0041] 図１Ｂは、入力１０８がアイドルモードにおいてロー（すなわち、論理０）に留められる例を示す。図１Ｂはまた、遅延バッファ１２０－１～１２０－４の各々の入力および出力における論理状態を示す。この例では、信号経路１０５の出力１１０は、アイドルモードではロー（すなわち、論理０）である。この例では、トランジスタ１３０－１、１２５－２、１３０－３、および１２５－４は、アイドルモードでオンにされ、トランジスタ１２５－１、１３０－２、１２５－３、および１３０－４は、アイドルモードでオフにされる。図１Ｂでは、アイドルモードでオンにされるトランジスタ１３０－１、１２５－２、１３０－３、および１２５－４は、太線で示されている。アイドルモードでオンにされるトランジスタ１３０－１、１２５－２、１３０－３、および１２５－４は、アイドルモードでストレスを受け、一方、アイドルモードでオフにされるトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４は、アイドルモードでストレスを受けない。これは、アイドルモードでストレスを受けるトランジスタ１３０－１、１２５－２、１３０－３、および１２５－４が、アイドルモードでストレスを受けないトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４よりも早く経時変化する、非対称の経時変化をもたらす。

[0042] この例では、非対称の経時変化は、アイドルモードでストレスを受けるトランジスタ１３０－１、１２５－２、１３０－３、および１２５－４のしきい値電圧をシフトさせ、出力１１０における立ち下がりエッジ遅延を、出力１１０における立ち上がりエッジ遅延に対して増大させる。立ち上がりエッジ遅延に対する立ち下がりエッジ遅延における増大は、信号経路１０５におけるデューティサイクルシフトを引き起こす。デューティサイクルシフトの例が、図１Ｃに示されるタイミング図に例示される。図１Ｃに示される例では、クロック信号１５０が、アクティブモードにおいて、信号経路１０５の入力１０８に入力される。この例では、入力１０８におけるクロック信号１５０は、５０％のデューティサイクルを有する。図１Ｃはまた、クロック信号１５０が遅延回路１１５によって遅延された後の、信号経路１０５の出力１１０におけるクロック信号１６０を示す。遅延回路１１５は、出力１１０において、クロック信号１６０の立ち上がりエッジを遅延Ｔ_ｒだけ遅延させ、クロック信号１６０の立ち下がりエッジを遅延Ｔ_ｆだけ遅延させる。図１Ｃに示されるように、非対称の経時変化により、立ち下がりエッジの遅延Ｔ_ｆは、立ち上がりエッジの遅延Ｔ_ｒよりも長い。この例では、立ち下がりエッジのより長い遅延は、出力１１０におけるクロック信号１６０のデューティサイクルを増大させる（すなわち、出力１１０において、５０％より大きいデューティサイクルをもたらす）。

[0043] 図１Ｂおよび図１Ｃに例示される例では、信号経路１０５の入力１０８は、アイドルモードにおいてローに留められる。非対称の経時変化はまた、信号経路１０５の入力１０８がアイドルモードにおいてハイに留められるケースでも発生する。この点について、図１Ｄは、入力１０８がアイドルモードにおいてハイ（すなわち、論理１）に留められる例を示す。図１Ｄはまた、遅延バッファ１２０－１～１２０－４の各々の入力および出力における論理状態も示す。この例では、信号経路１０５の出力１１０は、アイドルモードではハイ（すなわち、論理１）である。この例では、トランジスタ１２５－１、１３０－２、１２５－３、および１３０－４は、アイドルモードでオンにされ、トランジスタ１３０－１、１２５－２、１３０－３、および１２５－４は、アイドルモードでオフにされる。図１Ｄでは、アイドルモードでオンにされるトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４は、太線で示されている。アイドルモードでオンにされるトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４は、アイドルモードでストレスを受け、一方、アイドルモードでオフにされるトランジスタ１３０－１、１２５－２、１３０－３、および１２５－４は、アイドルモードでストレスを受けず、これは、アイドルモードにおいてストレスを受けるトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４が、トランジスタ１３０－１、１２５－２、１３０－３、および１２５－４よりも早く経時変化する、非対称の経時変化をもたらす。

[0044] この例では、非対称の経時変化は、アイドルモードでストレスを受けるトランジスタ１２５－１、１３０－２、１２５－３、および１３０－４のしきい値電圧をシフトさせ、出力１１０における立ち上がりエッジ遅延を、出力１１０における立ち下がりエッジ遅延に対して増大させる。立ち下がりエッジ遅延に対する立ち上がりエッジ遅延における増大は、信号経路１０５におけるデューティサイクルシフトを引き起こす。デューティサイクルシフトの例が、図１Ｅに示されるタイミング図に例示される。図１Ｅに示される例では、クロック信号１５０は、アクティブモードにおいて、信号経路１０５の入力１０８に入力される。この例では、入力１０８におけるクロック信号１５０は、５０％のデューティサイクルを有する。図１Ｅはまた、クロック信号１５０が遅延回路１１５によって遅延された後の、信号経路１０５の出力１１０におけるクロック信号１８０を示す。遅延回路１１５は、出力１１０において、クロック信号１８０の立ち上がりエッジを遅延Ｔ_ｒだけ遅延させ、クロック信号１８０の立ち下がりエッジを遅延Ｔ_ｆだけ遅延させる。図１Ｅに示されるように、非対称の経時変化により、立ち上がりエッジの遅延Ｔ_ｒは、立ち下がりエッジの遅延Ｔ_ｆよりも長い。この例では、立ち上がりエッジのより長い遅延は、出力１１０におけるクロック信号１８０のデューティサイクルを低減させる（すなわち、出力１１０において、５０％より少ないデューティサイクルをもたらす）。

[0045] したがって、アイドルモードにおける非対称の経時変化は、経時的にデューティサイクルシフト（すなわち、デューティサイクル劣化）を引き起こす。デューティサイクルシフトは、信号経路１０５の入力１０８がアイドルモードにおいてローに留められるか、またはハイに留められるかに依存して、デューティサイクルを増大または低減させる。デューティサイクルに敏感なシステムでは、デューティサイクルシフトは、システムにおけるタイミング問題につながり得る。このようなシステムの例が、クロック信号の立ち上がりエッジと立ち下がりエッジとの両方でデータがデータ信号からキャプチャされるダブルデータレート（ＤＤＲ）システムである。この例では、非対称の経時変化によるデューティサイクルシフトは、システムにおけるタイミング違反につながり得る。

[0046] これに対処するために、本開示の様々な態様は、経時変化によるデューティサイクルシフトを緩和するために、アイドルモードにおける経時変化を制御する。一例では、各アイドル期間の間、信号経路の入力を同じ論理値に留める代わりに、入力は、信号経路におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとり、したがって、非対称の経時変化によるデューティサイクルシフトを緩和するために、複数のアイドル期間にわたって交互にローおよびハイに留められる。別の例では、クロック信号（例えば、低い周波数を有する低速クロック信号）が、信号経路におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるために、アイドル期間の間、信号経路に入力される。別の例では、信号経路の入力は、経時変化パターン（例えば、プログラム可能な経時変化パターン）に基づいて、各アイドル期間の間、ハイまたはローに留められ得る。ある特定の態様では、経時変化パターンは、アクティブモードにおける信号経路の非対称の経時変化を補償するようにプログラムされ得る。ある特定の態様では、信号経路の入力に結合されたマルチプレクサが、アイドルモードにおける信号経路の経時変化を制御するために使用される。ある特定の態様では、信号経路の入力に結合されたラッチ回路（例えば、フリップフロップ）が、アイドルモードにおける信号経路の経時変化を制御するために使用される。ある特定の態様では、アイドルモードにおける信号経路の入力における論理値は、ラッチ回路のセット入力および／またはリセット入力を使用して制御され得る。本開示の上記の例示的な特徴および他の例示的な特徴は、以下でさらに説明される。

[0047] 本明細書で使用される場合、「ラッチ回路」は、ラッチ、フリップフロップ、レジスタ、等のような、１つまたは複数の論理値をラッチする／記憶するように構成された１つまたは複数の回路を含む。

[0048] 図２は、本開示のある特定の態様による、経時変化の緩和を備えたシステム２０５の例を示す。この例では、システム２０５は、信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、を含む。

[0049] 信号経路２１０は、入力２１２と、出力２１４と、を有する。入力２１２は、アクティブモードにおいて信号を受信するように構成され得る。信号は、クロック信号、データ信号、制御信号、アドレス信号、または別のタイプの信号であり得る。信号経路２１０は、信号を遅延させるための遅延回路（例えば、遅延回路１１５）を含み得る。例えば、遅延回路は、以下でさらに説明されるように、別の信号に対して信号のタイミングを調整するために、信号を遅延させるように構成され得る。信号経路２１０は、遅延回路の代わりに、または遅延回路に加えて、１つまたは複数の他の回路を含み得ることを理解されたい。１つまたは複数の他の回路は、１つまたは複数の論理ゲート、順序論理回路、等を含み得る。信号経路２１０の出力２１４は、以下でさらに説明されるように、順序論理回路、ドライバ、パッド（pad）、または別の回路に結合され得る。

[0050] マルチプレクサ２２０は、第１の入力２２２と、第２の入力２２４と、選択入力２２６と、出力２２８と、を有する。マルチプレクサ２２０の出力２２８は、信号経路２１０の入力２１２に結合される。マルチプレクサ２２０は、選択入力２２６において受信された選択信号に基づいて、第１の入力２２２または第２の入力２２４を出力２２８に選択的に結合するように構成される。例えば、マルチプレクサ２２０は、選択信号が第１の論理値を有するとき、第１の入力２２２を出力２２８に結合し（すなわち、第１の入力２２２を選択し）、選択信号が第２の論理値を有するとき、第２の入力２２４を出力２２８に結合し得る（すなわち、第２の入力２２４を選択する）。第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。この例では、第１の入力２２２は、信号経路２１０のアクティブモードのための信号を受信するように構成される。上述されたように、信号は、クロック信号、データ信号、制御信号（コマンド信号とも呼ばれる）、アドレス信号、または別のタイプの信号であり得る。マルチプレクサ２２０は、図２において２つの入力（すなわち、第１の入力２２２および第２の入力２２４）を有して示されているが、マルチプレクサ２２０は、２つより多くの入力を含み得ることを理解されたい。

[0051] コントローラ２３０は、入力２３２と、第１の出力２３４と、第２の出力２３６と、を有する。入力２３２は、信号経路２１０がアイドルモードにあるかまたはアクティブモードにあるかをコントローラ２３０に示すインジケータ信号を受信するように構成され得る。この点について、入力２３２は、インジケータ入力と呼ばれ得る。一例では、インジケータ信号は、アイドルモードを示すための第１の論理値と、アクティブモードを示すための第２の論理値と、を有し得る。第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。

[0052] 信号経路２１０に入力される信号がクロック信号である例では、クロック信号は、アイドルモードにおいてゲートされ得る。この例では、インジケータ信号は、システム２０５におけるクロックゲーティングを制御する回路（図示せず）によって生成され得る。この例では、アイドルインジケート信号は、クロック信号がゲートされていないとき、アクティブモードを示し、クロック信号がゲートされているとき、アイドルモードを示し得る。信号経路２１０に入力される信号がデータ信号である例では、信号経路２１０は、信号経路２１０に到来するデータトラフィックがないとき、アイドルモードに入り得る。この例では、インジケータ信号は、システム２０５におけるデータトラフィックを制御する（例えば、管理する）回路（図示せず）によって生成され得る。この例では、インジケート信号は、到来するデータトラフィックがあるとき、アクティブモードを示し、到来するデータトラフィックがないとき、アイドルモードを示し得る。信号が制御信号（コマンド信号とも呼ばれる）である例では、信号経路２１０は、信号経路２１０に到来するコマンド（例えば、読取り／書込みコマンド）がないとき、アイドルであり得る。この例では、インジケート信号は、到来するコマンドがあるとき、アクティブモードを示し、到来するコマンドがないとき、アイドルモードを示し得る。

[0053] コントローラ２３０の第１の出力２３４は、マルチプレクサ２２０の第２の入力２２４に結合され、コントローラ２３０の第２の出力２３６は、マルチプレクサ２２０の選択入力２２６に結合される。コントローラ２３０は、第１の出力２３４において、経時変化制御信号を出力するように構成される。以下でさらに説明されるように、経時変化制御信号制御は、信号経路２１０の入力２１２が、アイドルモードにおいてハイに留められるか、またはローに留められるかを制御する制御信号である。コントローラ２３０は、マルチプレクサ２２０の入力選択を制御するために、第２の出力２３６において、選択信号を出力するように構成される。

[0054] アクティブモード（機能モードとも呼ばれる）では、コントローラ２３０は、選択信号を使用して、マルチプレクサ２２０に、第１の入力２２２を選択するように命令する（例えば、選択信号を第１の論理値に設定する）。その結果、マルチプレクサ２２０は、第１の入力２２２において受信された信号を、信号経路２１０の入力２１２に渡す。一例では、コントローラ２３０は、インジケータ信号がアクティブモードを示すとき、マルチプレクサ２２０に、第１の入力２２を選択するように命令し得る。上述されたように、信号は、クロック信号、データ信号、制御信号、アドレス信号、または別のタイプの信号であり得る。信号がデータ信号である例では、信号経路２１０は、信号経路２１０が到来するデータトラフィックを受信しているとき、アクティブモードにあり得る。信号が制御信号である例では、信号経路２１０は、信号経路２１０がコマンド（例えば、読取り／書込みコマンド）を受信しているとき、アクティブモードにあり得る。

[0055] アイドルモードでは、コントローラ２３０は、マルチプレクサ２２０に、第２の入力２２４を選択するように命令する（例えば、選択信号を第２の論理値に設定する）。例えば、コントローラ２３０は、コントローラ２３０がアイドルモードを示すインジケータ信号を受信したとき、マルチプレクサ２２０に、第２の入力２２４を選択するように命令し得る。その結果、マルチプレクサ２２０は、コントローラ２３０の第１の出力２３４から出力された経時変化制御信号を、信号経路２１０の入力２１２に結合する。これは、コントローラ２３０が、以下でさらに説明されるように、経時変化制御信号を使用して、信号経路２１０の入力２１２において留められる論理値（すなわち、状態）を制御することによって、アイドルモードにおける信号経路２１０の経時変化を制御することを可能にする。

[0056] 図３Ａは、ある特定の態様による、コントローラ２３０が、経時変化制御信号を使用して、アイドルモードにおける経時変化を制御する例を例示するタイミング図である。図３Ａは、複数のアクティブ期間３１０－１～３１０－４および複数のアイドル期間３２０－１～３２０－４にわたる信号経路２１０の入力２１２における論理値３０５（すなわち、状態）を示す。この例では、アクティブモードにおける信号経路２１０に入力される信号は、クロック信号である。しかしながら、信号は、データ信号、制御信号、アドレス信号、または別のタイプの信号であり得ることを理解されたい。

[0057] 図３Ａに示される例では、コントローラ２３０は、信号経路２１０におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるために、信号経路２１０の入力２１２を、アイドル期間３２０－１～３２０－４にわたって交互にローおよびハイに留める。例えば、コントローラ２３０は、経時変化制御信号を、連続するアイドル期間にわたって交互にローおよびハイに設定することによって、信号経路２１０の入力２１２を、連続するアイドル期間にわたって交互にローおよびハイに留め得る。コントローラ２３０は、（図３Ａ中の例に示されるように）奇数アイドル期間（odd idle period）３２０－１および３２０－３の間、信号経路２１０の入力２１２をローに留め、偶数アイドル期間（even idle period）３２０－２および３２０－４の間、信号経路２１０の入力２１２をハイに留め得るか、または、奇数アイドル期間３２０－１および３２０－３の間、信号経路２１０の入力２１２をハイに留め、偶数アイドル期間３２０－２および３２０－４の間、信号経路２１０の入力２１２をローに留め得る。これを行うために、コントローラ２３０は、奇数アイドル期間３２０－１および３２０－３の間、経時変化制御信号をローに設定し、偶数アイドル期間３２０－２および３２０－４の間、経時変化制御信号をハイに設定し得るか、または、奇数アイドル期間３２０－１および３２０－３の間、経時変化制御信号をハイに設定し、偶数アイドル期間３２０－２および３２０－４の間、経時変化制御信号をローに設定し得る。

[0058] 多数のアイドル期間にわたって、奇数アイドル期間３２０－１および３２０－３の累積持続時間が、偶数アイドル期間３２０－２および３２０－４の累積持続時間にほぼ等しいと仮定すると、コントローラ２３０は、信号経路２１０の入力２１２を、経時的にアイドルモードにおいてほぼ等しい持続時間の間、ローおよびハイに留める。これは、信号経路２１０におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるのに役立ち、したがって、非対称の経時変化によって引き起こされる信号経路２１０におけるデューティサイクルシフトを低減する。

[0059] 図３Ｂは、ある特定の態様による、コントローラ２３０が、経時変化制御信号を使用して、アイドルモードにおける経時変化を制御する別の例を例示するタイミング図である。図３Ｂは、複数のアクティブ期間３６０－１～３６０－４および複数のアイドル期間３７０－１～３７０－４にわたる信号経路２１０の入力２１２における論理値３５０（すなわち、状態）を示す。この例では、アクティブモードにおける信号経路２１０に入力される信号は、クロック信号である。しかしながら、信号は、データ信号または別のタイプの信号であり得ることを理解されたい。

[0060] 図３Ｂに示される例では、コントローラ２３０は、アイドルモードにおける信号経路２１０に低速クロック信号を入力する。低速クロック信号は、アイドルモードにおける電力を低減するために、アクティブモードにおいて使用されるクロック信号の周波数よりもはるかに低い周波数を有し得る。例えば、低速クロック信号は、１９．２ＭＨｚ以下の周波数を有し得る。低速クロック信号は、コントローラ２３０に結合された低速クロックジェネレータ（図示せず）によって生成され得る。低速クロックジェネレータは、水晶発振器、または別のタイプのクロックジェネレータを用いて実装され得る。この例では、コントローラ２３０は、アイドルモードにおける低速クロック信号を経時変化制御信号として出力すること（すなわち、第１の出力２３４において低速クロック信号を出力すること）によって、信号経路２１０に低速クロック信号を入力し得る。この例では、低速クロック信号は、アイドルモードにおいて、信号経路２１０の入力２１２をハイとローとの間で交互にすることによって、信号経路２１０におけるデバイス（例えば、トランジスタ）の経時変化のバランスをとるのに役立つ。

[0061] ある特定の態様では、コントローラ２３０は、プログラム可能であり得る経時変化パターンに基づいて、アイドルモードにおける信号経路２１０の入力２１２を留め得る。例えば、経時変化パターンは、Ｎ個の連続するアイドル期間ごとに繰り返され得、ここで、Ｎは整数である。各Ｎ個の連続するアイドル期間について、経時変化パターンは、信号経路２１０の入力２１２がハイに留められるＮ個の連続するアイドル期間の数ｋと、信号経路２１０の入力２１２がローに留められるＮ個の連続するアイドル期間の数（すなわち、Ｎ－ｋ）と、を示し得る。例えば、Ｎが８に等しい場合には、経時変化パターンは、８つの連続するアイドル期間ごとに繰り返される。この態様では、コントローラ２３０は、Ｎ個の連続するアイドル期間のうちのｋ個について、経時変化制御信号をハイに設定し、Ｎ個の連続するアイドル期間のうちのＮ－ｋ個について、経時変化制御信号をローに設定することによって、経時変化パターンに基づいて経時変化を制御し得る。Ｎは、１より大きい整数であり得、ｋは、１以上の整数であり得、Ｎは、ｋより大きくあり得る。一例では、ｋおよびＮは、コントローラ２３０におけるレジスタ２３５にパラメータとして記憶され得る。この例では、ｋおよびＮは、レジスタ２３５にｋおよびＮの値を書き込むことによってプログラム可能であり得る。レジスタ２３５は、いくつかの実装形態では、省略され得ることを理解されたい。

[0062] ある特定の態様では、経時変化パターンは、Ｎビットのシーケンスによって指定される。これらの態様では、シーケンスにおける各ビットは、Ｎ個の連続するアイドル期間のうちの１つに対応し、各ビットは、Ｎ個の連続するアイドル期間のうちの対応する１つの間、信号経路２１０の入力２１２がハイに留められるか、またはローに留められるかを示す。例えば、１のビット値は、信号経路２１０の入力２１２が、対応するアイドル期間の間、ハイに留められることを示し得、０のビット値は、信号経路２１０の入力２１２が、対応するアイドル期間の間、ローに留められることを示し得るか、またはその逆もあり得る。例えば、ビットシーケンス１１１０００００によって与えられる経時変化パターンは、入力２１２が、８つの連続するアイドル期間のうちの３つにわたってハイに留められ、８つの連続するアイドル期間のうちの５つにわたってローに留められることを示し得る。

[0063] ある特定の態様では、コントローラ２３０は、Ｎビットのシーケンスに基づいて経時変化制御信号の論理状態（すなわち、論理値）を設定することによって、Ｎビットのシーケンスに基づいて経時変化を制御し得、ここで、シーケンスにおける各ビットは、Ｎ個の連続するアイドル期間のそれぞれの１つに対応する。Ｎ個のアイドル期間の各々について、コントローラ２３０は、シーケンスにおける対応するビットが第１の論理値を有する場合、経時変化制御信号をハイに設定し、シーケンスにおける対応するビットが第２の論理値を有する場合、経時変化制御信号をローに設定し得る。第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。

[0064] コントローラ２３０は、経時変化パターンを指定するＮ（例えば、８）ビットのシーケンスをレジスタ２３５に記憶し得る。一例では、レジスタ２３５は、シーケンスにおけるビットを１つずつ出力するように構成された循環シフトレジスタを含み得る。この点について、図４は、ある特定の態様による、レジスタ２３５が循環シフトレジスタ４１０を含む例を示す。この例では、循環シフトレジスタ４１０は、記憶スロット４１５－１～４１５－Ｎ（記憶空間とも呼ばれる）を含み、ここで、記憶スロット４１５－１～４１５－Ｎの各々は、Ｎビットのシーケンスのうちの１ビットを保持し得る。循環シフトレジスタ４１０は、入力４１２と、出力４１４と、を有する。入力４１２は、以下にさらに説明されるように、循環シフトレジスタ４１０におけるビットのシフティングを制御するために使用される。出力４１４は、コントローラ２３０の第１の出力２３４に結合され、記憶スロット４１５－Ｎにおけるビットを出力するように構成される。

[0065] この例では、コントローラ２３０はまた、制御回路４２０も含む。制御回路４２０は、入力４２２と、第１の出力４２４と、第２の出力４２６と、を有する。入力４２２は、コントローラ２３０の入力２３２に結合され、上述されたインジケータ信号を受信するように構成される。第１の出力４２４は、循環シフトレジスタ４１０の入力４１２に結合され、以下でさらに説明されるように、制御回路４２０によって、循環シフトレジスタ４１０におけるビットをシフトするために使用される。第２の出力４２６は、コントローラ２３０の第２の出力２３６に結合され、制御回路４２０によって、マルチプレクサ２２０の入力選択を制御するために使用される。

[0066] 動作中、制御回路４２０は、（例えば、アイドル期間を示すアイドル信号が入力４２２において受信されたとき）第２の出力４２６を介して、マルチプレクサ２２０に、アイドルモードにおいて第２の入力２２４を選択するように命令するように構成される。第２の論理値が選択入力２２６に入力されたときに、マルチプレクサ２２０が第２の入力２２４を選択する例では、制御回路４２０は、第２の出力４２６を介して選択入力２２５に第２の論理値を出力することによって、マルチプレクサ２２０に、第２の入力２２４を選択するように命令し得る。制御回路４２０は、第２の出力４２６を介して、マルチプレクサ２２０に、アクティブモードにおいて第１の入力２２２を選択するように命令するように構成され得る。

[0067] アイドルモードでは、制御回路４２０は、循環シフトレジスタ４１０がＮ個のアイドル期間ごとに１回、Ｎビットのシーケンスにおける各ビットを出力するように、第１の出力４２４を介して、アイドル期間ごとに１ビット位置だけ循環シフトレジスタ４１０におけるビットをシフトするように構成され得る。例えば、制御回路４２０は、インジケータ信号がアイドルモードを示すたびに、循環シフトレジスタ４１０におけるビットを１ビット位置だけシフトし得る。シフトごとに、各記憶スロット４１５－１～４１５－Ｎにおけるビットは、循環シフトレジスタ４１０における次の記憶スロット４１５－１～４１５－Ｎにシフトアップされ得る。例えば、１つのシフトにおいて、記憶スロット４１５－１におけるビットは、記憶スロット４１５－２にシフトアップされ得、記憶スロット４１５－Ｎにおけるビットは、（記憶スロット４１５－Ｎから記憶スロット４１５－１にループバックする矢印によって示されるように）記憶スロット４１５－１にシフトバックされ得る。

[0068] したがって、この例では、循環シフトレジスタ４１０におけるビットは、循環シフトレジスタ４１０がＮ個のアイドル期間ごとに１回Ｎビットのシーケンスを通して循環するように、各アイドル期間について１ビット位置だけシフトされる。この例では、信号経路２１０の入力２１２は、循環シフトレジスタ４１０が第１のビット値を出力するとき、ハイに留められ得、信号経路２１０の入力２１２は、循環シフトレジスタ４１０が第２のビット値を出力するとき、ローに留められ得る。第１のビット値が１であり得、第２のビット値が０であり得るか、またはその逆もあり得る。

[0069] したがって、コントローラ２３０による経時変化制御は、例えば、Ｎビットのシーケンスにおけるビットを適宜プログラムすることによって、構成（例えば、プログラム）され得る。いくつかの使用ケースでは、信号経路２１０は、アクティブモードにおける非対称の経時変化を経験し得る。これらの使用ケースでは、経時変化パターンは、アクティブモードにおける信号経路２１０の非対称の経時変化を補償し、したがって、アクティブモードにおける非対称の経時変化によって引き起こされるデューティサイクルシフトを緩和するようプログラムされ得る。例えば、信号経路２１０の入力２１２が、アクティブモードにおけるローよりも、アクティブモードにおけるより長い持続時間の間ハイである場合には、経時変化パターンは、コントローラ２３０が、アクティブモードにおける非対称の経時変化を補償するために、信号経路２１０の入力２１２を、ハイより多くのアイドル期間の間、ローに留めるようにプログラムされ得る。同様に、信号経路２１０の入力２１２が、アクティブモードにおけるハイよりも、アクティブモードにおけるより長い持続時間の間ローである場合には、経時変化パターンは、コントローラ２３０が、アクティブモードにおける非対称の経時変化を補償するために、信号経路２１０の入力２１２を、ローより多くのアイドル期間の間、ハイに留めるようにプログラムされ得る。この例では、信号経路２１０の入力２１２が、アクティブモードにおいてハイおよびローである持続時間は、例えば、アクティブモードにおいて、システム２０５のシミュレーションを実行することによって決定され得る。この情報はまた、アクティブモードにおいて、信号経路２１０の入力２１２における論理状態を監視することと、監視された論理状態に基づいて、信号経路２１０の入力２１２がアクティブモードにおいてハイおよびローである持続時間を決定することと、によっても得られ得る。この情報が得られた後、経時変化パターンは、アクティブモードにおける非対称の経時変化を補償するために、それに応じてプログラムされ得る。

[0070] 図５Ａは、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、を含むシステム５０５の例を示す。システム５０５はまた、ドライバ５１０と、パッド５２０と、を含む。ドライバ５１０は、入力５１２と、出力５１４と、を有する。ドライバ５１０の入力５１２は、信号経路２１０の出力２１４に結合され、ドライバ５１０の出力５１４は、パッド５２０に結合される。ある特定の態様では、信号経路２１０、マルチプレクサ２２０、ドライバ５１０、およびパッド５２０は、チップ（すなわち、ダイ）上に集積され得、パッド５２０は、（例えば、プリント回路板（ＰＣＢ）上に形成された）金属線を介して、別のチップに結合され得る。

[0071] ドライバ５１０は、アクティブモードにおいて、信号経路２１０から信号を受信し、受信された信号に基づいて、パッド５２０（したがって、金属線）を駆動するように構成され得る。例えば、ドライバ５１０は、受信された信号がハイであるとき、パッド５２０をハイに駆動し、受信された信号がローであるとき、パッド５２０をローに駆動するように構成され得る。代替として、ドライバ５１０は、受信された信号がハイであるとき、パッド５２０をローに駆動し、受信された信号がローであるとき、パッド５２０をハイに駆動するように構成され得る。ドライバ５１０は、パッド５２０をハイに駆動するためのプルアップトランジスタと、パッド５２０をローに駆動するためのプルダウントランジスタと、を用いて実装され得る。

[0072] 一例では、金属線（図示せず）は、パッド５２０と別のチップ（図示せず）との間に結合され得る。この例では、ドライバ５１０は、信号に基づいてパッド５２０（したがって、金属線）を駆動することによって、金属線を介して他のチップに信号を送信するように構成され得る。この例では、信号経路２１０およびドライバ５１０は、システム５０５の送信経路中に位置し得る。上述されたように、信号は、データ信号、クロック信号、制御信号、アドレス信号、または別のタイプの信号であり得る。

[0073] 図５Ａの例では、信号経路２１０の出力２１４における論理状態は、複数のアイドル期間にわたってハイとローとの間でトグルし得る。これは、上述されたように、コントローラ２３０が、経時変化のバランスをとるために、信号経路２１０の入力２１２を交互にハイおよびローに留めるからである。いくつかの使用ケースでは、ドライバ５１０の入力５１２および／またはパッド５２０が、アイドルモードにおいてロー（すなわち、論理０）であることが望ましい。例えば、仕様は、パッド５２０に結合された伝送線（図示せず）がアイドルモードにおいてローに保持されるように、パッド５２０がアイドルモードにおいてローであることを要求し得る。これらのケースでは、クロックゲーティング回路５４０（クロックゲーティングセルとも呼ばれる）が、アイドルモードでの信号経路２１０の出力２１４におけるローとハイとの間のトグルから、ドライバ５１０およびパッド５２０を分離するために、信号経路２１０の出力２１４とドライバ５１０の入力５１２との間に結合され得、その例が、図５Ｂに示されている。

[0074] 図５Ｂに示される例では、クロックゲーティング回路５４０は、信号経路２１０の出力２１４に結合された信号入力５４２と、ドライバ５１０の入力５１２に結合された出力５４６と、コントローラ２３０の第３の出力５３０に結合された制御入力５４４と、を有する。この例では、コントローラ２３０は、第３の出力５３０を介して、クロックゲーティング回路５４０を選択的にゲートまたはゲート解除するように構成され得る。例えば、クロックゲーティング回路５４０は、第１の論理値が制御入力５４４に入力されたときにゲートし、第２の論理値が制御入力５４４に入力されたときにゲート解除するように構成され得る。この例では、コントローラ２３０は、クロックゲーティング回路５４０の制御入力５４４に第１の論理値を出力することによって、クロックゲーティング回路５４０をゲートし、クロックゲーティング回路５４０の制御入力５４４に第２の論理値を出力することによって、クロックゲーティング回路５４０をゲート解除し得る。この例では、第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。この例では、クロックゲーティング回路５４０は、クロックゲーティング回路５４０がゲートされるとき、出力５４６をローに留めるように構成され得る。

[0075] この例では、コントローラ２３０は、（例えば、コントローラ２３０が、入力２３２においてアイドルモードを示すインジケータ信号を受信したとき）アクティブモードにおいてクロックゲーティング回路５４０をゲート解除し、アイドルモードにおいてクロックゲーティング回路５４０をゲートするように構成され得る。この例では、クロックゲーティング回路５４０は、アイドルモードにおいて出力５４６をローに留め、これは、アイドルモードでの信号経路２１０の出力２１４におけるローとハイとの間のトグルから、ドライバ５１０およびパッド５２０を分離する。

[0076] 本開示は、図５Ｂに示される例に限定されないことを理解されたい。例えば、別の例では、クロックゲーティング回路５４０は、アイドルモードにおけるトグルからパッド５２０を分離するために、ドライバ５１０の出力５１４とパッド５２０との間に結合され得る。この例では、コントローラ２３０は、上述されたように、アイドルモードにおいてクロックゲーティング回路５４０をゲートし、アクティブモードにおいてクロックゲーティング回路５４０をゲート解除し得る。

[0077] クロックゲーティング回路５４０は、１つまたは複数の論理ゲートを用いて実装され得る。例えば、図５Ｃは、クロックゲーティング回路５４０がＡＮＤゲート５７０を含む例を示す。この例では、ＡＮＤゲート５７０の第１の入力が、信号入力５４２に結合され、ＡＮＤゲート５７０の第２の入力が、制御入力５４４に結合され、ＡＮＤゲート５７０の出力が、出力５４６に結合される。この例では、ＡＮＤゲート５７０は、制御入力５４４における論理値が１であるとき、クロックゲーティング回路５４０をゲート解除する。ＡＮＤゲート５７０は、制御入力５４４における論理値が０であるとき、クロックゲーティング回路５４０をゲートし、出力５４６をローに留める。一例では、ＡＮＤゲート５７０は、ＮＡＮＤゲートおよびインバータを用いて実装され得る。クロックゲーティング回路５４０は、図５Ｃに示される例に限定されず、クロックゲーティング回路５４０は、別のタイプの論理ゲートおよび／または論理ゲートの組合せを用いて実装され得ることを理解されたい。クロックゲーティング回路５４０は、図５Ｃに示されていない追加の構成要素（例えば、グリッチを防止するためのラッチ回路またはシンクロナイザ）を含み得ることも理解されたい。

[0078] 上記の例では、クロックゲーティング回路５４０は、クロックゲーティング回路５４０がゲートされるとき、出力５４６をローに留めるように構成される。しかしながら、本開示は、この例に限定されないことを理解されたい。例えば、いくつかの使用ケースでは、ドライバ５１０の入力５１２および／またはパッド５２０が、アイドルモードにおいてハイ（すなわち、論理１）であることが望ましくあり得る。これらのケースでは、クロックゲーティング回路５４０は、クロックゲーティング回路５４０がゲートされるとき、出力５４６をハイに留めるように構成される。これらのケースでは、クロックゲーティング回路５４０は、ＯＲゲートまたは論理ゲートの組合せを用いて実装され得る。

[0079] 図６は、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、を含むシステム６０５の例を示す。システム６０５はまた、信号入力６１２と、クロック入力６１４と、出力６１６と、を有するラッチ回路６１０（例えば、フリップフロップ）を含む。信号入力６１２は、信号経路２１０の出力２１４に結合される。この例では、アクティブモードにおける信号は、データ信号、制御信号、またはアドレス信号であり得る。

[0080] アクティブモードでは、ラッチ回路６１０は、信号入力６１２において、信号経路２１０からの信号を受信し、クロック入力６１４において、クロック信号（「Ｃｌｋ」とラベル付けされている）を受信するように構成される。ラッチ回路６１０は、クロック信号のエッジで信号の論理値をラッチ（すなわち、キャプチャ）し、出力６１６において、ラッチされた論理値を出力するように構成される。出力６１６は、ラッチされた論理値を受信するように構成された回路に結合され得る。回路は、別のラッチ回路、プロセッサ、データバッファ、等を含み得る。論理値をラッチするために使用されるクロック信号のエッジは、立ち上がりエッジまたは立ち下がりエッジであり得る。

[0081] 図７は、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、ラッチ回路６１０と、を含むシステム７０５の例を示す。システム７０５はまた、パッド７２０と、受信機７１０と、を含む。受信機７１０は、入力７１２と、出力７１４と、を有する。受信機７１０の入力７１２は、パッド７２０に結合され、受信機７１０の出力７１４は、マルチプレクサ２２０の第１の入力２２２に結合される。ある特定の態様では、パッド７２０、受信機７１０、マルチプレクサ２２０、信号経路２１０、およびラッチ回路６１０は、チップ（すなわち、ダイ）上に集積され得、パッド７２０は、（例えば、プリント回路板（ＰＣＢ）上に形成された）金属線を介して、別のチップに結合され得る。

[0082] 受信機７１０は、パッド７２０を介して、他のチップ（図示せず）から信号を受信するように構成され得る。受信機７１０は、（例えば、金属線における信号減衰を補償するために）受信された信号を増幅し得、および／または受信された信号に対して等化を実行し得る。受信機７１０は、マルチプレクサ２２０の第１の入力２２２に受信された信号を出力する。この例では、受信機７１０および信号経路２１０は、システム７０５の受信経路中に位置し得る。この例では、信号は、（例えば、他のチップによって金属線を介してパッド７２０に送信される）データ信号であり得る。

[0083] 図８は、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、を含むシステム８０５の例を示す。システム８０５はまた、信号入力８１２と、クロック入力８１４と、出力８１６と、を有するラッチ回路８１０（例えば、フリップフロップ）を含む。クロック入力８１４は、信号経路２１０の出力２１４に結合される。この例では、アクティブモードにおける信号は、クロック信号である。

[0084] アクティブモードでは、ラッチ回路８１０は、信号入力８１２において、データ信号を受信し、クロック入力８１４において、信号経路２１０からのクロック信号を受信するように構成される。ラッチ回路８１０は、クロック信号のエッジでデータ信号の論理値をラッチ（すなわち、キャプチャ）し、出力８１６において、ラッチされた論理値を出力するように構成される。出力８１６は、ラッチされた論理値を受信するように構成された回路に結合され得る。回路は、別のラッチ回路、プロセッサ、データバッファ、等を含み得る。論理値をラッチするために使用されるクロック信号のエッジは、立ち上がりエッジまたは立ち下がりエッジであり得る。この例では、信号経路２１０は、クロック信号のタイミングを調整する（例えば、データ信号の遷移間でクロック信号のエッジをセンタリングする）ために、クロック信号を遅延させるように構成され得る。

[0085] 図８に示される例では、システム８０５はまた、マルチプレクサ２２０の第１の入力２２２に結合された出力８２２において、クロック信号を出力するように構成されたクロックソース８２０を含む。クロックソース８２０は、位相ロックループ（ＰＬＬ）または別のタイプのクロックジェネレータを含み得る。クロックソース８２０は、マルチプレクサ２２０と同じチップ上に集積され得るか、または別個のチップ上に位置し得る。

[0086] 上述された例では、ラッチ回路８１０の信号入力８１２に入力される信号は、データ信号であるが、信号はまた、制御信号またはアドレス信号であり得ることも理解されたい。例えば、ラッチ回路８１０は、コマンドビットまたはアドレスビットをラッチするために使用され得る。

[0087] 図９Ａは、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、ラッチ回路８１０と、を含むシステム９０５の例を示す。システム９０５はまた、第２のマルチプレクサ９２０と、第２の信号経路９１０と、パッド９４０と、受信機９３０と、を含む。以下の図９Ａの説明では、信号経路２１０は、第１の信号経路と呼ばれ、マルチプレクサ２２０は、第１のマルチプレクサと呼ばれる。

[0088] 第２の信号経路９１０は、入力９１２と、出力９１４と、を有し、ここで、出力９１４は、ラッチ回路８１０の信号入力８１２に結合される。第２の信号経路９１０は、図８を参照して上述されたデータ信号、制御信号、またはアドレス信号を遅延させるように構成され得る。

[0089] 第２のマルチプレクサ９２０は、第１の入力９２２と、第２の入力９２４と、選択入力９２６と、出力９２８と、を有する。第２のマルチプレクサ９２０の出力９２８は、第２の信号経路９１０の入力９１２に結合される。第２のマルチプレクサ９２０は、選択入力９２６において受信された選択信号に基づいて、第１の入力９２２または第２の入力９２４を出力９２８に選択的に結合するように構成される。例えば、第２のマルチプレクサ９２０は、選択信号が第１の論理値を有するとき、第１の入力９２２を出力９２８に結合し（すなわち、第１の入力９２２を選択し）、選択信号が第２の論理値を有するとき、第２の入力９２４を出力９２８に結合し得る（すなわち、第２の入力９２４を選択する）。図９Ａに示される例では、第２の入力９２４は、コントローラ２３０の第１の出力２３４に結合され、したがって、コントローラ２３０から出力された経時変化制御信号を受信する。選択入力９２６は、コントローラ２３０の第２の出力２３６に結合され、したがって、コントローラ２３０から出力された選択信号を受信する。したがって、この例では、コントローラ２３０は、第１の信号経路２１０の経時変化と、第２の信号経路９１０の経時変化と、を制御する。この例では、第１の信号経路２１０と第２の信号経路９１０とのアイドル期間は、同じであり得る。しかしながら、図９Ｂを参照して以下にさらに説明されるように、これは必ずしもそうである必要はないことを理解されたい。

[0090] 受信機９３０は、入力９３２と、出力９３４と、を有する。受信機９３０の入力９３２は、パッド９４０に結合され、受信機９３０の出力９３４は、第２のマルチプレクサ９２０の第１の入力９２２に結合される。ある特定の態様では、パッド９４０、受信機９３０、第１のマルチプレクサ２２０、第２のマルチプレクサ９２０、第１の信号経路２１０、第２の信号経路９１０、およびラッチ回路８１０は、チップ（すなわち、ダイ）上に集積され得、パッド９４０は、（例えば、プリント回路板（ＰＣＢ）上に形成された）金属線を介して、別のチップに結合され得る。

[0091] 受信機９３０は、パッド９４０を介して、他のチップ（図示せず）から信号（例えば、データ信号、制御信号、またはアドレス信号）を受信するように構成さる。受信機９３０は、（例えば、金属線における信号減衰を補償するために）受信された信号を増幅し得、および／または受信された信号に対して等化を実行し得る。受信機９３０は、第２のマルチプレクサ９２０の第１の入力９２２に受信された信号を出力する。この例では、受信機９３０および信号経路９１０は、システム９０５の受信経路中に位置し得る。

[0092] 上述されたように、この例では、コントローラ２３０は、第１の信号経路２１０の経時変化と、第２の信号経路９１０の経時変化と、を制御する。アクティブモードでは、コントローラ２３０は、第１のマルチプレクサ２２０に、それぞれの第１の入力２２２を選択するように命令し、第２のマルチプレクサ９２０に、それぞれの第１の入力９２２を選択するように命令する。アイドルモードでは、コントローラ２３０は、第１のマルチプレクサ２２０に、それぞれの第２の入力２２４を選択するように命令し、第２のマルチプレクサ９２０に、それぞれの第２の入力９２４を選択するように命令する。次いで、コントローラ２３０は、（例えば、図２を参照して上述された技法のいずれかを使用して）経時変化制御信号を使用して、第１の信号経路２１０および第２の信号経路９１０の経時変化を制御する。例えば、コントローラ２３０は、第１の信号経路２１０の入力２１２を、複数のアイドル期間にわたって交互にローおよびハイに留め、第２の信号経路９１０の入力９１２を、複数のアイドル期間にわたって交互にローおよびハイに留め得る。別の例では、コントローラ２３０は、上述されたように、経時変化パターン（例えば、Ｎビットのシーケンス）に基づいて、第１の信号経路２１０および第２の信号経路９１０の経時変化を制御し得る。

[0093] 図９Ｂは、ある特定の態様による、コントローラ２３０が、第１の信号経路２１０の経時変化と、第２の信号経路９１０の経時変化とを独立して制御し得る例を示す。この例では、コントローラ２３０は、第２の入力９５２と、第３の出力９４４と、第４の出力９４６と、を有し、これらは、第２の信号経路９１０の経時変化を制御するために使用される。以下の図９Ｂの説明では、入力２３２は、第１の入力と呼ばれる。

[0094] この例では、第３の出力９４４は、第２のマルチプレクサ９２０の第２の入力９２４に結合され、第４の出力９４６は、第２のマルチプレクサ９２０の選択入力９２６に結合される。第１の入力２３２は、第１の信号経路２１０のアイドル期間を示す第１のインジケータ信号を受信するように構成され、第２の入力９４２は、第２の信号経路９１０のアイドル期間を示す第２のインジケータ信号を受信するように構成される。第１の信号経路２１０のアイドル期間と第２の信号経路９１０のアイドル期間とは、時間的に重複し得る。この例では、コントローラ２３０は、第１の信号経路２１０の経時変化を制御するために、第１の出力２３４において第１の経時変化制御信号を出力し、第２の信号経路９１０の経時変化を制御するために、第３の出力９４４において第２の経時変化制御信号を出力するように構成される。

[0095] 次に、ある特定の態様による、コントローラ２３０の例示的な動作が説明される。第１の信号経路２１０のアクティブモードでは、コントローラ２３０は、第２の出力２３６を介して、第１のマルチプレクサ２２０に、第１の入力２２２を選択するように命令する。その結果、第１のマルチプレクサ２２０は、第１の入力２２２において受信されたクロック信号を、第１の信号経路２１０に渡す。

[0096] 第１の信号経路２１０のアイドルモードでは、コントローラ２３０は、第１のマルチプレクサ２２０に、第２の入力２２４を選択するように命令する。その結果、マルチプレクサ２２０は、コントローラ２３０の第１の出力２３４から出力された第１の経時変化制御信号を、マルチプレクサ２２０の第２の入力２２４に結合する。これは、図２を参照して上述されたように、コントローラ２３０が、第１の経時変化制御信号を使用して、アイドルモードにおける第１の信号経路２１０の経時変化を制御することを可能にする。この例では、コントローラ２３０は、第１の信号経路２１０がアイドルモードにあることを示す第１のインジケータ信号が第１の入力２３２において受信されたとき、第１の信号経路２１０がアイドルであると決定する。

[0097] 第２の信号経路９１０のアクティブモードでは、コントローラ２３０は、第４の出力９４６を介して、第２のマルチプレクサ９２０に、第１の入力９２２を選択するように命令する。その結果、第２のマルチプレクサ９２０は、第１の入力９２２において受信された信号（例えば、データ信号、制御信号、またはアドレス信号）を、第２の信号経路９１０に渡す。

[0098] 第２の信号経路９１０のアイドルモードでは、コントローラ２３０は、第２のマルチプレクサ９２０に、第２の入力９２４を選択するように命令する。その結果、第２のマルチプレクサ９２０は、コントローラ２３０の第３の出力９４４から出力された第２の経時変化制御信号を、第２の信号経路９１０の第２の入力９２４に結合する。これは、コントローラ２３０が、（例えば、図２を参照して上述された技法のいずれか１つを使用して）第２の経時変化制御信号を使用して、第２の信号経路のアイドルモードにおける第２の信号経路９１０の経時変化を制御することを可能にする。例えば、コントローラ２３０は、第２の信号経路９１０の入力９１２を、第２の信号経路９１０の複数のアイドル期間にわたって交互にローおよびハイに留め得る。別の例では、コントローラ２３０は、上述されたように、経時変化パターン（例えば、Ｎビットのシーケンス）に基づいて、第２の信号経路９１０の経時変化を制御し得る。この例では、コントローラ２３０は、第２の信号経路９１０がアイドルモードにあることを示す第２のインジケータ信号が第２の入力９４２において受信されたとき、第２の信号経路９１０がアイドルであると決定する。例えば、第２の信号経路９１０は、受信機９３０が例えばデータ信号の到来するデータトラフィックを受信していないとき、アイドルモードにあり得る。

[0099] 図１０は、本開示のある特定の態様による、経時変化の緩和を用いるシステム１００５を示す。この例では、システムは、信号経路１０４０と、ラッチ回路１０１０（例えば、フリップフロップ）と、コントローラ１０３０と、を含む。

[0100] 信号経路１０４０は、入力１０４２と、出力１０４４と、を有する。入力１０４２は、アクティブモードにおいて信号を受信するように構成され得る。信号は、データ信号、制御信号、アドレス信号、または別のタイプの信号であり得る。信号経路１０４０は、信号を遅延させるための遅延回路（例えば、遅延回路１１５）を含み得る。例えば、遅延回路は、以下でさらに説明されるように、別の信号に対して信号のタイミングを調整するために、信号を遅延させるように構成され得る。信号経路１０４０は、遅延回路の代わりに、または遅延回路に加えて、１つまたは複数の他の回路を含み得ることを理解されたい。１つまたは複数の他の回路は、１つまたは複数の論理ゲート、順序論理回路、等を含み得る。信号経路１０４０の出力１０４４は、以下でさらに説明されるように、順序論理回路、ドライバ、パッド、または別の回路に結合され得る。

[0101] ラッチ回路１０１０は、信号入力１０１２と、クロック入力１０１４と、セット入力１０１６と、リセット入力１０１８と、出力１０２０と、を有する。ラッチ回路１０１０の出力１０２０は、信号経路１０４０の入力１０４２に結合される。信号入力１０１２は、信号（例えば、データ信号、制御信号、またはアドレス信号）を受信するように構成され、クロック入力１０１４は、クロック信号（「Ｃｌｋ」とラベル付けされている）を受信するように構成される。ラッチ回路１０１０は、クロック信号のエッジで信号の論理値をラッチ（すなわち、キャプチャ）し、出力１０２０において、ラッチされた論理値を出力するように構成される。アクティブモードにおける信号がデータ信号である例では、信号入力１０１２は、データ入力と呼ばれ得る。

[0102] ラッチ回路１０１０は、セット入力１０１６がアサートされる（例えば、論理１がセット入力１０１６に入力される）と、セットするように構成される。セット入力１０１６がアサートされると、ラッチ回路１０１０の出力１０２０は、ハイ（すなわち、論理１）になる。ラッチ回路１０１０は、リセット入力１０１８がアサートされる（例えば、論理１がリセット入力１０１８に入力される）と、リセットするように構成される。リセット入力１０１８がアサートされると、ラッチ回路１０１０の出力１０２０は、ロー（すなわち、論理０）になる。

[0103] コントローラ１０３０は、入力１０３２と、第１の出力１０３４と、第２の出力１０３６と、を有する。入力１０３２は、信号経路１０４０がアイドルモードにあるときをコントローラ１０３０に示すインジケータ信号を受信するように構成され得る。信号経路１０４０に入力される信号がデータ信号である例では、信号経路１０４０は、信号経路１０４０に到来するデータトラフィックがないとき、アイドルモードに入り得る。この例では、インジケータ信号は、システム１００５におけるデータトラフィックを制御する（例えば、管理する）回路（図示せず）によって生成され得る。コントローラ１０３０の第１の出力１０３４は、ラッチ回路１０１０のセット入力１０１６に結合され、コントローラの第２の出力１０３６は、ラッチ回路１０１０のリセット入力１０１８に結合される。以下でさらに説明されるように、コントローラ１０３０は、信号経路１０４０の入力１０４２（これは、ラッチ回路１０１０の出力１０２０に結合されている）が、アイドルモードにおいてハイに留められるか、またはローに留められるかを制御するために、ラッチ回路１０１０のセット入力１０１６およびリセット入力１０１８を使用する。

[0104] アクティブモード（機能モードとも呼ばれる）では、コントローラ１０３０は、ラッチ回路１０１０のセット入力１０１６およびリセット入力１０１８をデアサートする（例えば、セット入力１０１６とリセット入力１０１８との両方に論理０を入力する）。このケースでは、ラッチ回路１０１０は、クロック信号のエッジで信号（例えば、データ信号、制御信号、またはアドレス信号）の論理値をラッチし、ラッチされた論理値を信号経路１０４０に出力する。

[0105] アイドルモードでは、コントローラ１０３０は、ラッチ回路１０１０のセット入力１０１６およびリセット入力１０１８を使用して、信号経路１０４０の経時変化を制御する。コントローラ１０３０は、コントローラ１０３０の入力１０３２が、アイドルモードを示すインジケータ信号を受信したとき、信号経路１０４０がアイドルモードにあると決定し得る。この例では、コントローラ１０３０は、セット入力１０１６をアサートする（例えば、セット入力１０１６に論理１を入力する）ことによって、信号経路１０４０の入力１０４２をハイに留め得る。コントローラ１０３０は、リセット入力１０１８をアサートする（例えば、リセット入力１０１８に論理１を入力する）ことによって、信号経路１０４０の入力１０４２をローに留め得る。この例では、一度にセット入力１０１６およびリセット入力１０１８の一方がアサートされることに留意されたい。

[0106] アイドルモードでは、コントローラ１０３０は、図２を参照して上述された技法のいずれかを使用して、信号経路１０４０の経時変化を制御し得る。例えば、コントローラ１０３０は、ラッチ回路１０１０のセット入力１０１６およびリセット入力１０１８を、複数のアイドル期間にわたって交互にアサートすることによって、信号経路１０４０の入力１０４２を、複数のアイドル期間にわたって交互にローおよびハイに留め得る。例えば、コントローラ１０３０は、奇数アイドル期間の間、入力１０４２をローに留め、偶数アイドル期間の間、入力１０４２をハイに留め得、またはその逆もあり得る。この例では、コントローラ１０３０は、奇数アイドル期間の間、リセット入力１０１８をアサートし、偶数アイドル期間の間、セット入力１０１６をアサートし得るか、または、奇数アイドル期間の間、セット入力１０１６をアサートし、偶数アイドル期間の間、リセット入力１０１８をアサートし得る。

[0107] 別の例では、コントローラ１０３０は、上述されたように、経時変化パターンに基づいて、信号経路１０４０の経時変化を制御し得る。例えば、経時変化パターンは、Ｎ個の連続するアイドル期間ごとに繰り返され得、ここで、Ｎは整数である。各Ｎ個の連続するアイドル期間について、経時変化パターンは、信号経路１０４０の入力１０４２がハイに留められるＮ個の連続するアイドル期間の数ｋと、信号経路１０４０の入力１０４２がローに留められるＮ個の連続するアイドル期間の数（すなわち、Ｎ－ｋ）と、を示し得る。例えば、Ｎが８に等しい場合には、経時変化パターンは、８つの連続するアイドル期間ごとに繰り返される。この態様では、コントローラ１０３０は、Ｎ個の連続するアイドル期間のうちのｋ個について、セット入力１０１６をアサートし、Ｎ個の連続するアイドル期間のうちのＮ－ｋ個について、リセット入力１０１８をアサートすることによって、経時変化パターンに基づいて経時変化を制御し得る。Ｎは、１より大きい整数であり得、ｋは、１以上の整数であり得、Ｎは、ｋより大きくあり得る。一例では、ｋおよびＮは、コントローラ１０３０におけるレジスタ１０３５にパラメータとして記憶され得る。この例では、ｋおよびＮは、レジスタ１０３５にｋおよびＮの値を書き込むことによってプログラム可能であり得る。レジスタ１０３５は、いくつかの実装形態では、省略され得ることを理解されたい。

[0108] ある特定の態様では、経時変化パターンは、Ｎビットのシーケンスによって指定される。これらの態様では、シーケンスにおける各ビットは、Ｎ個の連続するアイドル期間のうちの１つに対応し、各ビットは、Ｎ個の連続するアイドル期間のうちの対応する１つの間、信号経路１０４０の入力１０４２がハイに留められるか、またはローに留められるかを示す。例えば、１のビット値は、信号経路１０４０の入力１０４２が、対応するアイドル期間の間、ハイに留められることを示し得、０のビット値は、信号経路１０４０の入力１０４２が、対応するアイドル期間の間、ローに留められることを示し得、またはその逆もあり得る。例えば、ビットシーケンス１１１０００００によって与えられる経時変化パターンは、入力１０４２が、８つの連続するアイドル期間のうちの３つにわたってハイに留められ、８つの連続するアイドル期間のうちの５つにわたってローに留められることを示し得る。

[0109] ある特定の態様では、コントローラ１０３０は、Ｎビットのシーケンスに基づいてセット入力１０１６およびリセット入力１０１８を制御することによって、Ｎビットのシーケンスに基づいて経時変化を制御し得、ここで、シーケンスにおける各ビットは、Ｎ個の連続するアイドル期間のそれぞれの１つに対応する。Ｎ個のアイドル期間の各々について、コントローラ２３０は、シーケンスにおける対応するビットが第１の論理値を有する場合、入力１０４２をハイに留めるためにセット入力１０１６をアサートし、シーケンスにおける対応するビットが第２の論理値を有する場合、入力１０４２をローに留めるためにリセット入力１０１８をアサートし得る。第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。

[0110] 図１１Ａは、上述された信号経路１０４０と、ラッチ回路１０１０と、コントローラ１０３０と、を含むシステム１１０５の例を示す。システム１１０５はまた、ドライバ１１１０と、パッド１１２０と、を含む。ドライバ１１１０は、入力１１１２と、出力１１１４と、を有する。ドライバ１１１０の入力１１１２は、信号経路１０４０の出力１０４４に結合され、ドライバ１１１０の出力１１１４は、パッド１１２０に結合される。ある特定の態様では、信号経路１０４０、ラッチ回路１０１０、ドライバ１１１０、およびパッド１１２０は、チップ（すなわち、ダイ）上に集積され得、パッド１１２０は、（例えば、プリント回路板（ＰＣＢ）上に形成された）金属線を介して、別のチップに結合され得る。

[0111] ドライバ１１１０は、アクティブモードにおいて、信号経路１０４０から信号を受信し、受信された信号に基づいて、パッド１１２０（したがって、金属線）を駆動するように構成され得る。例えば、ドライバ１１１０は、受信された信号がハイであるとき、パッド１１２０をハイに駆動し、受信された信号がローであるとき、パッド１１２０をローに駆動するように構成され得る。代替として、ドライバ１１１０は、受信された信号がハイであるとき、パッド１１２０をローに駆動し、受信された信号がローであるとき、パッド１１２０をハイに駆動するように構成され得る。ドライバ１１１０は、パッド１１２０をハイに駆動するためのプルアップトランジスタと、パッド１１２０をローに駆動するためのプルダウントランジスタと、を用いて実装され得る。

[0112] 図１１Ａの例では、信号経路１０４０の出力１０４４における論理状態は、複数のアイドル期間にわたってハイとローとの間でトグルし得る。これは、上述されたように、コントローラ１０３０が、経時変化のバランスをとるために、信号経路１０４０の入力１０４２を交互にハイおよびローに留めるからである。いくつかの使用ケースでは、ドライバ１１１０の入力１１１２および／またはパッド１１２０が、アイドルモードにおいてロー（すなわち、論理０）であることが望ましい。例えば、仕様は、パッド１１２０に結合された伝送線（図示せず）がアイドルモードにおいてローに保持されるように、パッド１１２０がアイドルモードにおいてローであることを要求し得る。これらのケースでは、クロックゲーティング回路１１４０（クロックゲーティングセルとも呼ばれる）が、アイドルモードでの信号経路１０４０の出力１０４４におけるローとハイとの間のトグルから、ドライバ１１１０およびパッド１１２０を分離するために、信号経路１０４０の出力１０４４とドライバ１１１０の入力１１１２との間に結合され得、その例が、図１１Ｂに示されている。

[0113] 図１１Ｂに示される例では、クロックゲーティング回路１１４０は、信号経路１０４０の出力１０４４に結合された信号入力１１４２と、ドライバ１１１０の入力１１１２に結合された出力１１４６と、コントローラ１０３０の第３の出力１１３０に結合された制御入力１１４４と、を有する。この例では、コントローラ１０３０は、第３の出力１１３０を介して、クロックゲーティング回路１１４０を選択的にゲートまたはゲート解除するように構成され得る。例えば、クロックゲーティング回路１１４０は、第１の論理値が制御入力１１４４に入力されたときにゲートし、第２の論理値が制御入力１１４４に入力されたときにゲート解除するように構成され得る。この例では、コントローラ１０３０は、クロックゲーティング回路１１４０の制御入力１１４４に第１の論理値を出力することによって、クロックゲーティング回路１１４０をゲートし、クロックゲーティング回路１１４０の制御入力１１４４に第２の論理値を出力することによって、クロックゲーティング回路１１４０をゲート解除し得る。この例では、第１の論理値が１であり得、第２の論理値が０であり得るか、またはその逆もあり得る。この例では、クロックゲーティング回路１１４０は、クロックゲーティング回路１１４０がゲートされるとき、出力１１４６をローに留めるように構成され得る。

[0114] この例では、コントローラ１０３０は、（例えば、コントローラ１０３０が、入力１０３２においてアイドルモードを示すインジケータ信号を受信したとき）アクティブモードにおいてクロックゲーティング回路１１４０をゲート解除し、アイドルモードにおいて、クロックゲーティング回路１１４０をゲートするように構成され得る。この例では、クロックゲーティング回路１１４０は、アイドルモードにおいて出力１１４６をローに留め、これは、アイドルモードでの信号経路１０４０の出力１０４４におけるのローとハイとの間のトグルから、ドライバ１１１０およびパッド１１２０を分離する。

[0115] 本開示は、図１１Ｂに示される例に限定されないことを理解されたい。例えば、別の例では、クロックゲーティング回路１１４０は、アイドルモードにおけるトグルからパッド１１２０を分離するために、ドライバ１１１０の出力１１１４とパッド１１２０との間に結合され得る。この例では、コントローラ１０３０は、上述されたように、アイドルモードにおいてクロックゲーティング回路１１４０をゲートし、アクティブモードにおいてクロックゲーティング回路１１４０をゲート解除し得る。

[0116] 上記の例では、クロックゲーティング回路１１４０は、クロックゲーティング回路１１４０がゲートされるとき、出力１１４６をローに留めるように構成される。しかしながら、本開示は、この例に限定されないことを理解されたい。例えば、いくつかの使用ケースでは、ドライバ１１１０の入力１１１２および／またはパッド１１２０が、アイドルモードにおいてハイ（すなわち、論理１）であることが望ましくあり得る。これらのケースでは、クロックゲーティング回路１１４０は、クロックゲーティング回路１１４０がゲートされるとき、出力１１４６をハイに留めるように構成される。

[0117] 図１２は、ある特定の態様による、図２に示された例示的なシステム２０５が、図１０に示された例示的なシステム１００５と組み合わせられた、システム１２０５の例を示す。以下の図１２の説明では、信号経路２１０は、第１の信号経路と呼ばれ、信号経路１０４０は、第２の信号経路と呼ばれ、コントローラ２３０は、第１のコントローラと呼ばれ、コントローラ１０３０は、第２のコントローラと呼ばれる。

[0118] この例では、第１の信号経路２１０の出力２１４は、ラッチ回路１０１０のクロック入力１０１４に結合される。したがって、この例では、ラッチ回路１０１０をクロックする（clock）ために使用されるクロック信号は、第１の信号経路２１０を通って伝搬する。第１のコントローラ２３０は、図２を参照して上述されたように、第１の信号経路２１０のアイドルモードにおいて、第１の信号経路２１０の経時変化を制御する。第２のコントローラ１０３０は、図１０を参照して上述されたように、第２の信号経路１０４０のアイドルモードにおいて、第２の信号経路１０４０の経時変化を制御する。第２の信号経路１０４０の出力１０４４は、ドライバ（例えば、ドライバ１１１０）、順序論理回路（例えば、フリップフロップ）、プロセッサ、または別のタイプの回路に結合され得る。

[0119] 図１３は、上述された信号経路１０４０と、コントローラ１０３０と、を含むシステム１３０５の例を示す。システム１３０５はまた、本開示の態様による、シングルデータレート（ＳＤＲ）－ダブルデータレート（ＤＤＲ）コンバータ１３１０を含む。ＳＤＲ－ＤＤＲコンバータ１３１０は、第１のラッチ回路１３２０と、第２のラッチ回路１３４０と、マルチプレクサ１３６０と、を含む。ＳＤＲ－ＤＤＲコンバータ１３１０は、第１の入力１３１２っと、第２の入力１３１４と、出力１３１６と、を有する。第１の入力１３１２は、第１のデータ信号を受信するように構成され、第２の入力１３１４は、第２のデータ信号を受信するように構成される。第１のデータ信号が、奇数データビットを含み得、第２のデータ信号が、偶数データビットを含み得、またはその逆もあり得る。第１のデータ信号および第２のデータ信号は、クロック信号（「Ｃｌｋ」とラベル付けされている）の１期間当たり１つのデータビットをそれぞれ含み得る。したがって、この例では、第１のデータ信号および第２のデータ信号の各々は、シングルデータレート（すなわち、クロック信号の１期間当たり１ビット）でデータを送信する。ＳＤＲ－ＤＤＲコンバータ１３１０の出力１３１６は、信号経路１０４０の入力１０４２に結合される。

[0120] 第１のラッチ回路１３２０は、信号入力１３２２と、クロック入力１３２４と、セット入力１３２６と、リセット入力１３２８と、出力１３３０と、を有する。信号入力１３２２は、ＳＤＲ－ＤＤＲコンバータ１３１０の第１の入力１３１２に結合され、クロック入力１３２４は、クロック信号を受信するように構成される。第１のラッチ回路１３２０は、クロック信号の立ち上がりエッジで第１のデータ信号の論理値をラッチ（すなわち、キャプチャ）し、出力１３３０において、ラッチされた論理値を出力するように構成される。したがって、この例では、第１のラッチ回路１３２０は、立ち上がりエッジトリガラッチ回路（rising-edge triggered latching circuit）（ポジティブエッジトリガラッチ回路とも呼ばれる）である。

[0121] 第１のラッチ回路１３２０は、セット入力１３２６がアサートされる（例えば、論理１がセット入力１３２６に入力される）と、セットするように構成される。セット入力１３２６がアサートされると、出力１３３０はハイ（すなわち、論理１）になる。第１のラッチ回路１３２０は、リセット入力１３２８がアサートされる（例えば、論理１がリセット入力１３２８に入力される）と、リセットするように構成される。リセット入力１３２８がアサートされると、出力１３３０はロー（すなわち、論理０）になる。

[0122] 第２のラッチ回路１３４０は、信号入力１３４２と、クロック入力１３４４と、セット入力１３４６と、リセット入力１３４８と、出力１３５０と、を有する。信号入力１３４２は、ＳＤＲ－ＤＤＲコンバータ１３１０の第２の入力１３１４に結合され、クロック入力１３４４は、クロック信号を受信するように構成される。第２のラッチ回路１３４０は、クロック信号の立ち下がりエッジで第２のデータ信号の論理値をラッチ（すなわち、キャプチャ）し、出力１３５０において、ラッチされた論理値を出力するように構成される。したがって、この例では、第２のラッチ回路１３４０は、立ち下がりエッジトリガラッチ回路（falling-edge triggered latching circuit）（ネガティブエッジトリガラッチ回路とも呼ばれる）である。

[0123] 第２のラッチ回路１３４０は、セット入力１３４６がアサートされる（例えば、論理１がセット入力１３４６に入力される）と、セットするように構成される。セット入力１３４６がアサートされると、出力１３５０はハイ（すなわち、論理１）になる。第２のラッチ回路１３４０は、リセット入力１３４８がアサートされる（例えば、論理１がリセット入力１３４８に入力される）と、リセットするように構成される。リセット入力１３４８がアサートされると、出力１３５０はロー（すなわち、論理０）になる。

[0124] マルチプレクサ１３６０は、第１の入力１３６２と、第２の入力１３６４と、選択入力１３６６と、出力１３６８と、を有する。第１の入力１３６２は、第１のラッチ回路１３２０の出力１３３０に結合され、第２の入力１３６４は、第２のラッチ回路１３４０の出力１３５０に結合され、選択入力１３６６は、クロック信号を受信するように構成され、出力１３６８は、ＳＤＲ－ＤＤＲコンバータ１３１０の出力１３１６に結合される。

[0125] マルチプレクサ１３６０は、クロック信号がハイであるとき、第１のラッチ回路１３２０の出力１３３０を出力１３６８に結合し、クロック信号がローであるとき、第２のラッチ回路１３４０の出力１３５０を出力１３６８に結合するように構成される。したがって、クロック信号の各期間について、マルチプレクサ１３６０は、クロック信号がハイである期間の一部の間、第１のラッチ回路１３２０の出力１３３０から、ラッチされたデータビット（例えば、奇数データビット）を出力し、クロック信号がローである期間の一部の間、第２のラッチ回路１３４０の出力１３５０から、ラッチされたデータビット（例えば、偶数データビット）を出力する。したがって、マルチプレクサ１３６０は、出力１３１６において、クロック信号の１期間当たり２つのデータビットを出力し、したがって、出力１３１６において、ダブルデータレートでデータビットを出力する。

[0126] ＳＤＲ－ＤＤＲコンバータ１３１０の出力１３１６は信号経路１０４０の入力１０４２に結合されるので、ＳＤＲ－ＤＤＲコンバータ１３１０は、ダブルデータレートでデータビットを信号経路１０４０に出力する。信号経路１０４０の出力１０４４は、ドライバ（例えば、ドライバ１１１０）、順序論理回路（例えば、フリップフロップ）、プロセッサ、または別のタイプの回路に結合され得る。

[0127] この例では、コントローラ１０３０の第１の出力１０３４は、第１のラッチ回路１３２０のセット入力１３２６と、第２のラッチ回路１３４０のセット入力１３４６と、に結合される。コントローラ１０３０の第２の出力１０３６は、第１のラッチ回路１３２０のリセット入力１３２８と、第２のラッチ回路１３４０のリセット入力１３４８と、に結合される。

[0128] アクティブモード（機能モードとも呼ばれる）では、コントローラ１０３０は、第１のラッチ回路１３２０のセット入力１３２６およびリセット入力１３２８をデアサートし（例えば、セット入力１３２６とリセット入力１３２８との両方に論理０入力し）、第２のラッチ回路１３４０のセット入力１３４６およびリセット入力１３４８をデアサートする（例えば、セット入力１３４６とリセット入力１３４８との両方に論理０を入力する）。このケースでは、第１のラッチ回路１３２０は、クロック信号の立ち上がりエッジで第１のデータ信号の論理値（すなわち、データビット）をラッチし、ラッチされた論理値をマルチプレクサ１３６０の第１の入力１３６２に出力し、第２のラッチ回路１３４０は、クロック信号の立ち下がりエッジで第２のデータ信号の論理値（すなわち、データビット）をラッチし、ラッチされた論理値をマルチプレクサ１３６０の第２の入力１３６４に出力する。

[0129] アイドルモードでは、コントローラ１０３０は、信号経路１０４０の経時変化を制御する。コントローラ１０３０は、コントローラ１０３０の入力１０３２が、アイドルモードを示すインジケータ信号を受信したとき、信号経路１０４０がアイドルモードにあると決定し得る。この例では、コントローラ１０３０は、（例えば、第１の出力１０３４において論理１を出力することによって）第１のラッチ回路１３２０のセット入力１３２６をアサートし、第２のラッチ回路１３４０のセット入力１３４６をアサートすることによって、信号経路１０４０の入力１０４２をハイに留め得る。コントローラ１０３０は、（例えば、第２の出力１０３６において論理１を出力することによって）第１のラッチ回路１３２０のリセット入力１３２８をアサートし、第２のラッチ回路１３４０のリセット入力１３４８をアサートすることによって、信号経路１０４０の入力１０４２をローに留め得る。

[0130] アイドルモードでは、コントローラ１０３０は、図２を参照して上述された技法のいずれかを使用して、信号経路１０４０の経時変化を制御し得る。例えば、コントローラ１０３０は、信号経路１０４０の入力１０４２を、複数のアイドル期間にわたって交互にローおよびハイに留め得る。この例では、コントローラ１０３０は、入力１０４２を、奇数アイドル期間の間、ローに留め、偶数アイドル期間の間、ハイに留め得、またはその逆もあり得る。別の例では、コントローラ１０３０は、図１０を参照して上述されたように、経時変化パターンに基づいて、信号経路１０４０の経時変化を制御し得る。

[0131] ＳＤＲ－ＤＤＲコンバータ１３１０は、データ信号の例を使用して上述されたが、ＳＤＲ－ＤＤＲコンバータ１３１０はまた、制御信号およびアドレス信号のために使用され得ることを理解されたい。

[0132] 上述されたように、コントローラ１０３０は、レジスタ１０３５に記憶されたＮビットのシーケンスに基づいて、経時変化を制御し得る。一例では、レジスタ１０３５は、シーケンスにおけるビットを１つずつ出力するように構成された循環シフトレジスタを含み得る。この点について、図１４は、ある特定の態様による、レジスタ１０３５が循環シフトレジスタ１４１０を含む例を示す。この例では、循環シフトレジスタ１４１０は、記憶スロット１４１５－１～１４１５－Ｎを含み、ここで、記憶スロット１４１５－１～１４１５－Ｎの各々は、Ｎビットのシーケンスのうちの１ビットを保持し得る。循環シフトレジスタ１４１０は、入力１４１２と、出力１４１４と、を有する。入力１４１２は、以下にさらに説明されるように、循環シフトレジスタ１４１０におけるビットのシフティングを制御するために使用される。出力１４１４は、記憶スロット４１５－Ｎにおけるビットを出力するように構成される。

[0133] この例では、コントローラ１０３０はまた、第１のマルチプレクサ１４５０と、第２のマルチプレクサ１４６０と、インバータ１４７０と、を含む。第１のマルチプレクサ１４５０は、循環シフトレジスタ１４１０の出力１４１４に結合された第１の入力１４５２と、論理０を受信するように構成された第２の入力１４５４と、コントローラ１０３０の第１の出力１０３４に結合された出力１４５８と、選択入力１４５６と、を有する。第２のマルチプレクサ１４６０は、インバータ１４７０を介して循環シフトレジスタ１４１０の出力１４１４に結合された第１の入力１４６２と、論理０を受信するように構成された第２の入力１４６４と、コントローラ１０３０の第２の出力１０３６に結合された出力１４６８と、選択入力１４６６と、を有する。

[0134] コントローラ１０３０はまた、制御回路１４２０を含む。制御回路１４２０は、入力１４２２と、第１の出力１４２４と、第２の出力１４２６と、を有する。入力１４２２は、コントローラ１０３０の入力１０３２に結合され、上述されたインジケータ信号を受信するように構成される。第１の出力１４２４は、循環シフトレジスタ１４１０の入力１４１２に結合され、以下でさらに説明されるように、制御回路１４２０によって、循環シフトレジスタ１４１０におけるビットをシフトするために使用される。第２の出力１４６は、第１のマルチプレクサ１４５０の選択入力１４５６と、第２のマルチプレクサ１４６０の選択入力１４６６と、に結合される。

[0135] 動作中、制御回路１４２０は、第２の出力１４２６を介して、第１のマルチプレクサ１４５０および第２のマルチプレクサ１４６０の各々に、アクティブモードにおいてそれぞれの第２の入力１４５４および１４６４を選択するように命令するように構成される。これは、第１のマルチプレクサ１４５０および第２のマルチプレクサ１４６０に、ラッチ回路１０１０のセット入力１０１６とリセット入力１０１８とに０を出力させ、これは、セット入力１０１６とリセット入力１０１８との両方をデアサートする。

[0136] 動作中、制御回路１４２０は、第２の出力１４２６を介して、第１のマルチプレクサ１４５０および第２のマルチプレクサ１４６０の各々に、アイドルモードにおいてそれぞれの第１の入力１４５２および１４６２を選択するように命令するように構成される。これは、セット入力１０１６を循環シフトレジスタ１４１０の出力１４１４に結合し、リセット入力１０１８を、インバータ１４７０を介して、循環シフトレジスタ１４１０の出力１４１４に結合する。したがって、リセット入力１０１８は、この例では、循環シフトレジスタ１４１０によって出力されたビットの反転を受信する。

[0137] アイドルモードでは、制御回路１４２０は、循環シフトレジスタ４１０がＮ個のアイドル期間ごとに１回、Ｎビットのシーケンスにおける各ビットを出力するように、第１の出力１４２４を介して、アイドル期間ごとに１ビット位置だけ循環シフトレジスタ４１０におけるビットをシフトするように構成され得る。例えば、制御回路１４２０は、インジケータ信号がアイドルモードを示すたびに、循環シフトレジスタ１４１０におけるビットを１ビット位置だけシフトし得る。シフトごとに、各記憶スロット１４１５－１～１４１５－Ｎにおけるビットは、循環シフトレジスタ１４１０における次の記憶スロット１４１５－１～１４１５－Ｎにシフトアップされ得る。例えば、１つのシフトにおいて、記憶スロット１４１５－１におけるビットは、記憶スロット１４１５－２にシフトアップされ得、記憶スロット４１５－Ｎにおけるビットは、（記憶スロット１４１５－Ｎから記憶スロット１４１５－１にループバックする矢印によって示されるように）記憶スロット１４１５－１にシフトバックされ得る。

[0138] したがって、この例では、循環シフトレジスタ１４１０におけるビットは、循環シフトレジスタ１４１０がＮ個のアイドル期間ごとに１回Ｎビットのシーケンスを通して循環するように、アイドル期間ごとに１ビット位置だけシフトされる。この例では、ラッチ回路１０１０の出力１０２０は、循環シフトレジスタ１４１０が１を出力するとき、ハイに留められ得る。これは、第１のマルチプレクサ１４５０が、ラッチ回路１０１０のセット入力１０１６に１を出力し、これは、セット入力１０１６をアサートし、第２のマルチプレクサが、ラッチ回路１０１０のリセット入力１０１８に０（すなわち、１の反転）を出力し、これは、リセット入力１０１８をデアサートするからである。また、この例では、ラッチ回路１０１０の出力１０２０は、循環シフトレジスタ１４１０が０を出力するとき、ローに留められ得る。これは、第１のマルチプレクサ１４５０が、ラッチ回路１０１０のセット入力１０１６に０を出力し、これは、セット入力１０１６をデアサートし、第２のマルチプレクサが、ラッチ回路１０１０のリセット入力１０１８に１（すなわち、０の反転）を出力し、これは、リセット入力１０１８をアサートするからである。

[0139] 図１４に示されている例では、インバータ１４７０は、循環シフトレジスタ１４１０の出力１４１４と、第２のマルチプレクサ１４６０の第１の入力１４６２との間に結合される。しかしながら、本開示は、この例に限定されないことを理解されたい。他の実装形態では、インバータ１４７０は、循環シフトレジスタ１４１０の出力１４１４と、第１のマルチプレクサ１４５０の第１の入力１４５２との間に結合され得る。この例では、ラッチ回路１０１０の出力１０２０は、循環シフトレジスタ１４１０が１を出力するとき、ローに留められ得、ラッチ回路１０１０の出力１０２０は、循環シフトレジスタ１４１０が０を出力するとき、ハイに留められ得る。

[0140] 図１５は、本開示のある特定の態様による、経時変化の緩和を備えたシステム１５０５の別の例を示す。この例では、システム１５０５は、上述された信号経路２１０と、マルチプレクサ２２０と、コントローラ２３０と、を含む。システム１５０５はまた、第２のマルチプレクサ１５２０を含む。以下の図１５の説明では、マルチプレクサ２２０は、第１のマルチプレクサ２２０と呼ばれる。

[0141] 第２のマルチプレクサ１５２０は、第１の入力１５２２と、第２の入力１５２４と、選択入力１５２６と、出力１５２８と、を有する。第２のマルチプレクサ１５２０の出力１５２８は、第１のマルチプレクサ２２０の第２の入力２２４に結合され、第２のマルチプレクサ１５２０の選択入力１５２６は、コントローラ２３０の第１の出力２３４に結合される。第２のマルチプレクサ１５２０の第１の入力１５２２は、論理０を受信するように構成され、第２のマルチプレクサ１５２０の第２の入力１５２４は、論理１を受信するように構成される。例えば、第１の入力１５２２は、第１の入力１５２２を接地することによって、論理０を受信し得、第２の入力１５２４は、第２の入力１５２４を供給レールに結合することによって、論理１を受信し得る。

[0142] アイドルモードでは、第２のマルチプレクサ１５２０は、経時変化制御信号を受信するように構成される。上述されたように、ある特定の態様では、経時変化制御信号は、複数のアイドル期間にわたって、１（すなわち、ハイ）と０（すなわち、ロー）との間で交互し得るか、または、経時変化パターンに基づいて、１（すなわち、ハイ）と０（すなわち、ロー）との間で切り替わり得る。次いで、第２のマルチプレクサ１５２０は、経時変化制御信号の論理状態に基づいて、第１の入力１５２２における論理０または第２の入力１５２４における論理１を選択し、出力１５２８において、論理０および論理１のうちの選択された１つを出力し得る。例えば、第２のマルチプレクサ１５２０は、経時変化制御信号が０であるとき、第１の入力１５２２における論理０を選択し、経時変化制御信号が１であるとき、第２の入力１５２４における論理１を選択し得、またはその逆もあり得る。

[0143] アイドルモードでは、第１のマルチプレクサ２２０は、第２の入力２２４において、第２のマルチプレクサ１５２０から論理０および論理１のうちの選択された１つを受信するように構成される。第１のマルチプレクサ２２０の第２の入力２２４は、上述されたように、アイドルモードにおいて選択されるので、第１のマルチプレクサ２２０は、論理０および論理１のうちの選択された１つを、信号経路２１０の入力２１２に渡す。例えば、論理０が選択されると、信号経路の入力２１２は、アイドルモードにおいてローに留められ、論理１が選択されると、信号経路の入力２１２は、アイドルモードにおいてハイに留められる。したがって、この例では、第２のマルチプレクサ１５２０の出力は、第１のマルチプレクサ２２０の第２の入力２２４に経時変化制御信号を供給する。

[0144] 上述されたように、信号経路２１０、信号経路９１０、および信号経路１０４０は各々、遅延回路をそれぞれ含み得る。例えば、信号経路２１０、信号経路９１０、および信号経路１０４０は、直列に接続された遅延バッファ１２０－１～１２０－４を含む遅延回路１２０をそれぞれ含み得る。図１Ａの例では、４つの遅延バッファ１２０－１～１２０－４が示されているが、信号経路は、異なる数の遅延バッファを含み得ることを理解されたい。図１Ａは、遅延バッファ１２０－１～１２０－４がインバータを用いて実装される例を示しているが、遅延バッファ１２０－１～１２０－４は、この例に限定されず、遅延バッファ１２０－１～１２０－４は、他のタイプの遅延バッファを用いて実装され得ることを理解されたい。

[0145] ある特定の態様では、信号経路（例えば、信号経路２１０、信号経路９１０、または信号経路１０４０）は、（例えば、データ信号および／またはクロック信号のタイミングを調整するために）調整可能な遅延を有する遅延回路を含み得る。例えば、遅延回路は、遅延バッファと、遅延バッファのうちのどれが遅延回路の入力と出力との間に結合されるかを制御するように構成されたスイッチング回路と、を含み得る。この例では、遅延回路の遅延は、スイッチング回路を使用して、遅延回路の入力と出力との間に結合される遅延バッファの数を制御することによって調整され得る。スイッチング回路は、スイッチ、論理ゲート、マルチプレクサ、またはこれらの任意の組合せを含み得る。

[0146] 図１６は、本開示の態様による経時変化制御が使用され得るメモリインターフェース回路１６００の例を示す。しかしながら、本開示は、メモリインターフェース回路１６００に限定されず、他のタイプの回路において使用され得ることを理解されたい。メモリインターフェース回路１６００は、１つまたは複数のプロセッサ（例えば、中央処理ユニット（ＣＰＵ）コア、グラフィックス処理ユニット（ＧＰＵ）、等）に、メモリデバイス（図示せず）へのアクセスを提供するように構成され得る。メモリデバイスは、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）または別のタイプのメモリデバイスであり得る。

[0147] メモリインターフェース回路１６００は、以下でさらに説明されるように、メモリインターフェース回路１６００のための経時変化制御動作を実行するように構成されたコントローラ１６９０を含む。メモリインターフェース回路１６００はまた、第１のパッド１６１０と、第２のパッド１６１２と、第３のパッド１６１４と、第４のパッド１６１６と、第１の受信機１６２０と、第２の受信機１６２４と、第１のドライバ１６２２と、第２のドライバ１６２６と、第３のドライバ１６２７と、第４のドライバ１６２８と、を含む。図１６の例では、第１のパッド１６１０は、データ信号（「ＤＱ」とラベル付けされている）のために使用され、第２のパッド１６１２は、データストローブ信号（data strobe signal）（「ＤＱＳ」とラベル付けされている）のために使用され、第３のパッド１６１４は、クロック信号（「ＣＫ」とラベル付けされている）のために使用され、第４のパッド１６１６は、コマンド／アドレス信号（「ＣＡ」とラベル付けされている）のために使用される。第１のパッド１６１０、第２のパッド１６１２、第３のパッド１６１４、および第４のパッド１６１６は、それぞれの金属線（使用されない）を介して、メモリデバイス（図示せず）に結合される。図１６では、例示を簡単にするために、第１のパッド１６１０に対応する１つのデータラインが示されているが、メモリインターフェース回路１６００は、複数のデータ信号を並列に送信および／または受信するために、複数のデータラインを並列に含み得ることを理解されたい。

[0148] 第１の受信機１６２０の入力および第１のドライバ１６２２の出力は、第１のパッド１６１０に結合される。第２の受信機１６２４の入力および第２のドライバ１６２６の出力は、第２のパッド１６１２に結合される。第３のドライバ１６２７の出力は、第３のパッド１６１４に結合され、第４のドライバ１６２８の出力は、第４のパッド１６１６に結合される。第１の受信機１６２０は、第１のパッド１６１０を介して、メモリデバイスからデータ信号を受信するように構成され得る。第１の受信機１６２０は、受信されたデータ信号を増幅するように構成され得る。第１のドライバ１６２２は、データ信号を受信し、データ信号をメモリデバイスに送信するために、データ信号を用いて第１のパッド１６１０を駆動するように構成され得る。第２の受信機１６２４は、第２のパッド１６１２を介して、メモリデバイスからデータストローブ信号を受信するように構成され得る。第２のドライバ１６２６は、データストローブ信号を受信し、データストローブ信号をメモリデバイスに送信するために、データストローブ信号を用いて第２のパッド１６１２を駆動するように構成され得る。データストローブ信号は、データ信号からデータビットをキャプチャするために使用されるクロック信号であり得る。第３のドライバ１６２７は、クロック信号を受信し、クロック信号をメモリデバイスに送信するために、クロック信号を用いて第３のパッド１６１４を駆動するように構成され得る。第４のドライバ１６２８は、コマンド／アドレス（ＣＡ）信号を受信し、ＣＡ信号をメモリデバイスに送信するために、ＣＡ信号を用いて第４のパッド１６１６を駆動するように構成され得る。この例では、第３のパッド１６１４から送信されるクロック信号は、ＣＡ信号からコマンドビットおよび／またはアドレスビットをキャプチャするために使用され得る。

[0149] メモリインターフェース回路１６００はまた、第１のマルチプレクサ１６３０と、第１の信号経路１６５０と、第２のマルチプレクサ１６４０と、第２の信号経路１６５４と、第２のマルチプレクサ１６４０と、第３の信号経路１６５７と、第３のマルチプレクサ１６７５と、第４の信号経路１６６０と、第４のマルチプレクサ１６８０と、第５の信号経路１６６３と、第６の信号経路１６６６と、第１のＳＤＲ－ＤＤＲコンバータ１６７０と、第２のＳＤＲ－ＤＤＲコンバータ１６８５と、を含む。第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、第４の信号経路１６６０、第５の信号経路１６６３、および第６の信号経路１６６６の各々は、それぞれの信号を遅延させるための遅延回路（例えば、遅延回路１１５）を含み得る。

[0150] 第１のマルチプレクサ１６３０は、第１の受信機１６２０の出力に結合された第１の入力１６３２と、コントローラ１６９０に結合された第２の入力１６３４と、コントローラ１６９０に結合された選択入力１６３６と、出力１６３８と、を有する。第１の信号経路１６５０は、第１のマルチプレクサ１６３０の出力１６３８に結合された入力１６５１と、出力１６５２と、を有する。

[0151] 第１のＳＤＲ－ＤＤＲコンバータ１６７０は、データソース（図示せず）に結合された、第１の信号入力１６７１－１および第２の信号入力１６７１－２を有する。第１のＳＤＲ－ＤＤＲコンバータ１６７０はまた、コントローラ１６９０に結合されたセット入力１６７２と、コントローラ１６９０に結合されたリセット入力１６７３と、出力１６７４と、を有する。第２の信号経路１６５４は、第１のＳＤＲ－ＤＤＲコンバータ１６７０の出力１６７４に結合された入力１６５５と、第１のドライバ１６２２の入力に結合された出力１６５６と、を有する。

[0152] 第２のマルチプレクサ１６４０は、第２の受信機１６２４の出力に結合された第１の入力１６４２と、コントローラ１６９０に結合された第２の入力１６４４と、コントローラ１６９０に結合された選択入力１６４６と、出力１６４８と、を有する。第３の信号経路１６５７は、第２のマルチプレクサ１６４０の出力１６４８に結合された入力１６５８と、出力１６５９と、を有する。

[0153] 第３のマルチプレクサ１６７５は、データストローブソース（図示せず）に結合された第１の入力１６７６と、コントローラ１６９０に結合された第２の入力１６７７と、コントローラ１６９０に結合された選択入力１６７８と、出力１６７９と、を有する。第４の信号経路１６６０は、第３のマルチプレクサ１６７５の出力１６７９に結合された入力１６６１と、第２のドライバ１６２６の入力に結合された出力１６６２と、を有する。

[0154] 第４のマルチプレクサ１６８０は、クロックソース（図示せず）に結合された第１の入力１６８１と、コントローラ１６９０に結合された第２の入力１６８２と、コントローラ１６９０に結合された選択入力１６８３と、出力１６８４と、を有する。第５の信号経路１６６３は、第４のマルチプレクサ１６８０の出力１６８４に結合された入力１６６４と、第３のドライバ１６２７の入力に結合された出力１６６５と、を有する。

[0155] 第２のＳＤＲ－ＤＤＲコンバータ１６８５は、コマンド／アドレスソース（図示せず）に結合された、第１の信号入力１６８６－１および第２の信号入力１６８６－２を有する。第２のＳＤＲ－ＤＤＲコンバータ１６８５はまた、コントローラ１６９０に結合されたセット入力１６８７と、コントローラ１６９０に結合されたリセット入力１６８８と、出力１６８９と、を有する。第６の信号経路１６６６は、第２のＳＤＲ－ＤＤＲコンバータ１６８５の出力１６８９に結合された入力１６６７と、第４のドライバ１６２８の入力に結合された出力１６６８と、を有する。

[0156] 次に、ある特定の態様に従って、メモリインターフェース回路１６００の例示的な動作が説明される。

[0157] 書込み動作の間、第１のＳＤＲ－ＤＤＲコンバータ１６７０は、メモリデバイスに書き込まれるべきデータを受信し得る。例えば、第１のＳＤＲ－ＤＤＲコンバータ１６７０は、シングルデータレート（ＳＤＲ）における２つ以上のデータ信号でデータを受信し得、ここで、データ信号のうちの第１のものが、奇数データビットを含み得、データ信号のうちの第２のものが、偶数ビットを含み得る。この例では、第１のＳＤＲ－ＤＤＲコンバータ１６７０は、第１の信号入力１６７１－１を介して、データ信号のうちの第１のものを受信し、第２の信号入力１６７１－２を介して、データ信号のうちの第２のものを受信し得る。

[0158] 第１のＳＤＲ－ＤＤＲコンバータ１６７０は、ＳＤＲにおけるデータ信号をダブルデータレート（ＤＤＲ）におけるデータ信号に変換し、ＤＤＲにおけるデータ信号を出力１６７４において出力し得る。一例では、第１のＳＤＲ－ＤＤＲコンバータ１６７０は、例示的なＳＤＲ－ＤＤＲコンバータ１３１０を用いて実装され得る。ＤＤＲにおけるデータ信号は、第２の信号経路１６５４を介して第１のドライバ１６２２に伝搬し、第１のドライバ１６２２は、第１のパッド１６１０を介して、メモリデバイスにＤＤＲにおけるデータ信号を送信する。この例では、第２の信号経路１６５４は、（例えば、データ信号を、並列データラインにおける他の１つまたは複数のデータ信号（図示せず）と揃えるために）データ信号を遅延させ得る。上述されたように、他のデータラインは、例示を簡単にするために、図１６には示されていない。

[0159] 書込み動作の間、第３のマルチプレクサ１６７５は、第１の入力１６７６において、データストローブ信号を受信し得る。コントローラ１６９０は、第３のマルチプレクサ１６７５がデータストローブ信号を第４の信号経路１６６０に出力するように、第３のマルチプレクサ１６７５に、第１の入力１６７６を選択するように命令する。データストローブ信号は、ＤＤＲにおけるデータ信号の半分の周波数を有し得る（すなわち、ＤＤＲにおけるデータ信号は、データストローブ信号の期間ごとに２つのデータビットを含む）。データストローブ信号は、第４の信号経路１６６０を介して第２のドライバ１６２６に伝搬し、第２のドライバ１６２６は、第２のパッド１６１２を介して、メモリデバイスにデータストローブ信号を送信する。この例では、第４の信号経路１６６０は、（例えば、ＤＤＲにおけるデータ信号に対してデータストローブ信号のタイミングを調整するために）データストローブ信号を遅延させ得る。

[0160] 読取り動作の間、第１の受信機１６２０は、第１のパッド１６１０を介して、メモリデバイスから読取りデータを含むデータ信号を受信し得る。コントローラ１６９０は、データ信号が第１のマルチプレクサ１６３０を通って第１の信号経路１６５０に伝搬することを可能にするために、第１のマルチプレクサ１６３０に、第１の入力１６３２を選択するように命令し得る。第１の信号経路１６５０は、読取りデータをメモリコントローラ（図示せず）に出力し得、これは、データ信号におけるデータをバッファし、メモリデバイスからのデータを要求したプロセッサにこのデータを送り得る。

[0161] 読取り動作の間、第２の受信機１６２４は、第２のパッド１６１２を介して、メモリデバイスからデータストローブ信号を受信し、受信されたデータストローブ信号を、第２のマルチプレクサ１６４０の第１の入力１６４２に出力し得る。コントローラ１６９０は、第２のマルチプレクサ１６４０がデータストローブ信号を第３の信号経路１６５７に出力するように、第２のマルチプレクサ１６４０に、第１の入力１６４２を選択するように命令する。データストローブ信号は、第３の信号経路１６５７を介してメモリコントローラ（図示せず）に伝搬し、ここで、メモリコントローラは、メモリデバイスから受信されたデータ信号における読取りデータをキャプチャするために、データストローブ信号を使用し得る。この例では、第３の信号経路１６５７は、（例えば、受信されたデータ信号に対してデータストローブ信号のタイミングを調整するために）データストローブ信号を遅延させ得る。

[0162] 第２のＳＤＲ－ＤＤＲコンバータ１６８５は、メモリデバイスのためのコマンドおよび／またはアドレス情報を受信し得る。例えば、第２のＳＤＲ－ＤＤＲコンバータ１６８５は、シングルデータレート（ＳＤＲ）における２つ以上の制御／アドレス（ＣＡ）信号でコマンドおよび／またはアドレス情報を受信し得、ここで、ＣＡ信号のうちの第１のものが、奇数ビットを含み得、ＣＡ信号のうちの第２のものが、偶数ビットを含み得る。この例では、第２のＳＤＲ－ＤＤＲコンバータ１６８５は、第１の信号入力１６８６－１を介して、ＣＡ信号のうちの第１のものを受信し、第２の信号入力１６８６－２を介して、ＣＡ信号のうちの第２のものを受信し得る。

[0163] 第２のＳＤＲ－ＤＤＲコンバータ１６８５は、ＳＤＲにおけるＣＡ信号をダブルデータレート（ＤＤＲ）におけるＣＡ信号に変換し、ＤＤＲにおけるＣＡ信号を出力１６８９において出力し得る。一例では、第２のＳＤＲ－ＤＤＲコンバータ１６８５は、例示的なＳＤＲ－ＤＤＲコンバータ１３１０を用いて実装され得る。ＤＤＲにおけるＣＡ信号は、第６の信号経路１６６６を介して第４のドライバ１６２８に伝搬し、第４のドライバ１６２８は、第４のパッド１６１６を介して、メモリデバイスにＤＤＲにおけるＣＡ信号を送信する。

[0164] 第４のマルチプレクサ１６８０は、第１の入力１６８１において、クロック信号を受信し得る。コントローラ１６９０は、第４のマルチプレクサ１６８０がクロック信号を第５の信号経路１６６３に出力するように、第４のマルチプレクサ１６８０に、第１の入力１６８１を選択するように命令する。クロック信号は、第５の信号経路１６６３を介して第３のドライバ１６２７に伝搬し、第３のドライバ１６２７は、第３のパッド１６１４を介して、メモリデバイスにクロック信号を送信する。メモリデバイスは、ＣＡ信号からコマンド／アドレスビットをキャプチャするために、クロック信号を使用し得る。

[0165] 書込み動作の場合、メモリコントローラ（図示せず）は、メモリデバイスにデータを書き込む要求をプロセッサ（図示せず）から受信し得る。これに応答して、メモリコントローラは、書込みコマンドと、書き込まれるべきデータについての書込みアドレスと、を含むＣＡ信号を生成する。第２のＳＤＲ－ＤＤＲコンバータ１６８５は、第１の信号入力１６８６－１および第２の信号入力１６８６－２を介して、ＳＤＲにおけるＣＡ信号を受信し、ＳＤＲにおけるＣＡ信号をＤＤＲにおけるＣＡ信号に変換し、ＤＤＲにおけるＣＡ信号を出力１６８９において出力する。ＣＡ信号は、第６の信号経路１６６６を通って第４のドライバ１６２８に伝搬し、第４のドライバ１６２８は、第４のパッド１６１６を介して、メモリデバイスにＣＡ信号を送信する。

[0166] 読取り動作の場合、メモリコントローラ（図示せず）は、プロセッサ（図示せず）から読取り要求を受信し得る。これに応答して、メモリコントローラは、メモリデバイスから読み取られるべきデータについての読取りコマンドおよび読取りアドレスを含むＣＡ信号を生成する。第２のＳＤＲ－ＤＤＲコンバータ１６８５は、第１の信号入力１６８６－１および第２の信号入力１６８６－２を介して、ＳＤＲにおけるＣＡ信号を受信し、ＳＤＲにおけるＣＡ信号をＤＤＲにおけるＣＡ信号に変換し、ＤＤＲにおけるＣＡ信号を出力１６８９において出力する。ＣＡ信号は、第６の信号経路１６６６を通って第４のドライバ１６２８に伝搬し、第４のドライバ１６２８は、第４のパッド１６１６を介して、メモリデバイスにＣＡ信号を送信する。

[0167] メモリコントローラはまた、ハウスキーピング動作（例えば、リフレッシュ動作）を実行するためのコマンドを含むＣＡ信号を生成し得る。このケースでは、メモリコントローラは、メモリデバイスのためのハウスキーピングコマンド（例えば、リフレッシュコマンド）を含むＣＡ信号を生成する。第２のＳＤＲ－ＤＤＲコンバータ１６８５は、第１の信号入力１６８６－１および第２の信号入力１６８６－２を介して、ＳＤＲにおけるＣＡ信号を受信し、ＳＤＲにおけるＣＡ信号をＤＤＲにおけるＣＡ信号に変換し、ＤＤＲにおけるＣＡ信号を出力１６８９において出力する。ＣＡ信号は、第６の信号経路１６６６を通って第４のドライバ１６２８に伝搬し、第４のドライバ１６２８は、第４のパッド１６１６を介して、メモリデバイスにＣＡ信号を送信する。

[0168] コントローラ１６９０は、以下でさらに説明されるように、メモリインターフェース回路１６００のアクティビティに基づいて、メモリインターフェース回路１６００のための経時変化制御動作を実行するように構成され得る。ある特定の態様では、コントローラ１６９０は、メモリインターフェース回路１６００の動作を示す１つまたは複数の信号を入力１６９２において受信し得る。コントローラ１６９０は、上述された例示的なコントローラ２３０および／またはコントローラ１０３０の１つまたは複数のインスタンスで実装され得る。

[0169] 書込み動作の間、第１の信号経路１６５０および第３の信号経路１６５７は、アイドルであり得、一方、第２の信号経路１６５４、第４の信号経路１６６０、第５の信号経路１６６３、および第６の信号経路１６６６は、アクティブである。換言すれば、読取りデータ経路および読取りデータストローブ経路（これは、それぞれ、第１の信号経路１６５０および第３の信号経路１６５７を含む）は、書込み動作の間はアイドルモードにあり得る。このケースでは、コントローラ１６９０は、書込み動作を示す信号をメモリコントローラから受信し得る。これに応答して、コントローラ１６９０は、第２の信号経路１６５４、第４の信号経路１６６０、第５の信号経路１６６３、および第６の信号経路１６６６がアクティブである間、第１の信号経路１６５０および第３の信号経路１６５７のための経時変化制御動作を実行し得る。

[0170] この点について、コントローラ１６９０は、選択入力１６３６を介して、第１のマルチプレクサ１６３０に、第２の入力１６３４を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第１の信号経路１６５０の経時変化を制御するために、第１のマルチプレクサ１６３０の第２の入力１６３４に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第１の信号経路１６５０の入力１６５１を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第１の信号経路１６５０の経時変化を制御し得る、等。

[0171] コントローラ１６９０はまた、選択入力１６４６を介して、第２のマルチプレクサ１６４０に、第２の入力１６４４を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第３の信号経路１６５７の経時変化を制御するために、第２のマルチプレクサ１６４０の第２の入力１６４４に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第３の信号経路１６５７の入力１６５８を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第３の信号経路１６５７の経時変化を制御し得る、等。

[0172] 読取り動作の間、第２の信号経路１６５４および第４の信号経路１６６０は、アイドルであり得、一方、第１の信号経路１６５０、第３の信号経路１６５７、第５の信号経路１６６３、および第６の信号経路１６６６は、アクティブである。換言すれば、書込みデータ経路および書込みデータストローブ経路（これは、それぞれ、第２の信号経路１６５４および第４の信号経路１６６０を含む）は、読取り動作の間はアイドルモードにあり得る。このケースでは、コントローラ１６９０は、読取り動作を示す信号をメモリコントローラから受信し得る。これに応答して、コントローラ１６９０は、第１の信号経路１６５０、第３の信号経路１６５７、第５の信号経路１６６３、および第６の信号経路１６６６がアクティブである間、第２の信号経路１６５４および第４の信号経路１６６０のための経時変化制御動作を実行し得る。

[0173] この点について、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第１のＳＤＲ－ＤＤＲコンバータ１６７０のセット入力１６７２およびリセット入力１６７３を使用して、第２の信号経路１６５４の経時変化を制御し得る。例えば、コントローラ１６９０は、セット入力１６７２をアサートすることによって、第２の信号経路１６５４の入力１６５５をハイに留め、リセット入力１６７３をアサートすることによって、第２の信号経路１６５４の入力１６５５をローに留め得る。この例では、コントローラ１６９０は、例えば、第２の信号経路１６５４の入力１６５５を、第２の信号経路１６５４の複数のアイドル期間にわたって交互にハイおよびローに留めることによって、経時変化を制御し得る。別の例では、コントローラ１６９０は、経時変化パターンに基づいて、第２の信号経路１６５４の経時変化を制御し得る。

[0174] コントローラ１６９０はまた、選択入力１６７８を介して、第３のマルチプレクサ１６７５に、第２の入力１６７７を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第４の信号経路１６６０の経時変化を制御するために、第３のマルチプレクサ１６７５の第２の入力１６７７に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第４の信号経路１６６０の入力１６６１を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第４の信号経路１６６０の経時変化を制御し得る、等。

[0175] ハウスキーピング動作（例えば、リフレッシュ動作）中、読取り動作および書込み動作に関連付けられた第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、および第４の信号経路１６６０は、アイドルであり得、一方、第５の信号経路１６６３および第６の信号経路１６６６は、メモリデバイスにハウスキーピングコマンド（例えば、リフレッシュコマンド）を送るために、アクティブであり得る。換言すれば、書込みデータ経路、書込みデータストローブ経路、読取りデータ経路、および読取りデータストローブ経路は、ハウスキーピング動作の間はアイドルであり得る。このケースでは、コントローラ１６９０は、メモリコントローラからハウスキーピング動作を示す信号を受信し得る。これに応答して、コントローラ１６９０は、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、および第４の信号経路１６６０のための経時変化制御動作を実行し得る。例えば、コントローラ１６９０は、書込み動作について上述された方法で、第１の信号経路１６５０および第３の信号経路１６５７のための経時変化制御動作を実行し得る。コントローラ１６９０はまた、読取り動作について上述された方法で、第２の信号経路１６５４および第４の信号経路１６６０のための経時変化制御動作を実行し得る。

[0176] トラフィックアイドルモードまたはクロック停止パワーダウン（ＣＳＰＤ）モードの間、ＣＡ、ＣＫ、ＤＱおよびＤＱＳ経路は、すべてアイドルである。このケースでは、コントローラ１６９０は、メモリコントローラからトラフィックアイドルモードまたはＣＳＰＤモードを示す信号を受信し得る。これに応答して、コントローラ１６９０は、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、第４の信号経路１６６０、第５の信号経路１６６３、および第６の信号経路１６６６のための経時変化制御動作を実行し得る。コントローラ１６９０は、上述された方法で、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、および第４の信号経路１６６０のための経時変化制御動作を実行し得る。

[0177] コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第２のＳＤＲ－ＤＤＲコンバータ１６８５のセット入力１６８７およびリセット入力１６８８を使用して、第６の信号経路１６６６の経時変化を制御し得る。例えば、コントローラ１６９０は、セット入力１６８７をアサートすることによって、第６の信号経路１６６６の入力１６６７をハイに留め、リセット入力１６８８をアサートすることによって、第６の信号経路１６６６の入力１６６７をローに留め得る。この例では、コントローラ１６９０は、例えば、第６の信号経路１６６６の入力１６６７を、複数のアイドル期間にわたって交互にハイおよびローに留めることによって、経時変化を制御し得る。別の例では、コントローラ１６９０は、経時変化パターンに基づいて、第６の信号経路１６６６の経時変化を制御し得る。

[0178] コントローラ１６９０はまた、選択入力１６８３を介して、第４のマルチプレクサ１６８０に、第２の入力１６８２を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第５の信号経路１６６３の経時変化を制御するために、第４のマルチプレクサ１６８０の第２の入力１６８２に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第５の信号経路１６６３の入力１６６４を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第５の信号経路１６６３の経時変化を制御し得る、等。

[0179] クロックフリーランニングモード（clock free running mode）の間、クロック信号は、コマンドトラフィックがない状態で、実行されていることがある。これは、例えば、メモリデバイスをクロック信号と同期させておくために行われ得る。このモードでは、第５の信号経路１６６３は、クロック信号のためにアクティブのままであり、一方、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、第４の信号経路１６６０、および第６の信号経路１６６６は、アイドルである。このケースでは、コントローラ１６９０は、メモリコントローラからクロックフリーランニングモードを示す信号を受信し得る。これに応答して、コントローラ１６９０は、上述された方法で、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、第４の信号経路１６６０、および第６の信号経路１６６６のための経時変化制御動作を実行し得る。

[0180] 図１７は、本開示の態様による経時変化制御が使用され得るメモリインターフェース回路１９００の別の例を示す。メモリインターフェース回路１９００は、上述された第１のマルチプレクサ１６３０と、第２のマルチプレクサ１６４０と、第３のマルチプレクサ１６７５と、第４のマルチプレクサ１６８０と、第１の信号経路１６５０と、第２の信号経路１６５４と、第３の信号経路１６５７と、第４の信号経路１６６０と、第５の信号経路１６６３と、第６の信号経路１６６６と、第１の受信機１６２０と、第２の受信機１６２４と、第１のドライバ１６２２と、第２のドライバ１６２６と、第３のドライバ１６２７と、第４のドライバ１６２８と、第１のパッド１６１０と、第２のパッド１６１２と、第３のパッド１６１４と、第４のパッド１６１６と、コントローラ１６９０と、を含む。メモリインターフェース回路１９００はまた、第５のマルチプレクサ１７１０と、第６のマルチプレクサ１７２０と、を含む。

[0181] 第５のマルチプレクサ１７１０は、データ信号を受信するように構成された第１の入力１７１２と、コントローラ１６９０に結合された第２の入力１７１４と、コントローラ１６９０に結合された選択入力１７１６と、第２の信号経路１６５４の入力１６５５に結合された出力１７１８と、を有する。一例では、第１の入力１７１２は、第１のＳＤＲ－ＤＤＲコンバータ１６７０（図１７に図示せず）からデータ信号を受信し得、ここで、第５のマルチプレクサ１７１０の第１の入力１７１２は、第１のＳＤＲ－ＤＤＲコンバータ１６７０の出力１６７４に結合される。しかしながら、本開示は、この例に限定されないことを理解されたい。

[0182] 第６のマルチプレクサ１７２０は、ＣＡ信号を受信するように構成された第１の入力１７２２と、コントローラ１６９０に結合された第２の入力１７２４と、コントローラ１６９０に結合された選択入力１７２６と、第６の信号経路１６６６の入力１６６７に結合された出力１７２８と、を有する。一例では、第１の入力１７２２は、第２のＳＤＲ－ＤＤＲコンバータ１６８５（図１７に図示せず）からデータ信号を受信し得、ここで、第６のマルチプレクサ１７２０の第１の入力１７２２は、第２のＳＤＲ－ＤＤＲコンバータ１６８５の出力１６８９に結合される。しかしながら、本開示は、この例に限定されないことを理解されたい。

[0183] 書込み動作の間、コントローラ１６９０は、選択入力１７１６を介して、第５のマルチプレクサ１７１０に、第１の入力１７１２を選択するように命令する。これは、第５のマルチプレクサ１７１０が、メモリデバイスに書き込まれるべきデータを含むデータ信号を受信し、データ信号を第２の信号経路１６５４の入力１６５５に渡すことを可能にする。

[0184] 読取り動作、ハウスキーピング動作、トラフィックアイドルモード、またはＣＳＰＤモードの間、コントローラ１６９０は、選択入力１７１６を介して、第５のマルチプレクサ１７１０に、第２の入力１７１４を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第２の信号経路１６５４の経時変化を制御するために、第５のマルチプレクサ１７１０の第２の入力１７１４に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第２の信号経路１６５４の入力１６５５を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第２の信号経路１６５４の経時変化を制御し得る、等。

[0185] 読取り動作、書込み動作、またはハウスキーピング動作の間、コントローラ１６９０は、選択入力１７２６を介して、第６のマルチプレクサ１７２０に、第１の入力１７２２を選択するように命令し得る。これは、第６のマルチプレクサ１７２０が、コマンドおよび／またはアドレス情報を含むＣＡ信号を受信し、ＣＡ信号を第６の信号経路１６６６の入力１６６７に渡すことを可能にする。

[0186] トラフィックアイドルモード、ＣＳＰＤモード、またはクロックフリーランニングモードの間、コントローラ１６９０は、選択入力１７２６を介して、第６のマルチプレクサ１７２０に、第２の入力１７２４を選択するように命令し得る。次いで、コントローラ１６９０は、（例えば、上述された例示的な技法のいずれかを使用して）第６の信号経路１６６６の経時変化を制御するために、第６のマルチプレクサ１７２０の第２の入力１７２４に経時変化制御信号を入力し得る。例えば、経時変化制御信号は、第６の信号経路１６６６の入力１６６７を、複数のアイドル期間にわたって交互にハイおよびローに留め得る、（例えば、循環シフトレジスタ４１０に記憶された）経時変化パターンに基づいて、第６の信号経路１６６６の経時変化を制御し得る、等。

[0187] 図１８は、ある特定の態様による、経時変化制御のための方法１８００を例示するフローチャートである。

[0188] ブロック１８１０では、アクティブモードにおいて、信号が、信号経路の入力に入力される。例えば、信号は、データ信号、クロック信号、制御信号、またはアドレス信号を含み得る。信号経路は、信号経路２１０、信号経路１０４０、第１の信号経路１６５０、第２の信号経路１６５４、第３の信号経路１６５７、第４の信号経路１６６０、第５の信号経路１６６３、または第６の信号経路１６６６のうちのいずれか１つに対応し得る。信号経路は、遅延回路（例えば、遅延回路１１５）を含み得る。いくつかの例では、信号は、マルチプレクサ（例えば、マルチプレクサ２２０、マルチプレクサ９２０、第１のマルチプレクサ１６３０、第２のマルチプレクサ１６４０、第３のマルチプレクサ１６７５、第４のマルチプレクサ１６８０、第５のマルチプレクサ１７１０、もしくは第６のマルチプレクサ１７２０）またはラッチ回路（例えば、ラッチ回路１０１０、第１のラッチ回路１３２０、もしくは第２のラッチ回路１３４０）によって、信号経路に入力され得る。

[0189] ブロック１８２０では、アイドルモードにおいて、信号経路の経時変化が制御される。経時変化は、コントローラ（例えば、コントローラ２３０、１０３０、または１６９０）によって、制御され得る。

[0190] ある特定の態様では、アイドルモードにおいて、信号の経時変化を制御することは、信号の入力を、複数の連続するアイドル期間にわたって交互にハイおよびローに留めることを含む。ある特定の態様では、連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含む。これらの態様では、信号経路の入力を交互にハイおよびローに留めることは、奇数アイドル期間の各々の間、信号経路の入力をローに留めることと、偶数アイドル期間の各々の間、信号経路の入力をハイに留めることと、を含み得るか、または、奇数アイドル期間の各々の間、信号経路の入力をハイに留めることと、偶数アイドル期間の各々の間、信号経路の入力をローに留めることと、を含み得る。

[0191] ある特定の態様では、アイドルモードにおいて、信号経路の経時変化を制御することは、Ｎ個の連続するアイドル期間のうちのｋ個の間、信号経路の入力をハイに留めることと、Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、信号経路の入力をローに留めることと、を含み、ここで、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である。

[0192] ある特定の態様では、方法１８００はまた、レジスタ（例えば、レジスタ２３５またはレジスタ１０３５）にビットのシーケンスを記憶することを含み得、ビットのシーケンスにおけるビットの各々は、アイドルモードにおけるＮ個の連続するアイドル期間のうちのそれぞれの１つに対応する。これらの態様では、アイドルモードにおいて、信号経路の経時変化を制御することは、Ｎ個の連続するアイドル期間の各１つについて、ビットのシーケンスにおける対応するビットが第１のビット値を有する場合、アイドル期間の間、信号経路の入力をハイに留めることと、ビットのシーケンスにおける対応するビットが第２のビット値を有する場合、アイドル期間の間、信号経路の入力をローに留めることと、を含み得る。第１のビット値が１であり得、第２のビット値が０であり得るか、または、第１のビット値が０であり得、第２の論理ビットが１であり得る。

[0193] ある特定の態様では、アイドルモードにおいて、信号経路の経時変化を制御することは、信号経路の入力にクロック信号を入力することを含む。クロック信号は、図３Ｂを参照して上述された低速クロック信号に対応し得る。

[0194] 実装例が、以下の番号付けされた条項において説明されている。

[0195] 条項１．システムであって、
[0196] 第１の入力と、第２の入力と、選択入力と、出力と、を有するマルチプレクサと、
[0197] 入力および出力を有する信号経路と、ここにおいて、前記信号経路の前記入力は、前記マルチプレクサの前記出力に結合され、
[0198] 前記マルチプレクサの前記第２の入力と、前記マルチプレクサの前記選択入力と、に結合されたコントローラと、ここにおいて、前記コントローラは、インジケータ入力を有し、前記コントローラは、
[0199] 前記インジケータ入力において、モードインジケータ信号を受信することと、
[0200] 前記モードインジケータ信号が第１の論理値を有する場合、前記マルチプレクサに、前記マルチプレクサの前記第１の入力を選択するように命令することと、
[0201] 前記モードインジケータ信号が第２の論理値を有する場合、前記マルチプレクサに、前記マルチプレクサの前記第２の入力を選択するように命令し、前記マルチプレクサの前記第２の入力に制御信号を出力することと、前記制御信号は、前記信号経路の前記入力をハイに留めるか、またはローに留めるかを制御する、
を行うように構成される、システム。

[0202] 条項２．前記マルチプレクサの前記第１の入力は、データ信号、クロック信号、コマンド信号、またはアドレス信号を受信するように構成される、条項１に記載のシステム。

[0203] 条項３．前記信号経路は、遅延回路を備える、条項１または２に記載のシステム。

[0204] 条項４．前記遅延回路は、直列に結合された遅延バッファを備える、条項３に記載のシステム。

[0205] 条項５．前記第１の論理値は、前記システムがアクティブモードにあることを示し、前記第２の論理値は、前記システムがアイドルモードにあることを示す、条項１～４のいずれか一項に記載のシステム。

[0206] 条項６．前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、複数の連続するアイドル期間にわたって、前記制御信号を交互にハイおよびローに設定するように構成される、条項１～５のいずれか一項に記載のシステム。

[0207] 条項７．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
[0208] 前記奇数アイドル期間の各々の間、前記制御信号をローに設定することと、
[0209] 前記偶数アイドル期間の各々の間、前記制御信号をハイに設定することと、
を行うように構成される、条項６に記載のシステム。

[0210] 条項８．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
[0211] 前記奇数アイドル期間の各々の間、前記経時変化制御信号をハイに設定することと、
[0212] 前記偶数アイドル期間の各々の間、前記経時変化制御信号をローに設定することと、
を行うように構成される、条項６に記載のシステム。

[0213] 条項９．前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、
[0214] Ｎ個の連続するアイドル期間のうちのｋ個の間、前記制御信号をハイに設定することと、
[0215] 前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記制御信号をローに設定することと、
を行うように構成され、
[0216] ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、条項１～５のいずれか一項に記載のシステム。

[0217] 条項１０．前記コントローラは、ビットのシーケンスをレジスタに記憶するように構成され、前記ビットのシーケンスにおける前記ビットの各々は、アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、前記Ｎ個の連続するアイドル期間の各１つについて、前記コントローラは、
[0218] 前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記制御信号をハイに設定することと、
[0219] 前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記制御信号をローに設定することと、
を行うように構成される、条項１～５のいずれか一項に記載のシステム。

[0220] 条項１１．前記制御信号は、クロック信号を備える、条項１～５のいずれか一項に記載のシステム。

[0221] 条項１２．
[0222] パッドと、
[0223] 入力および出力を有する受信機と、ここにおいて、前記受信機の前記入力は、前記パッドに結合され、前記受信機の前記出力は、前記マルチプレクサの前記第１の入力に結合される、
をさらに備える、条項１～１１のいずれか一項に記載のシステム。

[0224] 条項１３．
[0225] パッドと、
[0226] 入力および出力を有するドライバと、ここにおいて、前記ドライバの前記入力は、前記信号経路の前記出力に結合され、前記ドライバの前記出力は、前記パッドに結合される、
をさらに備える、条項１～１２のいずれか一項に記載のシステム。

[0227] 条項１４．
[0228] 信号入力と、クロック入力と、出力と、を有するラッチ回路をさらに備え、ここにおいて、前記信号入力は、前記信号経路の前記出力に結合される、条項１～１２のいずれか一項に記載のシステム。

[0229] 条項１５．
[0230] 信号入力と、クロック入力と、出力と、を有するラッチ回路をさらに備え、ここにおいて、前記クロック入力は、前記信号経路の前記出力に結合される、条項１～１２のいずれか一項に記載のシステム。

[0231] 条項１６．前記コントローラは、
[0232] 入力および出力を有する循環シフトレジスタと、ここにおいて、前記循環シフトレジスタの前記出力は、前記マルチプレクサの前記第２の入力に結合され、
[0233] 入力と、第１の出力と、第２の出力と、を有する制御回路と、ここにおいて、前記制御回路の前記入力は、前記インジケータ入力に結合され、前記制御回路の前記第１の出力は、前記マルチプレクサの前記選択入力に結合され、前記制御回路の前記第２の出力は、前記循環シフトレジスタの前記入力に結合される、
を備える、条項１～１０および１２～１５のいずれか一項に記載のシステム。

[0234] 条項１７．
[0235] 前記循環シフトレジスタは、ビットを記憶することと、前記循環シフトレジスタの前記出力において、前記ビットを１つずつ出力することと、を行うように構成され、
[0236] 前記制御回路は、
[0237] 前記制御回路の前記入力を介して、前記モードインジケータ信号を受信することと、
[0238] 前記モードインジケータ信号が前記第１の論理値を有する場合、前記マルチプレクサに、前記第１の入力を選択するように命令することと、
[0239] 前記モードインジケータ信号が前記第２の論理値を有する場合、前記第１の出力を介して、前記マルチプレクサに、前記第２の入力を選択するように命令し、前記第２の出力を介して、前記循環シフトレジスタに、前記循環シフトレジスタにおける前記ビットをシフトさせるように命令することと、
を行うように構成される、条項１６に記載のシステム。

[0240] 条項１８．システムであって、
[0241] 信号入力と、クロック入力と、セット入力と、リセット入力と、出力と、を有するラッチ回路と、
[0242] 入力および出力を有する信号経路と、ここにおいて、前記信号経路の前記入力は、前記ラッチ回路の前記出力に結合され、
[0243] 前記ラッチ回路の前記セット入力および前記リセット入力に結合されたコントローラと、ここにおいて、前記コントローラは、インジケータ入力を有し、前記コントローラは、
[0244] 前記インジケータ入力において、モードインジケータ信号を受信することと、
[0245] 前記モードインジケータ信号が第１の論理値を有する場合、前記セット入力および前記リセット入力をデアサートすることと、
[0246] 前記モードインジケータ信号が第２の論理値を有する場合、前記セット入力および前記リセット入力を使用して、前記信号経路の前記入力をハイに留めるか、またはローに留めるかを制御することと、
を行うように構成される、
を備えるシステム。

[0247] 条項１９．前記第１の論理値は、前記システムがアクティブモードにあることを示し、前記第２の論理値は、前記システムがアイドルモードにあることを示す、条項１８に記載のシステム。

[0248] 条項２０．前記ラッチ回路の前記信号入力は、データ信号、コマンド信号、またはアドレス信号を受信するように構成される、条項１８または１９に記載のシステム。

[0249] 条項２１．前記信号経路は、遅延回路を備える、条項１８～２０のいずれか一項に記載のシステム。

[0250] 条項２２．前記遅延回路は、直列に結合された遅延バッファを備える、条項２１に記載のシステム。

[0251] 条項２３．前記モードインジケータが前記第２の論理値を有するとき、前記コントローラは、複数の連続するアイドル期間にわたって、前記セット入力と前記リセット入力とを交互にアサートするように構成される、条項１８～２２のいずれか一項記載のシステム。

[0252] 条項２４．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
[0253] 前記奇数アイドル期間の各々の間、前記セット入力をアサートすることと、
[0254] 前記偶数アイドル期間の各々の間、前記リセット入力をアサートすることと、
を行うように構成される、条項２３に記載のシステム。

[0255] 条項２５．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
[0256] 前記奇数アイドル期間の各々の間、前記リセット入力をアサートすることと、
[0257] 前記偶数アイドル期間の各々の間、前記セット入力をアサートすることと、
を行うように構成される、条項２３に記載のシステム。

[0258] 条項２６．前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、
[0259] Ｎ個の連続するアイドル期間のうちのｋ個の間、前記セット入力をアサートすることと、
[0260] 前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記リセット入力をアサートすることと、
を行うように構成され、
[0261] ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、条項１８～２２のいずれか一項に記載のシステム。

[0262] 条項２７．前記コントローラは、ビットのシーケンスをレジスタに記憶するように構成され、前記ビットのシーケンスにおける前記ビットの各々は、アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、前記Ｎ個の連続するアイドル期間の各１つについて、前記コントローラは、
[0263] 前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記セット入力をアサートすることと、
[0264] 前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記リセット入力をアサートすることと、
を行うように構成される、条項１８～２２のいずれか一項に記載のシステム。

[0265] 条項２８．
[0266] パッドと、
[0267] 入力および出力を有する受信機と、ここにおいて、前記受信機の前記入力は、前記パッドに結合され、前記受信機の前記出力は、前記ラッチ回路の前記信号入力に結合される、
をさらに備える、条項１８～２７のいずれか一項に記載のシステム。

[0268] 条項２９．
[0269] パッドと、
[0270] 入力および出力を有するドライバと、ここにおいて、前記ドライバの前記入力は、前記信号経路の前記出力に結合され、前記ドライバの前記出力は、前記パッドに結合される、
をさらに備える、条項１８～２８のいずれか一項に記載のシステム。

[0271] 条項３０．経時変化制御のための方法であって、
[0272] アクティブモードにおいて、前記信号経路の入力に信号を入力することと、
[0273] アイドルモードにおいて、前記信号経路の経時変化を制御することと、
を備える方法。

[0274] 条項３１．前記信号は、データ信号、クロック信号、制御信号、またはアドレス信号を備える、条項３０に記載の方法。

[0275] 条項３２．前記信号経路は、遅延回路を備える、条項３０または３１に記載の方法。

[0276] 条項３３．前記遅延回路は、直列に結合された遅延バッファを備える、条項３２に記載の方法。

[0277] 条項３４．前記アイドルモードにおいて、前記信号の前記経時変化を制御することは、複数の連続するアイドル期間にわたって、前記信号の前記入力を交互にハイおよびローに留めることを備える、条項３０～３３のいずれか一項に記載の方法。

[0278] 条項３５．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記信号経路の前記入力を交互にハイおよびローに留めることは、
[0279] 前記奇数アイドル期間の各々の間、前記信号経路の前記入力をローに留めることと、
[0280] 前記偶数アイドル期間の各々の間、前記信号経路の前記入力をハイに留めることと、
を備える、条項３４に記載の方法。

[0281] 条項３６．前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記信号経路の前記入力を交互にハイおよびローに留めることは、
[0282] 前記奇数アイドル期間の各々の間、前記信号経路の前記入力をハイに留めることと、
[0283] 前記偶数アイドル期間の各々の間、前記信号経路の前記入力をローに留めることと、
を備える、条項３４に記載の方法。

[0284] 条項３７．前記アイドルモードにおいて、前記信号経路の経時変化を制御することは、
[0285] Ｎ個の連続するアイドル期間のうちのｋ個の間、前記信号経路の前記入力をハイに留めることと、
[0286] 前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記信号経路の前記入力をローに留めることと、
を備え、
[0287] ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、条項３０～３３のいずれか一項に記載の方法。

[0288] 条項３８．ビットのシーケンスをレジスタに記憶することをさらに備え、前記ビットのシーケンスにおける前記ビットの各々は、前記アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、ここにおいて、前記アイドルモードにおいて、前記信号経路の経時変化を制御することは、前記Ｎ個の連続するアイドル期間の各１つについて、
[0289] 前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記信号経路の前記入力をハイに留めることと、
[0290] 前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記信号経路の前記入力をローに留めることと、
を備える、条項３０～３３のいずれか一項に記載の方法。

[0291] 条項３９．前記信号経路の経時変化を制御することは、前記信号経路の前記入力にクロック信号を入力することを備える、条項３０～３３のいずれか一項に記載の方法。

[0292] 本開示は、本開示の態様を説明するために上記で使用された例示的な用語に限定されないことを理解されたい。例えば、遅延回路は、遅延ライン、遅延チェーン、遅延要素、または別の用語でも呼ばれ得る。別の例では、パッドは、ピン、または別の用語でも呼ばれ得る。インジケータ信号は、モードインジケータ信号とも呼ばれ得ることも理解されたい。

[0293] コントローラ２３０、コントローラ１０３０、およびコントローラ１６９０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートハードウェア構成要素（例えば、論理ゲート）、または本明細書で説明された機能を実行するように設計されたこれらの任意の組合せを用いてそれぞれ実装され得る。プロセッサは、機能を実行するためのコードを備えるソフトウェアを実行することによって、本明細書で説明された機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光ディスク、および／または磁気ディスク等の、コンピュータ可読記憶媒体上に記憶され得る。

[0294] 本開示内では、「例示的（exemplary）」という用語は、「例、事例、または例示を提供する」という意味で使用される。本明細書で「例示的」なものとして説明される任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきでない。同様に、「態様」という用語は、本開示の態様のすべてが、説明された特徴、利点または動作モードを含むことを必要としない。「結合される（coupled）」という用語は、本明細書では、２つの構造間の直接的または間接的な電気的結合を指すために使用される。「接地」という用語は、ＤＣ接地またはＡＣ接地を指し得、したがって、「接地」という用語は、両方の可能性をカバーすることも理解されたい。

[0295] 本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な修正は、当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態にも適用され得る。したがって、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理および新規な特徴に合致する最も広い範囲を与えられることとなる。

Claims (39)

1. システムであって、
   第１の入力と、第２の入力と、選択入力と、出力と、を有するマルチプレクサと、
   入力および出力を有する信号経路と、ここにおいて、前記信号経路の前記入力は、前記マルチプレクサの前記出力に結合され、
   前記マルチプレクサの前記第２の入力と、前記マルチプレクサの前記選択入力と、に結合されたコントローラと、ここにおいて、前記コントローラは、インジケータ入力を有し、前記コントローラは、
   前記インジケータ入力において、モードインジケータ信号を受信することと、
   前記モードインジケータ信号が第１の論理値を有する場合、前記マルチプレクサに、前記マルチプレクサの前記第１の入力を選択するように命令することと、
   前記モードインジケータ信号が第２の論理値を有する場合、前記マルチプレクサに、前記マルチプレクサの前記第２の入力を選択するように命令し、前記マルチプレクサの前記第２の入力に制御信号を出力することと、前記制御信号は、前記信号経路の前記入力をハイに留めるか、またはローに留めるかを制御する、
   を行うように構成される、システム。
2. 前記マルチプレクサの前記第１の入力は、データ信号、クロック信号、コマンド信号、またはアドレス信号を受信するように構成される、請求項１に記載のシステム。
3. 前記信号経路は、遅延回路を備える、請求項１に記載のシステム。
4. 前記遅延回路は、直列に結合された遅延バッファを備える、請求項３に記載のシステム。
5. 前記第１の論理値は、前記システムがアクティブモードにあることを示し、前記第２の論理値は、前記システムがアイドルモードにあることを示す、請求項１に記載のシステム。
6. 前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、複数の連続するアイドル期間にわたって、前記制御信号を交互にハイおよびローに設定するように構成される、請求項１に記載のシステム。
7. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
   前記奇数アイドル期間の各々の間、前記制御信号をローに設定することと、
   前記偶数アイドル期間の各々の間、前記制御信号をハイに設定することと、
   を行うように構成される、請求項６に記載のシステム。
8. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
   前記奇数アイドル期間の各々の間、前記経時変化制御信号をハイに設定することと、
   前記偶数アイドル期間の各々の間、前記経時変化制御信号をローに設定することと、
   を行うように構成される、請求項６に記載のシステム。
9. 前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、
   Ｎ個の連続するアイドル期間のうちのｋ個の間、前記制御信号をハイに設定することと、
   前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記制御信号をローに設定することと、
   を行うように構成され、
   ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、請求項１に記載のシステム。
10. 前記コントローラは、ビットのシーケンスをレジスタに記憶するように構成され、前記ビットのシーケンスにおける前記ビットの各々は、アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、前記Ｎ個の連続するアイドル期間の各１つについて、前記コントローラは、
    前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記制御信号をハイに設定することと、
    前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記制御信号をローに設定することと、
    を行うように構成される、請求項１に記載のシステム。
11. 前記制御信号は、クロック信号を備える、請求項１に記載のシステム。
12. パッドと、
    入力および出力を有する受信機と、ここにおいて、前記受信機の前記入力は、前記パッドに結合され、前記受信機の前記出力は、前記マルチプレクサの前記第１の入力に結合される、
    をさらに備える、請求項１に記載のシステム。
13. パッドと、
    入力および出力を有するドライバと、ここにおいて、前記ドライバの前記入力は、前記信号経路の前記出力に結合され、前記ドライバの前記出力は、前記パッドに結合される、
    をさらに備える、請求項１に記載のシステム。
14. 信号入力と、クロック入力と、出力と、を有するラッチ回路をさらに備え、ここにおいて、前記信号入力は、前記信号経路の前記出力に結合される、請求項１に記載のシステム。
15. 信号入力と、クロック入力と、出力と、を有するラッチ回路をさらに備え、ここにおいて、前記クロック入力は、前記信号経路の前記出力に結合される、請求項１に記載のシステム。
16. 前記コントローラは、
    入力および出力を有する循環シフトレジスタと、ここにおいて、前記循環シフトレジスタの前記出力は、前記マルチプレクサの前記第２の入力に結合され、
    入力と、第１の出力と、第２の出力と、を有する制御回路と、ここにおいて、前記制御回路の前記入力は、前記インジケータ入力に結合され、前記制御回路の前記第１の出力は、前記マルチプレクサの前記選択入力に結合され、前記制御回路の前記第２の出力は、前記循環シフトレジスタの前記入力に結合される、
    を備える、請求項１に記載のシステム。
17. 前記循環シフトレジスタは、ビットを記憶することと、前記循環シフトレジスタの前記出力において、前記ビットを１つずつ出力することと、を行うように構成され、
    前記制御回路は、
    前記制御回路の前記入力を介して、前記モードインジケータ信号を受信することと、
    前記モードインジケータ信号が前記第１の論理値を有する場合、前記マルチプレクサに、前記第１の入力を選択するように命令することと、
    前記モードインジケータ信号が前記第２の論理値を有する場合、前記第１の出力を介して、前記マルチプレクサに、前記第２の入力を選択するように命令し、前記第２の出力を介して、前記循環シフトレジスタに、前記循環シフトレジスタにおける前記ビットをシフトさせるように命令することと、
    を行うように構成される、請求項１６に記載のシステム。
18. システムであって、
    信号入力と、クロック入力と、セット入力と、リセット入力と、出力と、を有するラッチ回路と、
    入力および出力を有する信号経路と、ここにおいて、前記信号経路の前記入力は、前記ラッチ回路の前記出力に結合され、
    前記ラッチ回路の前記セット入力および前記リセット入力に結合されたコントローラと、ここにおいて、前記コントローラは、インジケータ入力を有し、前記コントローラは、
    前記インジケータ入力において、モードインジケータ信号を受信することと、
    前記モードインジケータ信号が第１の論理値を有する場合、前記セット入力および前記リセット入力をデアサートすることと、
    前記モードインジケータ信号が第２の論理値を有する場合、前記セット入力および前記リセット入力を使用して、前記信号経路の前記入力をハイに留めるか、またはローに留めるかを制御することと、
    を行うように構成される、
    を備えるシステム。
19. 前記第１の論理値は、前記システムがアクティブモードにあることを示し、前記第２の論理値は、前記システムがアイドルモードにあることを示す、請求項１８に記載のシステム。
20. 前記ラッチ回路の前記信号入力は、データ信号、コマンド信号、またはアドレス信号を受信するように構成される、請求項１８に記載のシステム。
21. 前記信号経路は、遅延回路を備える、請求項１８に記載のシステム。
22. 前記遅延回路は、直列に結合された遅延バッファを備える、請求項２１に記載のシステム。
23. 前記モードインジケータが前記第２の論理値を有するとき、前記コントローラは、複数の連続するアイドル期間にわたって、前記セット入力と前記リセット入力とを交互にアサートするように構成される、請求項１８に記載のシステム。
24. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
    前記奇数アイドル期間の各々の間、前記セット入力をアサートすることと、
    前記偶数アイドル期間の各々の間、前記リセット入力をアサートすることと、
    を行うように構成される、請求項２３に記載のシステム。
25. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記コントローラは、
    前記奇数アイドル期間の各々の間、前記リセット入力をアサートすることと、
    前記偶数アイドル期間の各々の間、前記セット入力をアサートすることと、
    を行うように構成される、請求項２３に記載のシステム。
26. 前記モードインジケータ信号が前記第２の論理値を有するとき、前記コントローラは、
    Ｎ個の連続するアイドル期間のうちのｋ個の間、前記セット入力をアサートすることと、
    前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記リセット入力をアサートすることと、
    を行うように構成され、
    ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、請求項１８に記載のシステム。
27. 前記コントローラは、ビットのシーケンスをレジスタに記憶するように構成され、前記ビットのシーケンスにおける前記ビットの各々は、アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、前記Ｎ個の連続するアイドル期間の各１つについて、前記コントローラは、
    前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記セット入力をアサートすることと、
    前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記リセット入力をアサートすることと、
    を行うように構成される、請求項１８に記載のシステム。
28. パッドと、
    入力および出力を有する受信機と、ここにおいて、前記受信機の前記入力は、前記パッドに結合され、前記受信機の前記出力は、前記ラッチ回路の前記信号入力に結合される、
    をさらに備える、請求項１８に記載のシステム。
29. パッドと、
    入力および出力を有するドライバと、ここにおいて、前記ドライバの前記入力は、前記信号経路の前記出力に結合され、前記ドライバの前記出力は、前記パッドに結合される、
    をさらに備える、請求項１８に記載のシステム。
30. 経時変化制御のための方法であって、
    アクティブモードにおいて、前記信号経路の入力に信号を入力することと、
    アイドルモードにおいて、前記信号経路の経時変化を制御することと、
    を備える方法。
31. 前記信号は、データ信号、クロック信号、制御信号、またはアドレス信号を備える、請求項３０に記載の方法。
32. 前記信号経路は、遅延回路を備える、請求項３０に記載の方法。
33. 前記遅延回路は、直列に結合された遅延バッファを備える、請求項３２に記載の方法。
34. 前記アイドルモードにおいて、前記信号の前記経時変化を制御することは、複数の連続するアイドル期間にわたって、前記信号の前記入力を交互にハイおよびローに留めることを備える、請求項３０に記載の方法。
35. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記信号経路の前記入力を交互にハイおよびローに留めることは、
    前記奇数アイドル期間の各々の間、前記信号経路の前記入力をローに留めることと、
    前記偶数アイドル期間の各々の間、前記信号経路の前記入力をハイに留めることと、
    を備える、請求項３４に記載の方法。
36. 前記連続するアイドル期間は、奇数アイドル期間と、偶数アイドル期間と、を含み、前記信号経路の前記入力を交互にハイおよびローに留めることは、
    前記奇数アイドル期間の各々の間、前記信号経路の前記入力をハイに留めることと、
    前記偶数アイドル期間の各々の間、前記信号経路の前記入力をローに留めることと、
    を備える、請求項３４に記載の方法。
37. 前記アイドルモードにおいて、前記信号経路の経時変化を制御することは、
    Ｎ個の連続するアイドル期間のうちのｋ個の間、前記信号経路の前記入力をハイに留めることと、
    前記Ｎ個の連続するアイドル期間のうちのＮ－ｋ個の間、前記信号経路の前記入力をローに留めることと、
    を備え、
    ここにおいて、ｋは、１以上の整数であり、Ｎは、ｋより大きい整数である、請求項３０に記載の方法。
38. ビットのシーケンスをレジスタに記憶することをさらに備え、前記ビットのシーケンスにおける前記ビットの各々は、前記アイドルモードにおけるＮ個の連続するアイドル期間のそれぞれの１つに対応し、ここにおいて、前記アイドルモードにおいて、前記信号経路の経時変化を制御することは、前記Ｎ個の連続するアイドル期間の各１つについて、
    前記ビットのシーケンスにおける前記対応するビットが第１のビット値を有する場合、前記アイドル期間の間、前記信号経路の前記入力をハイに留めることと、
    前記ビットのシーケンスにおける前記対応するビットが第２のビット値を有する場合、前記アイドル期間の間、前記信号経路の前記入力をローに留めることと、
    を備える、請求項３０に記載の方法。
39. 前記信号経路の経時変化を制御することは、前記信号経路の前記入力にクロック信号を入力することを備える、請求項３０に記載の方法。

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