JP2024127596A - 半導体装置の製造方法および半導体ウェハ - Google Patents

Abstract

【課題】貼り合わされたウェハから基板を適切に剥離することが可能な半導体装置の製造方法および半導体ウェハを提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板上に、前記第１基板よりも薬液への耐性が低い第１膜を形成することを具備する。前記方法は更に、前記第１膜上に、第１半導体素子を形成することを具備する。前記方法は更に、第２基板上に、第２半導体素子を形成することを具備する。前記方法は更に、前記第２基板を前記第１基板に接合することを具備する。前記方法は更に、前記第１膜を前記薬液により除去して、前記第１半導体素子から前記第１基板を剥離することを具備する。
【選択図】図１９

Description

本発明の実施形態は、半導体装置の製造方法および半導体ウェハに関する。

基板および基板上に設けられた半導体素子をそれぞれ備える複数のウェハを互いに貼り合わせた後に、貼り合わされたウェハから基板を剥離して半導体装置を製造する場合、基板を適切に剥離することが望ましい。

特開２０２１－４４４０８号公報

貼り合わされたウェハから基板を適切に剥離することが可能な半導体装置の製造方法および半導体ウェハを提供する。

一の実施形態によれば、半導体装置の製造方法は、第１基板上に、前記第１基板よりも薬液への耐性が低い第１膜を形成することを具備する。前記方法は更に、前記第１膜上に、第１半導体素子を形成することを具備する。前記方法は更に、第２基板上に、第２半導体素子を形成することを具備する。前記方法は更に、前記第２基板を前記第１基板に接合することを具備する。前記方法は更に、前記第１膜を前記薬液により除去して、前記第１半導体素子から前記第１基板を剥離することを具備する。

第１実施形態による半導体装置の製造方法を用いて製造される半導体装置の一例を示す断面図である。 図１の半導体装置の柱状部を示す拡大断面図である。 第１実施形態による半導体装置の製造方法を示す断面図である。 図３に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 第１実施形態による半導体装置の製造方法の詳細を示す断面図である。 図５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図８に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図９に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１０に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１１に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１２に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１３に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１４に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１８に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図１９に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図２０に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 第２実施形態による半導体装置の製造方法を示す図である。 第２実施形態による半導体装置の製造方法を示す図である。 図２２に続く、第２実施形態による半導体装置の製造方法を示す断面図である。 図２４に続く、第２実施形態による半導体装置の製造方法を示す斜視図である。 図２５に続く、第２実施形態による半導体装置の製造方法を示す拡大断面図である。 図２６に続く、第２実施形態による半導体装置の製造方法を示す断面図である。 図２７に続く、第２実施形態による半導体装置の製造方法を示す断面図である。 図２８に続く、第２実施形態による半導体装置の製造方法を示す断面図である。 図２９に続く、第２実施形態による半導体装置の製造方法を示す断面図である。

以下、本発明の実施形態を、図面を参照して説明する。図１から図３０において、同一の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態による半導体装置の製造方法を用いて製造される半導体装置の一例を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。

アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。メモリセルアレイ１１は、第１半導体素子の一例である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。

回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。基板１５は、第２基板の一例である。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。

図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。

アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。

回路チップ２は、複数のトランジスタ３１を備えている。トランジスタ３１は、第２半導体素子の一例である。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。

回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、第２パッドの一例である。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。

アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、第１パッドの一例である。上述のビット線ＢＬは、配線層４４に含まれている。

アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上に設けられた金属パッド４６と、金属パッド４６上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は、配線の一例である。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。

図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。

図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。

柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。

図３および図４は、第１実施形態による半導体装置の製造方法を示す断面図である。

図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１は「メモリウェハ」とも呼ばれ、回路ウェハＷ２は「ＣＭＯＳウェハ」とも呼ばれる。

図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆であることに留意されたい。第１実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。

図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、メモリセルアレイ１１やビアプラグ４５の下に設けられた基板１６を備えている。基板１６は第１基板の例である。基板１６は例えば、シリコン基板などの半導体基板である。図３に示す基板１５および基板１６は、ダイシングされる前の半導体ウェハであり、円盤形状（ディスク形状）を有している。

第１実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。なお、後述するように、アレイウェハＷ１には、剥離層７、キャップ膜８、および絶縁膜９（図１６参照）が設けられるが、図３においては図示が省略されている。また、図３においては、回路ウェハＷ２に設けられる後述するキャップ膜１０３および絶縁膜１０４（図１６参照）の図示が省略されている。

次に、図４に示すように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を例えば４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。

その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、後述する剥離層７のウェットエッチングにより基板１６を剥離した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。図１は、金属パッド３８および層間絶縁膜１４を含む回路チップ１と、金属パッド３８および層間絶縁膜１４上にそれぞれ配置された金属パッド４１および層間絶縁膜１３を含むアレイチップ１とを示している。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の剥離の後に、ビアプラグ４５上およびメモリセルアレイ１１上に形成される。

なお、第１実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図４を参照して前述した内容や、図５から図３０を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。

また、図１は、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。

なお、第１実施形態の半導体装置は、複数のチップに切断された後の図１の状態で取引の対象となってもよいし、複数のチップに切断される前の図４の状態で取引の対象となってもよい。図１は、チップの状態の半導体装置を示し、図４は、ウェハの状態の半導体装置を示している。第１実施形態では、１つのウェハ状の半導体装置（図４）から、複数のチップ状の半導体装置（図１）が製造される。図４に示すウェハ状の半導体装置は、半導体ウェハの一例である。

以下、図５から図２１を参照し、第１実施形態による半導体装置の製造方法のさらなる詳細を説明する。

図５（ａ）に示すように、先ず、基板１６上に、後述する貼り合わされたアレイウェハＷ１と回路ウェハＷ２からの基板１６の剥離に用いられる剥離層７を形成する。剥離層７は、基板１６よりも薬液（すなわち、エッチング液）への耐性が低い。剥離層７は、第１膜の一例である。図５（ａ）に示される例において、剥離層７は、シリコン窒化膜７１とシリコン酸化膜７２とを交互に含む積層膜である。図５（ａ）に示される例において、剥離層７は、後述するメモリセルアレイ１１用の積層膜６１，６４と同じ成膜プロセスを用いて形成することができる。なお、基板１６は、ダイシングされる前の半導体ウェハであり、円盤形状を有している。

剥離層７を形成した後、図５（ｂ）に示すように、剥離層７上に、メモリセルアレイ１１の一部を形成するための積層膜６１を形成する。積層膜６１は、剥離層７上に交互に形成された複数の絶縁層５１および複数の絶縁層５７と、これら絶縁層５１および絶縁層５７の表面を覆うように形成されたカバー絶縁膜５８とを含んでいる。絶縁層５１は、例えばシリコン酸化膜である。絶縁層５７は、例えばシリコン窒化膜である。カバー絶縁膜５８は、例えばシリコン酸化膜である。積層膜６１を形成した後、図５（ｂ）に示すように、積層膜６１を貫通する周辺開口部Ｈ１を形成する。なお、図５（ｂ）において、基板１６上のソース層ＳＬ（図３参照）の図示は省略されている。

より具体的には、積層膜６１は、例えば次のように形成される。先ず、基板１６上に複数の絶縁層５１と複数の絶縁層５７とを交互に形成する。次に、これら絶縁層５１および絶縁層５７の一部を、図５（ｂ）に示すように、階段形状に加工する。図５（ｂ）は、基板１６の外周縁部付近で傾斜した絶縁層５１および絶縁層５７の表面を示している。次に、これら絶縁層５１および絶縁層５７上にカバー絶縁膜５８を形成する。その後、基板１６の外周縁部付近において積層膜６１に周辺開口部Ｈ１を形成する。

周辺開口部Ｈ１を形成した後、図６（ａ）に示すように、剥離層７上に、積層膜６１を介して、絶縁膜１３ｄを形成する。絶縁膜１３ｄは、例えばｄＴＥＯＳ（densified tetraethyl orthosilicate）膜である。図６（ａ）に示される例において、絶縁膜１３ｄは、周辺開口部Ｈ１が絶縁膜１３ｄで埋まるように形成される。

絶縁膜１３ｄを形成した後、図６（ｂ）に示すように、リソグラフィおよびエッチングにより、周辺開口部Ｈ１の上方の絶縁膜１３ｄ上にレジスト膜６２を形成する。

レジスト膜６２を形成した後、図７（ａ）に示すように、リソグラフィおよびエッチングにより、基板１６の外周縁部の上方の絶縁膜１３ｄ上にレジスト膜６３を形成する。図７（ａ）に示される例において、レジスト膜６３は、積層膜６１の階段部分を覆うように形成される。

レジスト膜６３を形成した後、図７（ｂ）に示すように、レジスト膜６２、６３をマスクとして用いたエッチングにより、絶縁膜１３ｄの一部を除去する。これにより、絶縁膜１３ｄが、周辺開口部Ｈ１内、周辺開口部Ｈ１付近、および基板１６の外周縁部上に残存する。絶縁膜１３ｄの一部を除去した後、図７（ｂ）に示すように、レジスト膜６２、６３を除去する。

レジスト膜６２、６３を除去した後、図８（ａ）に示すように、絶縁膜１３ｄの表面をＣＭＰにより平坦化する。その結果、周辺開口部Ｈ１付近などに残存する絶縁膜１３ｄが除去される。図８（ａ）に示される例において、絶縁膜１３ｄは、基板１６の外周縁部上には残存する。

絶縁膜１３ｄの表面を平坦化した後、図８（ｂ）に示すように、基板１６上に、積層膜６１や絶縁膜１３ｄを介して、メモリセルアレイ１１の別の一部を形成するための積層膜６４を形成する。積層膜６４は、積層膜６１と同様に、基板１６上に交互に形成された複数の絶縁層５１および複数の絶縁層５７と、これら絶縁層５１および絶縁層５７の表面を覆うように形成されたカバー絶縁膜５８とを含んでいる。積層膜６４を形成した後、図８（ｂ）に示すように、積層膜６４を貫通する周辺開口部Ｈ２を形成する。周辺開口部Ｈ２は、周辺開口部Ｈ１上に形成される。

より具体的には、積層膜６４は、例えば次のように形成される。まず、基板１６上に複数の絶縁層５１と複数の絶縁層５７とを交互に形成する。次に、これら絶縁層５１および絶縁層５７の一部を、図８（ｂ）に示すように、階段形状に加工する。図８（ｂ）は、基板１６の外周縁部付近で傾斜した絶縁層５１および絶縁層５７の表面を示している。次に、これら絶縁層５１および絶縁層５７上にカバー絶縁膜５８を形成する。その後、基板２１の外周縁部付近の積層膜６４に周辺開口部Ｈ２を形成する。

図８（ｂ）に示される例において、積層膜６４の階段部分の先端は、積層膜６１の階段部分の先端よりも、基板１６の中心軸側に位置するように形成される。別言すると、図８（ｂ）に示される例において、積層膜６４の階段部分の右端は、積層膜６１の階段部分の右端よりも左側に位置するように形成される。

積層膜６４を形成した後、図９（ａ）に示すように、基板１６上に、積層膜６１、６４や絶縁膜１３ｄを介して、層間絶縁膜１３の別の一部である絶縁膜１３ｅを形成する。絶縁膜１３ｅは、例えばｄＴＥＯＳ膜である。図９（ａ）に示される例において、絶縁膜１３ｅは、周辺開口部Ｈ２が絶縁膜１３ｅで埋まるように形成される。また、図９（ａ）に示される例において、絶縁膜１３ｅは、周辺開口部Ｈ２付近だけでなく基板１６の外周縁部上にも形成される。

絶縁膜１３ｅを形成した後、図９（ｂ）に示すように、リソグラフィおよびエッチングにより、周辺開口部Ｈ２の上方の絶縁膜１３ｅ上にレジスト膜６５を形成する。

レジスト膜６５を形成した後、図１０（ａ）に示すように、リソグラフィおよびエッチングにより、基板１６の外周縁部の上方の絶縁膜１３ｅ上にレジスト膜６６を形成する。図１０（ａ）に示される例において、レジスト膜６６は、積層膜６４の階段部分を覆うように形成される。

レジスト膜６６を形成した後、図１０（ｂ）に示すように、レジスト膜６５、６６をマスクとして用いたエッチングにより、絶縁膜１３ｅの一部を除去する。これにより、絶縁膜１３ｅが、周辺開口部Ｈ２内、周辺開口部Ｈ２付近、基板１６の外周縁部上、および外周縁部付近に残存する。絶縁膜１３ｅの一部を除去した後、図１０（ｂ）に示すように、レジスト膜６５、６６を除去する。

レジスト膜６５、６６を除去した後、図１１（ａ）に示すように、絶縁膜１３ｅの表面をＣＭＰにより平坦化する。その結果、周辺開口部Ｈ２付近などに残存する絶縁膜１３ｅが除去される。図１１（ａ）に示される例において、絶縁膜１３ｅは、基板１６の外周縁部上には残存する。また、図１１（ａ）に示される例において、積層膜６１の階段部分と積層膜６４の階段部分との間には、絶縁膜１３ｄの一部が介在している。

絶縁膜１３ｅの表面を平坦化した後、図１１（ｂ）に示すように、絶縁層５７の一部をワード線ＷＬ（すなわち、電極層）に置き換えるリプレイス工程を実行する。より具体的には、リプレイス工程は、例えば次のように行われる。まず、積層膜６１、６４を貫通する不図示のスリットを形成し、スリットを用いたウェットエッチングにより絶縁層５７を除去する。これにより、互いに隣接する絶縁層５１間に空洞が形成される。次に、空洞内にワード線ＷＬの材料を埋め込む。これにより、積層膜６１、６４が、複数の絶縁層５１と複数のワード線ＷＬとを交互を含むように変化する。ただし、絶縁層５７を除去する際に、図１１（ｂ）の階段部分以外の絶縁層５７は除去されるが、図１１（ｂ）の階段部分の絶縁層５７は除去されずに残存する。よって、図１１（ｂ）の階段部分は、依然として複数の絶縁層５１と複数の絶縁層５７とを交互を含んでいる。このようにワード線ＷＬは絶縁層５７の一部が除去されて形成されることから、これらのワード線ＷＬは、残存するこれらの絶縁層５７と同じ高さに形成される。残存する絶縁層５７は、第３膜の一例である。

リプレイス工程を実行した後、図１１（ｂ）に示すように、周辺開口部Ｈ１、Ｈ２内の絶縁膜１３ｄ、１３ｅ内にビアプラグ４５を形成し、ワード線ＷＬを含む積層膜６１、６４内に柱状部ＣＬを形成する。このようにして、メモリセルアレイ１１が形成される。

ビアプラグ４５および柱状部ＣＬを形成した後、図１１（ｂ）に示すように、基板１６上に、積層膜６１、６４や絶縁膜１３ｄ、１３ｅを介して、層間絶縁膜１３の別の一部である絶縁膜１３ｆを形成する。絶縁膜１３ｆは、例えばｄＴＥＯＳ膜である。図１１（ｂ）に示される例において、絶縁膜１３ｆは、基板１６の外周縁部上にも形成される。

絶縁膜１３ｆを形成した後、図１１（ｂ）に示すように、絶縁膜１３ｆ内に、複数のビアプラグ４２を形成する。図１１（ｂ）に示される例において、複数のビアプラグ４２は、配線層４４、４３を介してビアプラグ４５に電気的に接続され、または、配線層４４、４３を介して柱状部ＣＬに電気的に接続されるように形成される。また、図１１（ｂ）に示される例においては、これらのビアプラグ４２を形成する前に、配線層４４、４３を形成する。柱状部ＣＬとビアプラグ４２との間の配線層４４は、ビット線ＢＬに相当する。なお、図１１（ｂ）において、柱状部ＣＬと配線層４３との間のビアプラグ２４（図３参照）の図示は省略されている。

複数のビアプラグ４２を形成した後、図１２（ａ）に示すように、絶縁膜１３ｆ上に、これらのビアプラグ４２を覆うように、層間絶縁膜１３の別の一部である絶縁膜１３ｇを形成する。絶縁膜１３ｇは、例えばｄＴＥＯＳ膜である。図１２（ａ）に示される例において、絶縁膜１３ｇは、基板１６の外周縁部上にも形成される。

絶縁膜１３ｇを形成した後、図１２（ｂ）に示すように、リソグラフィおよびエッチングにより、基板１６の外周縁部の上方の絶縁膜１３ｇ上にレジスト膜６７を形成する。図１２（ｂ）に示される例において、レジスト膜６７は、積層膜６４の階段部分の上方の絶縁膜１３ｇを覆うように形成する。

レジスト膜６７を形成した後、図１３（ａ）に示すように、レジスト膜６７をマスクとして用いたエッチングにより、絶縁膜１３ｇの一部を除去する。これにより、絶縁膜１３ｇが、基板１６の外周縁部上や外周縁部付近の基板１６上などに残存する。絶縁膜１３ｇの一部を除去することで、図１３（ａ）に示すように、絶縁膜１３ｇからビアプラグ４２が露出する。

絶縁膜１３ｇの一部を除去した後、図１３（ｂ）に示すように、レジスト膜６７を除去する。レジスト膜６７を除去した後、図１３（ｂ）に示すように、絶縁膜１３ｆ、ｇ上に、複数のビアプラグ４２を覆うように、層間絶縁膜１３の別の一部である絶縁膜１３ｈを形成する。絶縁膜１３ｈは、例えばｄＴＥＯＳ膜である。図１３（ｂ）に示される例において、絶縁膜１３ｈは、基板１６の外周縁部上にも形成される。絶縁膜１３ｈの膜厚は、絶縁膜１３ｇの膜厚とほぼ同じである。図１３（ｂ）に示される例において、絶縁膜１３ｆの上面に直接形成された絶縁膜１３ｈと、絶縁膜１３ｇの上面に直接形成された絶縁膜１３ｈとの間には、段差が形成されている。

絶縁膜１３ｈを形成した後、図１４（ａ）に示すように、絶縁膜１３ｈの表面をＣＭＰにより平坦化する。その結果、上記の段差付近で、絶縁膜１３ｇの上面に直接形成された絶縁膜１３ｈの一部が除去され、層間絶縁膜１３の上面の高さが均一になる。図１４（ａ）に示される例において、基板１６の外周縁部上の絶縁膜１３ｇ等は残存している。

絶縁膜１３ｈの表面を平坦化した後、図１４（ｂ）に示すように、絶縁膜１３ｈ内において、ビアプラグ４２上に金属パッド４１を形成する。金属パッド４１を形成した後、図１４（ｂ）に示すように、基板１６の外周縁部上の層間絶縁膜１３を除去するトリミングを行う。図１４（ｂ）に示される例において、トリミングによって形成された端面Ｄ１には、積層膜６１の絶縁層５７の側面が露出している。また、図１４（ｂ）に示される例において、基板１６の外周縁部上には、トリミングによって剥離層７の上面（すなわち、シリコン酸化膜７２の上面）が露出している。

トリミングを行った後、図１５（ａ）に示すように、層間絶縁膜１３の上面、トリミングによって形成された端面Ｄ１、およびトリミングによって露出した剥離層７の上面に、キャップ膜８を形成する。キャップ膜８は、第２膜の一例である。キャップ膜８は、例えば、ＳｉＣＮ膜である。図１５（ａ）に示される例において、キャップ膜８は、金属パッド４１の上面および積層膜６１の絶縁層５７の側面に接するように形成される。キャップ膜８を形成することで、金属パッド４１の金属材料の絶縁膜への拡散を低減することができるとともに、後述する基板１６の剥離の際に絶縁層５７を薬液から保護することができる。

キャップ膜８を形成した後、図１５（ａ）に示すように、キャップ膜８上に絶縁膜９を形成する。絶縁膜９は、例えば、ＴＥＯＳ膜である。このようにして、アレイウェハＷ１が形成される。

絶縁膜９を形成した後、図１５（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）により、絶縁膜９、キャップ膜８、および剥離層７を加工して、絶縁膜９およびキャップ膜８から金属パッド４１の上面と、剥離層７の側面７ａ（すなわち、加工面）とを露出させる。図１５（ｂ）に示される例においては、ＲＩＥによって、剥離層７を構成する複数層のシリコン窒化膜７１の側面が露出する。

以上のようにしてアレイウェハＷ１を準備するとともに、図１６に示すように回路ウェハＷ２を準備する。図３を参照して既に説明したように、回路ウェハＷ２は、基板１５と、層間絶縁膜１４と、層間絶縁膜１４内に形成されたトランジスタ３１、ゲート電極３２、複数のコンタクトプラグ３３、配線層３４、３５、３６、複数のビアプラグ３７、および複数の金属パッド３８とを有する。図１６に示される例において、層間絶縁膜１４およびトランジスタ３１が形成された領域を除く基板１５の表面には、絶縁層１０１が設けられている。絶縁層１０１は、例えばシリコン窒化膜である。絶縁層１０１の表面には、絶縁層１０２が設けられている。絶縁層１０２は、例えばシリコン酸化膜である。また、図１６に示すように、回路ウェハＷ２はさらに、層間絶縁膜１４の上面および端面Ｄ２に設けられたキャップ膜１０３と、キャップ膜１０３上に設けられた絶縁膜１０４とを有する。キャップ膜１０３は、例えばＳｉＣＮ膜である。絶縁膜１０４は、例えばシリコン酸化膜である。層間絶縁膜１４の端面Ｄ２は、アレイウェハＷ１の層間絶縁膜１３の端面Ｄ１と同様に、トリミングによって形成された面である。金属パッド３８上のキャップ膜１０３および絶縁膜１０４は、ＲＩＥにより加工されている。これにより、金属パッド３８の上面が露出している。

アレイウェハＷ１および回路ウェハＷ２を準備した後、図１７に示すように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる。アレイウェハＷ１と回路ウェハＷ２との貼り合わせは、アレイウェハＷ１の絶縁膜９と回路ウェハＷ２の絶縁膜１０４とを互いに接触させるとともに、アレイウェハＷ１の金属パッド４１と回路ウェハＷ２の金属パッド３８とを互いに対向させて行われる。

アレイウェハＷ１と回路ウェハＷ２とを貼り合わせた後、図１８に示すように、アレイウェハＷ１および回路ウェハＷ２をアニールする。アニールにより、金属パッド４１および金属パッド３８の金属材料が結晶成長して、金属パッド４１と金属パッド３８とが接合される。

アレイウェハＷ１および回路ウェハＷ２をアニールした後、図１９に示すように、薬液を用いたウェットエッチングによって剥離層７を除去する。ウェットエッチングでは、既述したトリミングによって形成された剥離層７の側面を薬液に晒すことで、剥離層７の側面から剥離層７の中央側に向かってウェットエッチングを進行させる。薬液としては、剥離層７の材質に応じた好適な薬液を用いることができる。第１実施形態においては、剥離層７がシリコン窒化膜７１を有する。このため、第１実施形態においては、シリコン窒化膜７１以外の絶縁膜や基板１６に対してシリコン窒化膜７１の選択比が高いリン酸（Ｈ_３ＰＯ_４）を好適に用いることができる。薬液は、所定の温度に加熱されていてもよい。

剥離層７を除去した後、図２０に示すように、アレイウェハＷ１（すなわち、メモリセルアレイ１１）から基板１６を剥離する。基板１６を剥離することで、ビアプラグ４５が露出する。なお、図２０において、柱状部ＣＬ上のソース層ＳＬの図示は省略されている。

アレイウェハＷ１から剥離された基板１６は、半導体装置の製造（すなわち、新たなアレイウェハＷ１の形成）のために再利用することができる。

基板１６を剥離した後、図２１に示すように、メモリセルアレイ１１上、ビアプラグ４５上、および積層膜６１上にパッシベーション膜４７を形成する。パッシベーション膜４７は、例えばシリコン酸化膜である。パッシベーション膜４７を形成した後、ビアプラグ４５上のパッシベーション膜４７に開口部Ｐを形成する。開口部Ｐを形成することで、パッシベーション膜４７からビアプラグ４５が露出する。開口部Ｐを形成した後に、ビアプラグ４５上に金属パッド４６を形成する。

以上述べたように、第１実施形態によれば、ウェットエッチングにより剥離層７を除去することでメモリセルアレイ１１から基板１６を剥離することができるので、基板１６を損傷させずに適切に剥離することができる。基板１６を適切に剥離できるので、基板１６を半導体装置の製造に適切に再利用することができる。

また、第１実施形態によれば、剥離層７をシリコン窒化膜７１とシリコン酸化膜７２との積層膜で構成することで、既存のメモリセルアレイ１１の成膜プロセスを剥離層７の形成に活用することができ、コストの増大を低減することができる。

また、第１実施形態によれば、金属パッド４１に接するとともにリプレイス工程後においても残存する絶縁層５７の側面に接するようにメモリセルアレイ１１上にキャップ膜８を形成することで、キャップ膜８上の絶縁膜９への金属パッド４１の金属材料の拡散を低減することができるとともに、薬液による絶縁層５７の浸食を低減することができる。

（第２実施形態）
以下、図２２～図３０を参照して、第２実施形態の半導体装置の製造方法について説明する。図２２～図３０に示す方法は、図３および図４に示す方法を、図５～図２１に示す方法とは異なる工程により実行する。

図２２および図２３は、第２実施形態による半導体装置の製造方法を示す図である。第２実施形態においては、先ず、図２２（ａ）に示すように、リソグラフィおよびエッチングにより、基板１６の上面に溝１６１を形成する図２２（ａ）に示される例において、溝１６１の形成は、溝１６１が格子状を有するように行う。

溝１６１を形成した後、図２２（ｂ）および図２３（ａ）に示すように、基板１６上に剥離層７を形成する。剥離層７の形成は、剥離層７が基板１６の上面および溝１６１の内部に形成されるように行う。図２２（ｂ）および図２３（ａ）に示される例において、剥離層７は、単層のシリコン窒化膜７１と、単層のシリコン酸化膜７２とを順に積層させた積層膜である。また、図２２（ｂ）および図２３（ａ）に示される例において、剥離層７の形成は、溝１６１の内部に形成される剥離層７に空隙部７１１が設けられるように行う。図２２（ｂ）および図２３（ａ）に示される例において、溝１６１の内部には、シリコン窒化膜７１が形成される。したがって、空隙部７１１は、シリコン窒化膜７１に設けられる。

空隙部７１１を設けることで、図２３（ａ）に示すように、剥離層７をウェットエッチングで除去する際に、空隙部７１１を介して剥離層７に薬液Ｌを浸透させ易くすることができる。これにより、剥離層７のウェットエッチングを促進させることができる。図２３（ｂ）に示すように、空隙部７１１は、溝１６１の幅Ｗに対する溝１６１の高さＨの比（すなわち、Ｈ／Ｗ）であるアスペクト比を１以上とすることで効果的に形成することができる。溝１６１の幅Ｗは、例えば、２００ｎｍである。この場合、溝１６１の高さＨは、２００ｎｍ以上である。

剥離層７を形成した後、図２４（ａ）に示すように、剥離層７上に、図１４（ｂ）と同様のメモリセルアレイ１１および層間絶縁膜１３等を有する上部構造を形成する。なお、上部構造の具体的な形成方法は、図５乃至図１４と同様である。

剥離層７の上部構造を形成した後、図２４（ｂ）に示すように、層間絶縁膜１３の上面、トリミングによって形成された層間絶縁膜１３の端面Ｄ１、およびトリミングによって露出した剥離層７の上面に、キャップ膜８を形成する。キャップ膜８を形成した後、図２４（ｂ）に示すように、キャップ膜８上に絶縁膜９を形成することで、アレイウェハＷ１を形成する。

絶縁膜９を形成した後、図２５に示すように、ＲＩＥにより、絶縁膜９、キャップ膜８、および剥離層７を加工して、絶縁膜９およびキャップ膜８から、金属パッド４１の上面と、剥離層７の側面７ａと、基板１６の外周縁部上の溝１６１の内部に形成された剥離層７のシリコン窒化膜７１とを露出させる。

以上のようにしてアレイウェハＷ１を準備するとともに、図２６に示すように回路ウェハＷ２を準備する。回路ウェハＷ２の構造は、図１５（ｂ）と同様である。

アレイウェハＷ１および回路ウェハＷ２を準備した後、図２７に示すように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる。

アレイウェハＷ１と回路ウェハＷ２とを貼り合わせた後、図２８に示すように、アレイウェハＷ１および回路ウェハＷ２をアニールする。アニールを行うことで、金属パッド４１と金属パッド３８とが金属材料の結晶成長によって接合される。

アレイウェハＷ１および回路ウェハＷ２をアニールした後、図２９に示すように、薬液を用いたウェットエッチングによって剥離層７を除去する。ウェットエッチングでは、既述したトリミングによって形成された剥離層７の側面と、基板１６の外周縁部上の溝１６１の内部に形成された剥離層７のシリコン窒化膜７１とを薬液に晒すことで、剥離層７の側面から剥離層７の中央側に向かってウェットエッチングを進行させる。このとき、溝１６１の内部のシリコン窒化膜７１およびシリコン窒化膜７１に設けられた空隙部７１１を介して、剥離層７への薬液の浸透が促進される。これにより、剥離層７を迅速に除去することができる。剥離層７を迅速に除去することで、基板１６をアレイウェハＷ１から迅速かつ適切に剥離することができる。

アレイウェハＷ１から剥離された基板１６は、図３０に示すように、半導体装置の製造のために再利用することができる。

以上述べたように、第２実施形態によれば、基板１６の上面に形成された溝１６１の内部に剥離層７を形成することで、剥離層７への薬液の浸透を促進することができるので、剥離層７を迅速に除去することができる。剥離層７を迅速に除去することで、基板１６の剥離の所要時間を短縮することができる。基板１６の剥離の所要時間を短縮することで、半導体装置の製造効率を向上させることができる。

また、第２実施形態によれば、溝１６１を格子状に形成することで、剥離層７への薬液の浸透を更に促進することができる。これにより、基板１６の剥離の所要時間を更に短縮することができる。

また、第２実施形態によれば、溝１６１の内部に形成される剥離層７に空隙部７１１を設けることで、空隙部７１１を介して剥離層７への薬液の浸透を更に促進することができる。これにより、基板１６の剥離の所要時間を更に短縮することができる。

また、第２実施形態によれば、溝１６１のアスペクト比を１以上に形成することで、溝１６１の内部に形成される剥離層７に空隙部７１１を有効に形成することができる。

なお、上述した実施形態以外にも、例えば、剥離層７は、単層のシリコン窒化膜であってもよい。または、剥離層７は、銅や鉄などの金属を含有する金属膜であってもよい。あるいは、剥離層７は、多孔質構造を有するシリコンを含有するポーラスシリコン膜であってもよい。これらの剥離層７を用いる場合であっても、剥離層７の材質に好適な薬液を用いたウェットエッチングによって剥離層７を除去することで、基板１６を適切に剥離することができる。

また、上述した実施形態では、薬液としてリン酸を用いた例について説明したが、リン酸以外の薬液を用いて剥離層７を除去することも可能である。例えば、薬液として、リン酸以外にも、希フッ酸（ＤＨＦ）、フッ酸（ＨＦ）、フッ化アンモニウム（ＮＨ_４Ｆ）、塩酸（ＨＣＬ）、王水またはこれらを適宜混合させた混合液を用いることも可能である。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規なウェハおよび方法は、その他の様々な形態で実施することができる。また、本明細書で説明したウェハおよび方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１１ メモリセルアレイ、１５ 基板、１６ 基板、１６１ 溝、３１ トランジスタ、３８ 金属パッド、４１ 金属パッド、４６ 金属パッド、５７ 絶縁層、７ 剥離層、７１ シリコン窒化膜、７１１ 空隙部、７２ シリコン酸化膜、８ キャップ膜、９ 絶縁膜

Claims (15)

1. 第１基板上に、前記第１基板よりも薬液への耐性が低い第１膜を形成し、
   前記第１膜上に、第１半導体素子を形成し、
   第２基板上に、第２半導体素子を形成し、
   前記第２基板を前記第１基板に接合し、
   前記第１膜を前記薬液により除去して、前記第１半導体素子から前記第１基板を剥離する、
   ことを具備する半導体装置の製造方法。
2. 前記第２基板の前記第１基板への接合は、前記第２半導体素子に設けられた第２パッドが、前記第１半導体素子に設けられた第１パッドに接続されるように行う、請求項１に記載の半導体装置の製造方法。
3. 前記第１膜は、窒化物を含有する、請求項１に記載の半導体装置の製造方法。
4. 前記第１膜は、シリコン窒化膜とシリコン酸化膜とを交互に含む積層膜である、請求項３に記載の半導体装置の製造方法。
5. 前記第１膜は、金属を含有する、請求項１に記載の半導体装置の製造方法。
6. 前記第１膜は、ポーラスシリコンを含有する、請求項１に記載の半導体装置の製造方法。
7. 前記第２基板を前記第１基板に接合する前に、
   前記第１パッドに接するように前記第１半導体素子上に第２膜を形成し、
   前記第２膜上に絶縁膜を形成し、
   前記絶縁膜、前記第２膜、および前記第１膜を加工して、前記第１パッドと、前記第１基板の外周縁部上の前記第１膜の側面とを露出させることを更に具備し、
   前記第１基板の剥離は、露出された前記第１膜の側面を前記薬液に晒すことを含む、請求項２に記載の半導体装置の製造方法。
8. 前記第２膜は、前記第１膜よりも前記薬液への耐性が高く、
   前記第１半導体素子上への前記第２膜の形成は、前記第２膜が、前記第１半導体素子に設けられた前記第１膜よりも前記薬液への耐性が低い第３膜の側面に接するように行う、請求項７に記載の半導体装置の製造方法。
9. 前記第１基板上に前記第１膜を形成する前に、前記第１基板の上面に溝を形成することを更に具備し、
   前記第１基板上への前記第１膜の形成は、前記第１膜が前記第１基板の上面および前記溝の内部に形成されるように行う、請求項１に記載の半導体装置の製造方法。
10. 前記第１基板上への前記第１膜の形成は、前記溝の内部に形成される前記第１膜に空隙部が設けられるように行う、請求項９に記載の半導体装置の製造方法。
11. 前記第１基板の上面への前記溝の形成は、前記溝の幅に対する前記溝の高さの比であるアスペクト比が１以上になるように行う、請求項１０に記載の半導体装置の製造方法。
12. 前記第１基板の上面への前記溝の形成は、前記溝が格子状を有するように行う、請求項９に記載の半導体装置の製造方法。
13. 前記第１半導体素子から前記第１基板を剥離した後に、前記第１半導体素子に配線を形成することを更に具備する、請求項１に記載の半導体装置の製造方法。
14. 前記第１半導体素子から剥離された前記第１基板を半導体装置の製造に再利用することを更に具備する、請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。
15. 第１基板と、
    前記第１基板上に設けられた前記第１基板よりも薬液への耐性が低い第１膜と、
    前記第１膜上に設けられた第１半導体素子と、
    前記第１半導体素子上に設けられた第２半導体素子と、
    前記第２半導体素子上に設けられた第２基板と、
    を備える、半導体ウェハ。