JP2024096649A - 表示装置、表示パネルの制御方法、及び電子機器 - Google Patents

Abstract

【課題】消費電力及び発熱を抑制する。【解決手段】表示装置は、複数の画素を含む表示パネルと、表示パネルを制御する制御部と、を備え、表示パネルは、各々が１つ以上の画素を含む複数の画素ブロックを含み、複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、制御部は、第２の画素ブロック内の画素のリフレッシュレートが第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように表示パネルを制御する。【選択図】図１

Description

本開示は、表示装置、表示パネルの制御方法、及び電子機器に関する。

ＯＬＥＤ（Organic Light Emitting Diode）等を用いた表示パネルを備える表示装置について、さまざまな技術が提案されている（例えば特許文献１を参照）。

特開２０１０－９７０９７号公報 国際公開第２０１４／１０３５００号

表示装置の多画素化、高フレームレート化に伴い、消費電力の増大及び発熱の問題が顕在化してきている。

本開示の一側面は、消費電力及び発熱を抑制する。

本開示の一側面に係る表示装置は、複数の画素を含む表示パネルと、表示パネルを制御する制御部と、を備え、表示パネルは、各々が１つ以上の画素を含む複数の画素ブロックを含み、複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、制御部は、第２の画素ブロック内の画素のリフレッシュレートが第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように表示パネルを制御する。

本開示の一側面に係る表示パネルの制御方法は、複数の画素を含む表示パネルの制御方法であって、表示パネルは、各々が１つ以上の画素を含む複数の画素ブロックを含み、複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、制御方法は、第２の画素ブロック内の画素のリフレッシュレートが第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように表示パネルを制御すること、を含む。

本開示の一側面に係る電子機器は、表示装置を備え、表示装置は、複数の画素を含む表示パネルと、表示パネルを制御する制御部と、を含み、表示パネルは、各々が１つ以上の画素を含む複数の画素ブロックを含み、複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、制御部は、第２の画素ブロック内の画素のリフレッシュレートが第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように表示パネルを制御する。

施形態に係る表示装置の概略構成の例を示す図である。 表示パネルの制御の例を示す図である。 表示パネルの制御の例を示す図である。 表示パネルの制御の例を示す図である。 表示パネルの制御の例を示す図である。 表示パネルの制御の例を示す図である。 輝度調整の例を模式的に示す図である。 表示装置において実行される処理（表示パネルの制御方法）の例を示す図である。 表示装置において実行される処理（表示パネルの制御方法）の例を示す図である。 比較例を示す図である。 比較例を示す図である。 比較例を示す図である。 比較例を示す図である。 比較例を示す図である。 回路構成の例を示す図である。 制御回路による画素ブロックの制御の例を示す図である。 回路動作の例を示す図である。 回路動作の例を示す図である。 回路動作の例を示す図である。 回路動作の例を示す図である。 回路の動作の例を示す図である。 電子機器の例を示す図である。 電子機器の例を示す図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。

以下に示す項目順序に従って本開示を説明する。
０．序
１．実施形態
２．適用例
３．効果の例

０．序
ＯＬＥＤ等を表示パネルに用いる表示装置では、多画素化、高フレームレート化に伴い、消費電力の増大、発熱の問題が顕在化してきている。消費電力が増大すると、製品の使用時間が短くなる。ＶＲ（Virtual Reality）に代表されるようなユーザの頭部に装着されるＨＭＤ（Head Mounted Display）では、発熱は大きな問題となり得る。冷却ファン等が内蔵されたＨＭＤもある。

上述のような課題の少なくとも一部が、開示される技術によって対処される。表示パネルを構成する複数の画素ブロックのうちの一部の画素ブロックと他の画素ブロックとでリフレッシュレートが異なるように、表示パネルが制御（駆動）される。例えば、人間の高解像度の視野が狭いことを利用し、検出した視野近傍の画素ブロックのリフレッシュレートだけを高くし、他の画素ブロックのリフレッシュレートを低くするように、表示パネルが制御される。他の画素ブロックのリフレッシュレートが低くなる分、消費電力及び発熱を抑制することができる。

１．実施形態
図１は、実施形態に係る表示装置の概略構成の例を示す図である。表示装置１は、表示パネル２と、制御部１０と、検出部１１とを含む。

表示パネル２は、複数の画素４を含む。複数の画素４は、水平方向及び垂直方向にアレイ状に配置される。表示パネル２は、画素アレイ部とも呼べる。後述するように、画素４は発光素子及び駆動回路を含んで構成され、従って、画素４は画素回路と呼ぶこともできる。

本実施形態では、表示パネル２は、各々が１つ以上の画素４を含む複数の画素ブロック３を含む。詳細は後述するが、複数の画素ブロック３は、２種類の画素ブロックを含む。第１の画素ブロックを、画素ブロック３－１と称し図示する。第２の画素ブロックを、画素ブロック３－２と称し図示する。これらをとくに区別しない場合は、単に画素ブロック３と呼ぶ。なお、図１に示される例では、各画素ブロック３が複数の画素４を含む。

複数の画素ブロック３は、表示パネル２の水平方向及び垂直方向（横方向及び縦方向、行方向及び列方向）にアレイ状に配置される。図１には、７×７個の画素ブロック３が例示されるが、画素ブロック３の数はこの例に限定されない。例えば視野角が縦９０度の表示パネル２を１０度ずつ分割する場合、垂直方向に９つの画素ブロック３を並べて配置するような構成が採用されてよい。水平方向についても同様である。

制御部１０は、各画素４の発光及び消光（非発光）を制御したり、輝度（発光光量）を制御したりする。種々の公知の制御手法が用いられてよい。図１に示される例では、制御部１０は、制御部１０１と、制御部１０２とを含む。

制御部１０１は、例えば、水平方向の表示ラインに対応する画素４を走査して駆動する垂直ドライバとして機能する。制御部１０１は、複数の回路線を介して、表示パネル２に接続される。例えば、１つの回路線は、水平方向に並ぶ各画素４に接続される。制御部１０１は、回路線を選択し、対応する画素４に制御信号を供給する。

制御部１０２は、例えば、垂直方向の表示ラインに対応する画素４を選択して駆動する水平ドライバとして機能する。制御部１０２は、複数の回路線を介して、表示パネル２に接続される。例えば、いくつかの回路線は、垂直方向に並ぶ各画素ブロック３に接続され、また、いくつかの回路線は、素直方向に並ぶ各画素４に接続される。制御部１０２は、回路線を選択し、対応する画素ブロック３に制御信号を供給したり、対応する画素４に画素信号等を供給したりする。なお、画素４は、制御部１０２からの画素信号に応じた輝度で発光する。

検出部１１は、表示装置１のユーザの視線を検出する。種々の公知の視線検出技術が採用されてよい。例えばユーザの眼部を赤外光で撮像し、その結果に基づいて、ユーザの視線が検出されてよい。より具体的に、検出部１１は、ユーザの視線の先に位置する（ユーザが視ている）表示パネル２中の領域を検出する。この領域を、領域Ｒと称し図示する。

領域Ｒは、典型的には、表示パネル２の中央及びその付近に位置し得る。ＨＭＤ等においては、ユーザの視野中心が、表示パネル２の中央及びその付近に位置することが多いからである。ただし当然ながら、領域Ｒは、ユーザの視線の変化に応じて変化し、表示パネル２中の任意の領域となり得る。

制御部１０は、検出部１１の検出結果に基づいて、複数の画素ブロック３から、画素ブロック３－１及び画素ブロック３－２を選択する。具体的に、制御部１０は、複数の画素ブロック３のうち、領域Ｒ内に位置する画素ブロック３を画素ブロック３－１として選択し、残りの画素ブロック３を画素ブロック３－２として選択する。図１に示される例では、画素ブロック３－１は、画素ブロック３－２よりも表示パネル２の中央の近くに位置している。

本実施形態では、制御部１０は、画素ブロック３－２内の画素４のリフレッシュレートが、画素ブロック３－１内の画素４のリフレッシュレートよりも低くなるように、表示パネル２を制御する。画素４のリフレッシュは、画素４へのデータの書き込み（画素信号による輝度の設定）、画素４の発光（設定された輝度での発光）、及び画素４の消光を含む。画素４の初期化等も、画素４のリフレッシュに含まれてよい。

制御部１０は、画素ブロック３－１内の画素４のリフレッシュが２回以上繰り返される間、画素ブロック３－２内の画素４がリフレッシュされることなく発光し続けるように、表示パネル２を制御する。一例について、図２～図６を参照して説明する。

図２～図６は、表示パネルの制御の例を示す図である。白抜き矢印で示されるように、各画素ブロック３内の画素４（図１）が、行ごとに順次駆動され得る。なお、以降の説明において、画素ブロック３内の画素４を、単に画素ブロック３とも呼ぶこともある。

図２には、ｎフレーム目（ｎは１以上の整数）の各画素ブロック３の状態が模式的に示される。全ての画素ブロック３がリフレッシュされる。行ごとの順次駆動に応じて、この例では、１行目～４行目までの画素ブロック３が発光し、５行目の画素ブロック３にデータが書き込まれ、６行目及び７行目の画素ブロック３が消光している。

図３には、ｎ＋１フレーム目の各画素ブロック３の状態が模式的に示される。画素ブロック３－１だけがリフレッシュされ、ｎ＋１フレーム目の画像を表示する。画素ブロック３－２は、リフレッシュされることなく発光し続け、ｎフレーム目の画像を依然として表示する。なお、矛盾の無い範囲において、画像は映像に適宜読み替えられてよい。

図４には、ｎ＋２フレーム目の各画素ブロック３の状態が模式的に示される。画素ブロック３－１だけがリフレッシュされ、ｎ＋２フレーム目の画像を表示する。画素ブロック３－２はリフレッシュされることなく発光し続け、ｎフレーム目の画像を依然として表示する。

図５には、ｎ＋３フレーム目の各画素ブロック３の状態が模式的に示される。画素ブロック３－１だけがリフレッシュされ、ｎ＋３フレーム目の画像を表示する。画素ブロック３－２はリフレッシュされることなく発光し続け、ｎフレーム目の画像を依然として表示する。

図６には、ｎ＋４フレーム目の各画素ブロック３の状態が模式的に示される。ｎフレーム目（図２）と同様に、全ての画素ブロック３、すなわち画素ブロック３－１及び画素ブロック３－２の両方がリフレッシュされ、ｎ＋４フレーム目の画像を表示する。

上記の動作が繰り返されることで、画素ブロック３－２のリフレッシュレートが画素ブロック３－１のリフレッシュレートよりも低くなるように表示パネル２が制御される。なお、表示パネル２における領域Ｒの位置、すなわち画素ブロック３－１及び画素ブロック３－２の選択は、検出部１１（図１）の検出結果に応じて適時変更されてよい。

＜輝度調整の例＞
一実施形態において、制御部１０は、画素ブロック３－１の発光輝度（発光時の輝度）と、画素ブロック３－２の発光輝度とが異なるように、表示パネル２を制御してよい。図７を参照して説明する。

図７は、輝度調整の例を模式的に示す図である。画素ブロック３－１は、フレームごとにリフレッシュされる。各フレームにおける画素ブロック３－１の発光期間を、発光期間Ｔ１と称する。発光期間Ｔ１中の発光輝度を、発光輝度Ｂ１と称する。画素ブロック３－２は、複数フレーム、この例では４フレームに１回だけリフレッシュされる。４フレームにわたる画素ブロック３－２の発光期間を、発光期間Ｔ２と称する。発光期間Ｔ２中の発光輝度を、発光輝度Ｂ２と称する。

４フレーム全体わたってみたときに、画素ブロック３－１の発光期間（Ｔ１×４）と、画素ブロック３－２の発光期間Ｔ２とが互いに異なる。具体的に、画素ブロック３－１の発光期間（Ｔ１×４）は、画素ブロック３－２の発光期間Ｔ２よりも短い。

一実施形態において、制御部１０は、画素ブロック３－１の発光輝度Ｂ１が画素ブロック３－２の発光輝度Ｂ２よりも大きくなるように表示パネル２を制御してよい。より具体的に、制御部１０は、画素ブロック３－１の発光期間Ｔ１と画素ブロック３－２の発光期間Ｔ２との比率に基づいて、画素ブロック３－１の発光輝度Ｂ１及び画素ブロック３－２の発光輝度Ｂ２を制御してよい。例えば、下記の式（１）に示されるように、画素ブロック３－１の発光輝度Ｂ１及びその発光期間（Ｔ１×４）を乗じた値と、画素ブロック３－２の発光輝度Ｂ２及びその発光期間Ｔ２を乗じた値とが一致するように（近づくように）、発光輝度Ｂ１及び発光輝度Ｂ２が設定されてよい。これにより、４フレーム全体にわたってみたときの画素ブロック３－１及び画素ブロック３－２の輝度をバランスさせる（例えば一致させる）ことができる。
（数１）
Ｂ１×（Ｔ１×４）＝Ｂ２×Ｔ２ （１）

なお、発光輝度Ｂ１の制御は、制御部１０から画素ブロック３－１内の画素４に供給する画素信号を調整することによって行われる。発光輝度Ｂ２の制御は、制御部１０から画素ブロック３－２内の画素４に供給する画素信号を調整することによって行われる。

図８及び図９は、表示装置において実行される処理（表示パネルの制御方法）の例を示す図である。これまでと重複する説明は適宜省略する。

図８には、１フレームにおいて実行される処理が例示される。ステップＳ１において、制御部１０は、全ての画素ブロック３をリフレッシュするか否かを判断する。例えば先に説明した図２～図７の例であれば、このフローのフレームがｎフレーム目又はｎ＋４フレーム目の場合に、全ての画素ブロック３をリフレッシュすると判断される。全ての画素ブロック３をリフレッシュする場合（ステップＳ１：Ｙｅｓ）、ステップＳ２に処理が進められる。そうでない場合（ステップＳ１：Ｎｏ）、ステップＳ３に処理が進められる。ステップＳ２において、制御部１０は、画素ブロック３－１及び画素ブロック３－２の両方、すなわち全ての画素ブロック３をリフレッシュする。ステップＳ３において、制御部１０は、画素ブロック３－１及び画素ブロック３－２のうちの画素ブロック３－１だけをリフレッシュする。ステップＳ２又はステップＳ３の処理が完了した後、フローチャートの処理は終了する。この処理がフレームごとに繰り返し実行され、その間にステップＳ３の処理が実行される分、画素ブロック３－１のリフレッシュレートが高くなり、画素ブロック３－２のリフレッシュレートが低くなる。

図９には、複数の画素ブロック３から画素ブロック３－１及び画素ブロック３－２を選択するための処理が例示される。ステップＳ１１において、検出部１１は、表示装置１のユーザの視線を検出する。ステップＳ１２において、制御部１０は、視線の変化量を計算する。例えば、前回の検出部１１の検出結果に示される表示パネル２中の領域Ｒと、今回のステップＳ１１における検出部１１の検出結果に示される表示パネル２中の領域Ｒとの相違（ずれ等）を示す量が、視線の変化量として計算される。ステップＳ１３において、制御部１０は、必要に応じて画素ブロック３－１及び画素ブロック３－２の選択を変更する。例えば、先のステップＳ１２で計算した視線の変化量が大きく、選択済みの画素ブロック３－１が領域Ｒ内に収まらない等の事情が生じた場合に、制御部１０は、画素ブロック３－１及び画素ブロック３－２の選択を変更する。具体的に、制御部１０は、複数の画素ブロック３のうち、今回のステップＳ１１における検出部１１の検出結果に示される領域Ｒ内に位置する画素ブロック３を画素ブロック３－１として選択し、残りの画素ブロック３を画素ブロック３－２として選択する。ステップＳ１３の処理が完了した後、フローチャートの処理は終了する。このフローチャートの処理は、任意のタイミングで（例えばフレームごとに）繰り返し実行される。

以上で説明した表示装置１によれば、画素ブロック３－２のリフレッシュレートが画素ブロック３－１のリフレッシュレートよりも低くなるように表示パネル２が制御される。画素ブロック３－２のリフレッシュレートが低くなる分、消費電力及び発熱を抑制することができる。比較例も用いて説明する。

図１０～図１４は、比較例を示す図である。比較例に係る表示パネル２Ｅは、全ての画素ブロック３が高リフレッシュレートでリフレッシュされるように制御される。図１０に示されるように、ｎフレーム目において、全ての画素ブロック３がリフレッシュされ、ｎフレーム目の画像を表示する。図１１に示されるように、ｎ＋１フレーム目においても、全ての画素ブロック３がリフレッシュされ、ｎ＋１フレーム目の画像を表示する。図１２に示されるように、ｎ＋２フレーム目においても、全ての画素ブロック３がリフレッシュされ、ｎ＋２フレーム目の画像を表示する。図１３に示されるように、ｎ＋３フレーム目においても、全ての画素ブロック３がリフレッシュされ、ｎ＋３フレーム目の画像を表示する。図１４に示されるように、ｎ＋４フレーム目においても、全ての画素ブロック３がリフレッシュされ、ｎ＋４フレーム目の画像を表示する。

上記の比較例では、画素数の増加や高フレームレート化に応じて、単位時間あたりにデータを書き込む画素数が増大し、消費電力が増大し、また、発熱によって表示パネル２Ｅの温度が上昇する。このような問題が、実施形態に係る表示装置１によって対処される。

なお、フォーべテッドレンダリングのように高解像度及び低解像度の画像データを使い分ける技術も知られているが、表示パネル２全面を制御（駆動）することに変わりはない。実施形態に係る表示装置１と比較して、消費電力及び発熱の抑制効果は限定的である。また、リフレッシュレートの異なる複数の表示パネルを用いる手法も考えられるが、複数の表示パネルを用いる分、部品数が多くなり、コストも増加する。実施形態に係る表示装置１によれば、１枚の表示パネル２で足りるので、そのような問題にも対処することができる。

＜回路構成の例＞
これまで説明した表示パネル２の制御を可能にするための回路構成の一例について、図１５を参照して説明する。

図１５は、回路構成の例を示す図である。画素ブロック３は、先に述べた画素４の他に、制御回路６を含む。

画素ブロック３の外部から画素ブロック３内を延在する回路線として、電源線ＶＤＤＬ、制御線ＤＳＬ、制御線ＷＳＬ、制御線ＡＺＬ、電源線ＶＳＳＬ、制御線ＣＳＬ及び信号線ＳＧＬが例示される。電源線ＶＤＤＬは、水平方向に並ぶ各画素ブロック３に接続され、電源電圧ＶＤＤを供給する。電源線ＶＳＳＬは、水平方向に並ぶ各画素ブロック３に接続され、基準電圧ＶＳＳを供給する。制御線ＤＳＬ、制御線ＷＳＬ及び制御線ＡＺＬは、水平方向に並ぶ各画素ブロック３に接続され、制御部１０からの制御信号を画素ブロック３に供給する。制御線ＤＳＬ、制御線ＷＳＬ及び制御線ＡＺＬが供給する制御信号を、制御信号ＤＳ、制御信号ＷＳ及び制御信号ＡＺと称する。制御線ＤＳＬは、制御部１０からの制御信号ＤＳを後述のトランジスタ５５の制御端子に供給するための回路線である。制御線ＷＳＬは、制御部１０からの制御信号ＷＳを後述のトランジスタ５４に供給するための回路線である。制御線ＡＺＬは、制御部１０からの制御信号ＡＺを後述のトランジスタ５２の制御端子に供給するための回路線である。制御線ＣＳＬ及び信号線ＳＧＬは、各画素ブロック３に接続され、制御部１０からの制御信号を画素ブロック３に供給する。制御線ＣＳＬ及び信号線ＳＧＬが供給する制御信号を、制御信号ＣＳ及び制御信号ＳＧと称する。制御信号ＳＧの一例は、画素信号である。

画素４は、複数のサブ画素５、この例では３つのサブ画素５を含む。これら３つのサブ画素５の各々は、互いに異なる色の光を発するように構成される。光の例は、赤色光（Ｒ）、緑色光（Ｇ）、青色光（Ｂ）等である。

サブ画素５は、発光素子５１を含む。発光素子５１は、自素子を流れる電流に大きさに応じた輝度の光を発する電流駆動型の発光素子である。発光素子５１の例は、ＯＬＥＤ等であり、ここでは、発光素子５１がＯＬＥＤであるものとして説明する。

サブ画素５は、駆動回路をさらに含む。駆動回路は、例えばトランジスタ及びコンデンサを含んで構成される。ここでは、トランジスタはＭＯＳＦＥＴであるものとする。トランジスタのゲートを、制御端子とも称する。トランジスタのドレイン及びソースを、電流端子とも称する。なお、トランジスタがある要素に接続されるとは、トランジスタの電流端子がその要素に接続される意味に解されてよい。トランジスタが２つの要素どうしの間に接続されるとは、トランジスタの一方の電流端子が一方の要素に接続され、他方の電流端子が他方の要素に接続される意味に解されてよい。トランジスタがＯＮであるとは、トランジスタの電流端子どうしが導通状態である意味に解されてよい。トランジスタがＯＦＦであるとは、トランジスタの電流端子どうしが非導通状態である意味に解されてよい。

具体的に、図１５には、駆動回路の構成要素として、トランジスタ５２、トランジスタ５３、トランジスタ５４、トランジスタ５５、トランジスタ５６、コンデンサ５７及びコンデンサ５８が例示される。トランジスタ５２は、発光素子５１に対して並列に接続され、発光素子５１のアノード電圧を初期化する初期化トランジスタである。トランジスタ５３は、画素信号に応じた電流を発光素子５１に供給するための駆動トランジスタである。トランジスタ５４は、画素信号をサンプリングするためのサンプリングトランジスタである。トランジスタ５５は、トランジスタ５３と電源線ＶＤＤＬとの間に接続され、発光素子５１の発光及び消光を制御する発光制御トランジスタである。トランジスタ５６は、トランジスタ５５に対して並列に接続された第２の発光制御トランジスタである。コンデンサ５７は、制御信号ＳＧに応じた電圧を保持する保持コンデンサである。コンデンサ５８は、電圧書き込み時のトランジスタ５３の電流端子の電位変動を抑制する補助コンデンサである。

より具体的な接続関係について述べる。発光素子５１のアノードは、トランジスタ５３に接続される。発光素子５１のカソードは、電源線ＶＳＳＬに接続される。トランジスタ５２は、発光素子５１のアノードと、電源線ＶＳＳＬとの間に接続される。トランジスタ５２の制御端子は、制御回路６に接続される。トランジスタ５３は、発光素子５１のアノードと、トランジスタ５５との間に接続される。トランジスタ５３の制御端子は、トランジスタ５４及びコンデンサ５７に接続される。トランジスタ５４は、トランジスタ５３の制御端子と、信号線ＳＧＬとの間に接続される。トランジスタ５４の制御端子は、制御回路６に接続される。トランジスタ５５は、トランジスタ５３と、電源線ＶＤＤＬとの間に接続される。トランジスタ５５の制御端子は、制御線ＤＳＬに接続される。トランジスタ５６は、トランジスタ５３と、電源線ＶＤＤＬとの間に接続される。トランジスタ５６の制御端子は、制御回路６に接続される。コンデンサ５７は、トランジスタ５３の制御端子と、トランジスタ５３の電流端子（トランジスタ５５側の電流端子）に接続される。コンデンサ５８は、トランジスタ５３の電流端子（トランジスタ５５側の電流端子）と、電源線ＶＤＤＬとの間に接続される。

上記の回路構成により、信号線ＳＧＬからの画素信号（制御信号ＳＧの一例）に応じた輝度で発光素子５１を発光させたり、発光素子５１を消光させたりすることができる。例えば、トランジスタ５４がＯＮのとき、信号線ＳＧＬからの画素信号の電圧に応じた電圧がコンデンサ５７の両端電圧となり保持される。トランジスタ５５及びトランジスタ５６の少なくとも一方がＯＮのときに、トランジスタ５３は、コンデンサ５７の両端電圧に応じた電流を発光素子５１に供給し得る。発光素子５１は、画素信号に応じた輝度で発光し得る。トランジスタ５２がＯＮのとき、発光素子５１のアノードの電圧は電源線ＶＳＳＬの電圧ＶＳＳに初期化される。より具体的な動作は、図１５の回路図に接した当業者であれば理解できるであろう。一例として特許文献２を参照されたい。

制御回路６は、自回路を含む画素ブロック３（対応する画素ブロック３）内の画素４、より具体的には画素４内の各サブ画素５に接続される。制御回路６は、制御部１０からの制御信号ＣＳに基づいて、対応する画素ブロック３を、画素ブロック３－１又は画素ブロック３－２として動作させる。具体的に、制御回路６は、制御線ＷＳＬ、制御線ＡＺＬ及び制御線ＣＳＬと、画素４との間に接続され、画素４内のいくつかのトランジスタを制御する。具体的に、図１５に示される例では、制御回路６は、スイッチ回路７と、スイッチ回路８と、スイッチ回路９とを含む。

スイッチ回路７は、第１のスイッチ回路であり、トランジスタ５６の制御端子に接続される。スイッチ回路７は、トランジスタ７１と、トランジスタ７２とを含む。トランジスタ７１及びトランジスタ７２は、互いにカスケード接続される。この例では、トランジスタ７１がｎ型ＭＯＳＦＥＴであり、トランジスタ７２がｐ型ＭＯＳＦＥＴである。トランジスタ７１の一方の電流端子はロー電圧電源（Ｌｏｗ）に接続され、他方の電流端子はトランジスタ７２の一方の電流端子に接続される。トランジスタ７２の他方の電流端子は、ハイ電圧電源（Ｈｉｇｈ）に接続される。

トランジスタ７１及びトランジスタ７２の制御端子は、スイッチ回路７の入力端子に相当し、制御線ＣＳＬに接続される。トランジスタ７１及びトランジスタ７２の接続点は、スイッチ回路７の出力端子に相当し、トランジスタ５６の制御端子に接続される。

スイッチ回路７の出力端子から出力される信号を、制御信号ＤＳ２と称する。また、スイッチ回路７の出力端子とトランジスタ５６の制御端子とを接続する回路線を、制御線ＤＳＬ２と称する。トランジスタ５６の制御端子には、制御線ＤＳＬ２からの制御信号ＤＳ２が供給される。

スイッチ回路８は、第２のスイッチ回路であり、制御線ＷＳＬと、トランジスタ５４の制御端子との間に接続される。スイッチ回路８は、トランジスタ８１と、トランジスタ８２とを含む。トランジスタ８１及びトランジスタ８２は、互いにカスケード接続される。この例では、トランジスタ８１がｐ型ＭＯＳＦＥＴであり、トランジスタ８２がｎ型ＭＯＳＦＥＴである。トランジスタ８１の一方の電流端子は制御線ＷＳＬに接続され、他方の電流端子はトランジスタ８２の一方の電流端子に接続される。トランジスタ８２の他方の電流端子は、ハイ電圧電源に接続される。

トランジスタ８１及びトランジスタ８２の制御端子は、スイッチ回路８の入力端子に相当し、制御線ＣＳＬに接続される。トランジスタ８１及びトランジスタ８２の接続点は、スイッチ回路８の出力端子に相当し、トランジスタ５４の制御端子に接続される。

スイッチ回路８の出力端子から出力される信号を、制御信号ＷＳ２と称する。また、スイッチ回路８の出力端子とトランジスタ５４の制御端子とを接続する回路線を、制御線ＷＳＬ２と称する。トランジスタ５４の制御端子には、制御線ＷＳＬ２からの制御信号ＷＳ２が供給される。スイッチ回路８の状態によっては、制御線ＷＳＬからの制御信号ＷＳが制御信号ＷＳ２になる。

スイッチ回路９は、第３のスイッチ回路であり、制御線ＡＺＬと、トランジスタ５２の制御端子との間に接続される。スイッチ回路９は、トランジスタ９１と、トランジスタ９２とを含む。トランジスタ９１及びトランジスタ９２は、互いにカスケード接続される。この例では、トランジスタ９１がｐ型ＭＯＳＦＥＴであり、トランジスタ９２がｎ型ＭＯＳＦＥＴである。トランジスタ９１の一方の電流端子は制御線ＡＺＬに接続され、他方の電流端子はトランジスタ９２の一方の電流端子に接続される。トランジスタ９２の他方の電流端子は、ハイ電圧電源に接続される。

トランジスタ９１及びトランジスタ９２の制御端子は、スイッチ回路９の入力端子に相当し、制御線ＣＳＬに接続される。トランジスタ９１及びトランジスタ９２の接続点は、スイッチ回路９の出力端子に相当し、トランジスタ５２の制御端子に接続される。

スイッチ回路９の出力端子から出力される信号を、制御信号ＡＺ２と称する。また、スイッチ回路９の出力端子とトランジスタ５２の制御端子とを接続する回路線を、制御線ＡＺＬ２と称する。トランジスタ５２の制御端子には、制御線ＡＺＬ２からの制御信号ＡＺ２が供給される。スイッチ回路９の状態によっては、制御線ＡＺＬからの制御信号ＡＺが、制御信号ＡＺ２になる。

各画素ブロック３に設けられた制御回路６に供給する制御信号ＣＳを調整することにより、各画素ブロック３を、画素ブロック３－１又は画素ブロック３－２のいずれかで動作させることができる。図１６を参照して説明する。

図１６は、制御回路による画素ブロックの制御の例を示す図である。画素ブロック３－１及び画素ブロック３－２が１つずつ例示される。詳細はこの後で説明するが、制御回路６が自回路を含む画素ブロック３を画素ブロック３－１として動作させるときには、スイッチ回路７がトランジスタ５６をＯＦＦにし、スイッチ回路７が制御部１０からの制御信号ＷＳをトランジスタ５４の制御端子に供給し、スイッチ回路９が制御部１０からの制御信号ＡＺをトランジスタ５２の制御端子に供給する。制御回路６が自回路を含む画素ブロック３を画素ブロック３－２として動作させるときには、スイッチ回路７がトランジスタ５６をＯＮにし、スイッチ回路８がトランジスタ５４をＯＦＦにし、スイッチ回路９がトランジスタ５２をＯＦＦにする。

画素ブロック３－１に接続される制御線ＣＳＬを、制御線ＣＳＬ－１と称する。制御線ＣＳＬ－１から画素ブロック３－１に供給される制御信号ＣＳを、制御信号ＣＳ－１と称する。画素ブロック３－２に接続される制御線ＣＳＬを、制御線ＣＳＬ－２と称する。制御線ＣＳＬ－２から画素ブロック３－２に供給される制御信号ＣＳを、制御信号ＣＳ－２と称する。

制御部１０は、制御信号ＣＳ－１を画素ブロック３に供給することにより、その画素ブロック３を画素ブロック３－１として動作させる。制御部１０は、制御信号ＣＳ－２を画素ブロック３に供給することにより、その画素ブロック３を画素ブロック３－２として動作させる。この例では、制御信号ＣＳ－１は、ロー電圧信号（Ｌｏｗ）である。制御信号ＣＳ－２は、ハイ電圧信号（Ｈｉｇｈ）である。

画素ブロック３－１では、制御回路６のスイッチ回路７のトランジスタ７１はＯＦＦであり、トランジスタ７２はＯＮである。制御信号ＤＳ２は、ハイ電圧信号である。スイッチ回路８のトランジスタ８１はＯＮであり、トランジスタ８２はＯＦＦである。制御信号ＷＳ２は、制御信号ＷＳである。制御回路６のスイッチ回路７のトランジスタ９１はＯＮであり、トランジスタ９２はＯＦＦである。制御信号ＡＺ２は、制御信号ＡＺである。

画素ブロック３－２では、スイッチ回路７のトランジスタ７１はＯＮであり、トランジスタ７２はＯＦＦである。制御信号ＤＳ２は、ロー電圧信号である。スイッチ回路８のトランジスタ８１はＯＦＦであり、トランジスタ８２はＯＮである。制御線ＷＳＬ２は、ハイ電圧信号である。スイッチ回路９のトランジスタ９１はＯＦＦであり、トランジスタ９２はＯＮである。制御線ＡＺＬ２は、ハイ電圧信号である。

図１７～図２１は、回路動作の例を示す図である。回路中の主に着目すべき動作箇所がハッチングで示される。

＜初期化＞
図１７及び図１８には、初期化に関する動作が示される。以下では、トランジスタ５３の電圧の初期化（初期化１）、及び、トランジスタ５３の閾値電圧の保持（初期化２）の順に説明する。

＜初期化１＞
図１７に示されるように、制御信号ＤＳ、制御信号ＷＳ及び制御信号ＡＺはロー電圧信号（Ｌｏｗ）である。制御信号ＳＧは初期化用の基準電圧信号である。画素ブロック３－１及び画素ブロック３－２のいずれにおいてもトランジスタ５５はＯＮである。

画素ブロック３－１では、制御信号ＤＳ２はハイ電圧信号である。トランジスタ５６はＯＦＦである。制御信号ＷＳ２は制御信号ＷＳすなわちロー電圧信号である。トランジスタ５４はＯＮである。制御信号ＡＺ２は制御信号ＡＺすなわちロー電圧信号である。トランジスタ５２はＯＮである。これにより、トランジスタ５３の制御端子の電圧が制御信号ＳＧの電圧（基準電圧）に初期化され、トランジスタ５３の電流端子（トランジスタ５５側の電流端子）の電圧が電源電圧ＶＤＤに初期化される。

画素ブロック３－２では、制御信号ＤＳ２はロー電圧信号である。トランジスタ５６はＯＮである。制御信号ＷＳ２はハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２はハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５５、トランジスタ５６及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は、発光する。

＜初期化２＞
図１８に示されるように、制御信号ＤＳ及び制御信号ＷＳはハイ電圧信号（Ｈｉｇｈ）であり、制御信号ＡＺはロー電圧信号である。画素ブロック３－１及び画素ブロック３－２のいずれにおいても、トランジスタ５５はＯＦＦである。制御信号ＳＧは画素信号である。

画素ブロック３－１では、制御信号ＤＳ２はハイ電圧信号である。トランジスタ５６はＯＦＦである。制御信号ＷＳ２は制御信号ＷＳすなわちハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２は制御信号ＡＺすなわちロー電圧信号である。トランジスタ５２はＯＮである。トランジスタ５３の制御端子及び電流端子（トランジスタ５５側の電流端子）の間の電圧が、トランジスタ５３の閾値電圧に収束し、この電圧がコンデンサ５７によって保持される。初期化が完了する。

画素ブロック３－２では、制御信号ＤＳ２はロー電圧信号である。トランジスタ５６はＯＮである。制御信号ＷＳ２はハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２はハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５６及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は依然として発光する。

＜書き込み＞
図１９には、画素ブロック３－１におけるデータ書き込みに関する動作が示される。制御信号ＤＳはハイ電圧信号であり、制御信号ＷＳ及び制御信号ＡＺはロー電圧信号である。画素ブロック３－１及び画素ブロック３－２のいずれにおいても、トランジスタ５５はＯＦＦである。

画素ブロック３－１では、制御信号ＤＳ２はハイ電圧信号である。トランジスタ５６はＯＦＦである。制御信号ＷＳ２は制御信号ＷＳすなわちロー電圧信号である。トランジスタ５４はＯＮである。制御信号ＡＺ２は制御信号ＡＺすなわちロー電圧信号である。トランジスタ５２はＯＮである。信号線ＳＧＬからの制御信号ＳＧすなわち画素信号が書き込まれる。

画素ブロック３－２では、制御信号ＤＳ２はロー電圧信号である。トランジスタ５６はＯＮである。制御信号ＷＳ２はハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２はハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５６及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は依然として発光する。

＜発光＞
図２０には、発光に関する動作が示される。制御信号ＤＳはロー電圧信号であり、制御信号ＷＳ及び制御信号ＡＺはハイ電圧信号である。画素ブロック３－１及び画素ブロック３－２のいずれにおいても、トランジスタ５５はＯＮである。

画素ブロック３－１では、制御信号ＤＳ２はハイ電圧信号である。トランジスタ５６はＯＦＦである。制御信号ＷＳ２は制御信号ＷＳすなわちハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２は制御信号ＡＺすなわちハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５５及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は発光する。

画素ブロック３－２では、制御信号ＤＳ２はロー電圧信号である。トランジスタ５６はＯＮである。制御信号ＷＳ２はハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２はハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５５、トランジスタ５６及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は依然として発光する。

＜消光＞
図２１には、画素ブロック３－１における消光に関する動作が示される。制御信号ＤＳ及び制御信号ＷＳはハイ電圧信号であり、制御信号ＡＺはロー電圧信号である。画素ブロック３－１及び画素ブロック３－２のいずれにおいても、トランジスタ５５はＯＦＦである。

画素ブロック３－１では、制御信号ＤＳ２はハイ電圧信号である。トランジスタ５６はＯＦＦである。制御信号ＷＳ２は制御信号ＷＳすなわちハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２は制御信号ＡＺすなわちロー電圧信号である。トランジスタ５２はＯＮである。発光素子５１には電流は流れず、発光素子５１は消光する。

画素ブロック３－２では、制御信号ＤＳ２はロー電圧信号である。トランジスタ５６はＯＮである。制御信号ＷＳ２はハイ電圧信号である。トランジスタ５４はＯＦＦである。制御信号ＡＺ２はハイ電圧信号である。トランジスタ５２はＯＦＦである。電源線ＶＤＤＬからの電流が、トランジスタ５６及びトランジスタ５３を介して発光素子５１に供給される。発光素子５１は依然として発光する。

例えば以上のようにして、画素ブロック３－１がリフレッシュされる一方で、画素ブロック３－２がリフレッシュされないで発光し続けるように、各画素ブロック３を制御することができる。すなわち、表示パネル２を構成する各画素ブロック３を、画素ブロック３－１又は画素ブロック３－２として動作させることができる。

２．適用例
これまで説明した表示装置１は、さまざまな電子機器に搭載されて用いられてよい。電子機器の一例は、ＨＭＤである。図２２及び図２３を参照して説明する。

図２２及び図２３は、電子機器の例を示す図である。電子機器として、ＨＭＤが例示される。図２２に示されるＨＭＤ６００は、眼鏡形の表示部６１１と、表示部６１１の両側に位置し、ユーザの頭部に装着するための耳掛け部６１２とを含む。例えばこのようなＨＭＤ６００の表示部６１１に、これまで説明した表示装置１を用いることができる。図２３に示されるＨＭＤ６３４は、シースルー型のＨＭＤであり、本体部６３２、アーム６３３及び鏡筒６３１を含む。本体部６３２は、アーム６３３及び眼鏡６３０と接続される。具体的には、本体部６３２の長辺方向の端部はアーム６３３と結合され、本体部６３２の側面の一側は接続部材を介して眼鏡６３０と連結される。なお、本体部６３２は、直接的にユーザの頭部に装着されてもよい。本体部６３２は、ＨＭＤ６３４の動作を制御するための制御基板や、表示部を内蔵する。アーム６３３は、本体部６３２と鏡筒６３１とを接続させ、鏡筒６３１を支える。具体的には、アーム６３３は、本体部６３２の端部及び鏡筒６３１の端部とそれぞれ結合され、鏡筒６３１を固定する。また、アーム６３３は、本体部６３２から鏡筒６３１に提供される画像に係るデータを通信するための信号線を内蔵する。鏡筒６３１は、本体部６３２からアーム６３３を経由して提供される画像光を、接眼レンズを通じて、ＨＭＤ６３４を装着するユーザの目に向かって投射する。例えばこのようなＨＭＤ６３４の表示部に、これまで説明した表示装置１を用いることもできる。

３．効果の例
以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、表示装置１である。図１～図７等を参照して説明したように、表示装置１は、複数の画素４を含む表示パネル２と、表示パネル２を制御する制御部１０と、を備える。表示パネル２は、各々が１つ以上の画素４を含む複数の画素ブロック３を含む。複数の画素ブロック３は、画素ブロック３－１（第１の画素ブロック）及び画素ブロック３－２（第２の画素ブロック）を含む。制御部１０は、画素ブロック３－２（第２の画素ブロック）内の画素４のリフレッシュレートが画素ブロック３－１（第１の画素ブロック）内の画素４のリフレッシュレートよりも低くなるように表示パネル３２を制御する。

上記の表示装置１によれば、画素ブロック３－２のリフレッシュレートが低くなる分、消費電力及び発熱を抑制することができる。

図２～図７等を参照して説明したように、制御部１０は、画素ブロック３－１内の画素４のリフレッシュが２回以上繰り返される間、画素ブロック３－２内の画素４がリフレッシュされることなく発光し続けるように、表示パネル２を制御してよい。例えばこのようにして、画素ブロック３－２内の画素４のリフレッシュレートを画素ブロック３－１内の画素４のリフレッシュレートよりも低くすることができる。

図１～図６等を参照して説明したように、画素ブロック３－１は、画素ブロック３－２よりも、表示パネル２の中央の近くに位置していてよい。表示装置１は、ユーザの視線を検出する検出部１１を備え、制御部１０は、検出部１１の検出結果に基づいて、複数の画素ブロック３から画素ブロック３－１及び画素ブロック３－２を選択してよい。これにより、例えばユーザの視野中心に対応する表示パネル２の領域（領域Ｒに相当）において、高リフレッシュレートで表示を行うことができる。

図１～図６及び図１５～図２１等を参照して説明したように、複数の画素ブロック３の各々は、当該画素ブロック３内の画素４に接続された制御回路６を含み、制御回路６は、制御部１０からの制御信号ＣＳに基づいて、自回路を含む画素ブロック３を、画素ブロック３－１又は画素ブロック３－２として動作させてよい。例えばこのような制御回路６を備えることにより、各画素ブロック３を、画素ブロック３－１又は画素ブロック３－２として動作させることができる。

図１５～図２１等を参照して説明したように、画素４は、発光素子５１及び当該発光素子５１の駆動回路を構成するトランジスタを含み、制御回路６は、トランジスタを制御してよい。トランジスタは、発光素子５１に対して並列に接続されたトランジスタ５２（初期化トランジスタ）と、画素信号（制御信号ＳＧの一例）をサンプリングするためのトランジスタ５４（サンプリングトランジスタ）と、画素信号に応じた電流を発光素子５１に供給するためのトランジスタ５３（駆動トランジスタ）と電源線ＶＤＤＬとの間に接続されたトランジスタ５５（発光制御トランジスタ）に対して並列に接続されたトランジスタ５６（第２の発光制御トランジスタ）と、を含み、制御回路６は、トランジスタ５６をＯＮにし、トランジスタ５４及びトランジスタ５２をＯＦＦにすることによって、自回路を含む画素ブロック３を画素ブロック３－２として動作させてよい。制御回路６は、トランジスタ５６に接続されたスイッチ回路７（第１のスイッチ回路）と、制御部１０からトランジスタ５４の制御端子に制御信号ＷＳを供給するための制御線ＷＳＬと、トランジスタ５４の制御端子との間に接続されたスイッチ回路８（第２のスイッチ回路）と、制御部１０からトランジスタ５２の制御端子に制御信号ＡＺを供給するための制御線ＡＺＬと、トランジスタ５２の制御端子との間に接続されたスイッチ回路９（第３のスイッチ回路）と、を含み、制御回路６が自回路を含む画素ブロック３を画素ブロック３－１として動作させるときには、スイッチ回路７がトランジスタ５６をＯＦＦにし、スイッチ回路８が制御部１０からの制御信号ＷＳをトランジスタ５４の制御端子に供給し、スイッチ回路９が制御部１０からの制御信号ＡＺをトランジスタ５２の制御端子に供給し、制御回路６が自回路を含む画素ブロック３を画素ブロック３－２として動作させるときには、スイッチ回路７がトランジスタ５６をＯＮにし、スイッチ回路８がトランジスタ５４をＯＦＦにし、スイッチ回路９がトランジスタ５２をＯＦＦにしてよい。例えばこのような回路構成において、各画素ブロック３を、画素ブロック３－１又は画素ブロック３－２として動作させることができる。

図７等を参照して説明したように、制御部１０は、画素ブロック３－１内の画素４の発光輝度Ｂ１が画素ブロック３－２内の画素４の発光輝度Ｂ２よりも大きくなるように表示パネル２を制御してよい。制御部１０は、画素ブロック３－１内の画素４の発光期間Ｔ１と画素ブロック３－２内の画素４の発光期間Ｔ２との比率に基づいて、画素ブロック３－１の画素４の発光輝度Ｂ１及び画素ブロック３－２内の画素４の発光輝度Ｂ２を制御してよい。これにより、複数フレーム全体にわたってみたときの画素ブロック３－１及び画素ブロック３－２の輝度をバランスさせる（例えば一致させる）ことができる。

図８等を参照して説明した表示パネル２の制御方法も、開示される技術の１つである。制御方法は、複数の画素４を含む表示パネル２の制御方法であって、画素ブロック３－２（第２の画素ブロック）内の画素４のリフレッシュレートが画素ブロック３－１（第１の画素ブロック）内の画素４のリフレッシュレートよりも低くなるように表示パネル２を制御すること（ステップＳ３）、を含んでよい。このような制御方法によっても、これまで説明したように、消費電力及び発熱を抑制することができる。

表示装置１を備える電子機器、例えば図２２及び図２３等を参照して説明したようなＨＭＤ６００やＨＭＤ６３４も、開示される技術の１つである。これまで説明したように、消費電力及び発熱を抑制することができる。

なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。

以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素を含む表示パネルと、
前記表示パネルを制御する制御部と、
を備え、
前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
前記制御部は、前記第２の画素ブロック内の画素のリフレッシュレートが前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように前記表示パネルを制御する、
表示装置。
（２）
前記制御部は、前記第１の画素ブロック内の画素のリフレッシュが２回以上繰り返される間、前記第２の画素ブロック内の画素がリフレッシュされることなく発光し続けるように、前記表示パネルを制御する、
（１）に記載の表示装置。
（３）
前記第１の画素ブロックは、前記第２の画素ブロックよりも、前記表示パネルの中央の近くに位置している、
（１）又は（２）に記載の表示装置。
（４）
ユーザの視線を検出する検出部を備え、
前記制御部は、前記検出部の検出結果に基づいて、前記複数の画素ブロックから前記第１の画素ブロック及び前記第２の画素ブロックを選択する、
（１）～（３）のいずれかに記載の表示装置。
（５）
前記複数の画素ブロックの各々は、当該画素ブロック内の画素に接続された制御回路を含み、
前記制御回路は、前記制御部からの制御信号に基づいて、自回路を含む画素ブロックを、前記第１の画素ブロック又は前記第２の画素ブロックとして動作させる、
（１）～（４）のいずれかに記載の表示装置。
（６）
前記画素は、発光素子及び当該発光素子の駆動回路を構成するトランジスタを含み、
前記制御回路は、前記トランジスタを制御する、
（５）に記載の表示装置。
（７）
前記トランジスタは、
前記発光素子に対して並列に接続された初期化トランジスタと、
画素信号をサンプリングするためのサンプリングトランジスタと、
前記画素信号に応じた電流を前記発光素子に供給するための駆動トランジスタと電源線との間に接続された発光制御トランジスタに対して並列に接続された第２の発光制御トランジスタと、
を含み、
前記制御回路は、前記第２の発光制御トランジスタをＯＮにし、前記サンプリングトランジスタ及び前記初期化トランジスタをＯＦＦにすることによって、自回路を含む画素ブロックを前記第２の画素ブロックとして動作させる、
（６）に記載の表示装置。
（８）
前記制御回路は、
前記第２の発光制御トランジスタに接続された第１のスイッチ回路と、
前記制御部から前記サンプリングトランジスタの制御端子に制御信号を供給するための制御線と、前記サンプリングトランジスタの制御端子との間に接続された第２のスイッチ回路と、
前記制御部から前記初期化トランジスタの制御端子に制御信号を供給するための制御線と、前記初期化トランジスタの制御端子との間に接続された第３のスイッチ回路と、
を含み、
前記制御回路が自回路を含む画素ブロックを前記第１の画素ブロックとして動作させるときには、前記第１のスイッチ回路が前記第２の発光制御トランジスタをＯＦＦにし、前記第２のスイッチ回路が前記制御部からの制御信号を前記サンプリングトランジスタの制御端子に供給し、前記第３のスイッチ回路が前記制御部からの制御信号を前記初期化トランジスタの制御端子に供給し、
前記制御回路が自回路を含む画素ブロックを前記第２の画素ブロックとして動作させるときには、前記第１のスイッチ回路が前記第２の発光制御トランジスタをＯＮにし、前記第２のスイッチ回路が前記サンプリングトランジスタをＯＦＦにし、前記第３のスイッチ回路が前記初期化トランジスタをＯＦＦにする、
（７）に記載の表示装置。
（９）
前記制御部は、前記第１の画素ブロック内の画素の発光輝度が前記第２の画素ブロック内の画素の発光輝度よりも大きくなるように前記表示パネルを制御する、
（１）～（８）のいずれかに記載の表示装置。
（１０）
前記制御部は、前記第１の画素ブロック内の画素の発光期間と前記第２の画素ブロック内の画素の発光期間との比率に基づいて、前記第１の画素ブロック内の画素の発光輝度及び前記第２の画素ブロック内の画素の発光輝度を制御する、
（９）に記載の表示装置。
（１１）
複数の画素を含む表示パネルの制御方法であって、
前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
前記制御方法は、
前記第２の画素ブロック内の画素のリフレッシュレートが前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように前記表示パネルを制御すること、
を含む、
表示パネルの制御方法。
（１２）
表示装置を備え、
前記表示装置は、
複数の画素を含む表示パネルと、
前記表示パネルを制御する制御部と、
を含み、
前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
前記制御部は、前記第２の画素ブロック内の画素のリフレッシュレートが、前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように、前記表示パネルを制御する、
電子機器。

１ 表示装置
２ 表示パネル
３ 画素ブロック
３－１ 画素ブロック（第１の画素ブロック）
３－２ 画素ブロック（第２の画素ブロック）
４ 画素
５ サブ画素
５１ 発光素子
５２ トランジスタ（初期化トランジスタ）
５３ トランジスタ（駆動トランジスタ）
５４ トランジスタ（サンプリングトランジスタ）
５５ トランジスタ（発光制御トランジスタ）
５６ トランジスタ（第２の発光制御トランジスタ）
５７ コンデンサ
５８ コンデンサ
６ 制御回路
７ スイッチ回路（第１のスイッチ回路）
７１ トランジスタ
７２ トランジスタ
８ スイッチ回路（第２のスイッチ回路）
８１ トランジスタ
８２ トランジスタ
９ スイッチ回路（第３のスイッチ回路）
９１ トランジスタ
９２ トランジスタ
１０ 制御部
１０１ 制御部
１０２ 制御部
１１ 検出部
ＡＺ 制御信号
ＡＺＬ 制御線
ＡＺ２ 制御信号
ＡＺＬ２ 制御線
ＤＳ 制御信号
ＤＳＬ 制御線
ＤＳ２ 制御信号
ＤＳＬ２ 制御線
ＷＳ 制御信号
ＷＳＬ 制御線
ＷＳ２ 制御信号
ＷＳＬ２ 制御線
ＶＤＤ 電源電圧
ＶＤＤＬ 電源線
ＶＳＳ 基準電圧
ＶＳＳＬ 電源線
Ｂ１ 発光輝度
Ｔ１ 発光期間
Ｂ２ 発光輝度
Ｔ２ 発光期間
Ｒ 領域

Claims (12)

1. 複数の画素を含む表示パネルと、
   前記表示パネルを制御する制御部と、
   を備え、
   前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
   前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
   前記制御部は、前記第２の画素ブロック内の画素のリフレッシュレートが前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように前記表示パネルを制御する、
   表示装置。
2. 前記制御部は、前記第１の画素ブロック内の画素のリフレッシュが２回以上繰り返される間、前記第２の画素ブロック内の画素がリフレッシュされることなく発光し続けるように、前記表示パネルを制御する、
   請求項１に記載の表示装置。
3. 前記第１の画素ブロックは、前記第２の画素ブロックよりも、前記表示パネルの中央の近くに位置している、
   請求項１に記載の表示装置。
4. ユーザの視線を検出する検出部を備え、
   前記制御部は、前記検出部の検出結果に基づいて、前記複数の画素ブロックから前記第１の画素ブロック及び前記第２の画素ブロックを選択する、
   請求項１に記載の表示装置。
5. 前記複数の画素ブロックの各々は、当該画素ブロック内の画素に接続された制御回路を含み、
   前記制御回路は、前記制御部からの制御信号に基づいて、自回路を含む画素ブロックを、前記第１の画素ブロック又は前記第２の画素ブロックとして動作させる、
   請求項１に記載の表示装置。
6. 前記画素は、発光素子及び当該発光素子の駆動回路を構成するトランジスタを含み、
   前記制御回路は、前記トランジスタを制御する、
   請求項５に記載の表示装置。
7. 前記トランジスタは、
   前記発光素子に対して並列に接続された初期化トランジスタと、
   画素信号をサンプリングするためのサンプリングトランジスタと、
   前記画素信号に応じた電流を前記発光素子に供給するための駆動トランジスタと電源線との間に接続された発光制御トランジスタに対して並列に接続された第２の発光制御トランジスタと、
   を含み、
   前記制御回路は、前記第２の発光制御トランジスタをＯＮにし、前記サンプリングトランジスタ及び前記初期化トランジスタをＯＦＦにすることによって、自回路を含む画素ブロックを前記第２の画素ブロックとして動作させる、
   請求項６に記載の表示装置。
8. 前記制御回路は、
   前記第２の発光制御トランジスタに接続された第１のスイッチ回路と、
   前記制御部から前記サンプリングトランジスタの制御端子に制御信号を供給するための制御線と、前記サンプリングトランジスタの制御端子との間に接続された第２のスイッチ回路と、
   前記制御部から前記初期化トランジスタの制御端子に制御信号を供給するための制御線と、前記初期化トランジスタの制御端子との間に接続された第３のスイッチ回路と、
   を含み、
   前記制御回路が自回路を含む画素ブロックを前記第１の画素ブロックとして動作させるときには、前記第１のスイッチ回路が前記第２の発光制御トランジスタをＯＦＦにし、前記第２のスイッチ回路が前記制御部からの制御信号を前記サンプリングトランジスタの制御端子に供給し、前記第３のスイッチ回路が前記制御部からの制御信号を前記初期化トランジスタの制御端子に供給し、
   前記制御回路が自回路を含む画素ブロックを前記第２の画素ブロックとして動作させるときには、前記第１のスイッチ回路が前記第２の発光制御トランジスタをＯＮにし、前記第２のスイッチ回路が前記サンプリングトランジスタをＯＦＦにし、前記第３のスイッチ回路が前記初期化トランジスタをＯＦＦにする、
   請求項７に記載の表示装置。
9. 前記制御部は、前記第１の画素ブロック内の画素の発光輝度が前記第２の画素ブロック内の画素の発光輝度よりも大きくなるように前記表示パネルを制御する、
   請求項１に記載の表示装置。
10. 前記制御部は、前記第１の画素ブロック内の画素の発光期間と前記第２の画素ブロック内の画素の発光期間との比率に基づいて、前記第１の画素ブロック内の画素の発光輝度及び前記第２の画素ブロック内の画素の発光輝度を制御する、
    請求項９に記載の表示装置。
11. 複数の画素を含む表示パネルの制御方法であって、
    前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
    前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
    前記制御方法は、
    前記第２の画素ブロック内の画素のリフレッシュレートが前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように前記表示パネルを制御すること、
    を含む、
    表示パネルの制御方法。
12. 表示装置を備え、
    前記表示装置は、
    複数の画素を含む表示パネルと、
    前記表示パネルを制御する制御部と、
    を含み、
    前記表示パネルは、各々が１つ以上の前記画素を含む複数の画素ブロックを含み、
    前記複数の画素ブロックは、第１の画素ブロック及び第２の画素ブロックを含み、
    前記制御部は、前記第２の画素ブロック内の画素のリフレッシュレートが前記第１の画素ブロック内の画素のリフレッシュレートよりも低くなるように前記表示パネルを制御する、
    電子機器。

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