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JP2024025470A - 半導体メモリ - Google Patents

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JP2024025470A
JP2024025470A JP2022128943A JP2022128943A JP2024025470A JP 2024025470 A JP2024025470 A JP 2024025470A JP 2022128943 A JP2022128943 A JP 2022128943A JP 2022128943 A JP2022128943 A JP 2022128943A JP 2024025470 A JP2024025470 A JP 2024025470A
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transistor
region
sense amplifier
bus
area
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哲平 東辻
Teppei Higashitsuji
稔史 渡邉
Toshifumi Watanabe
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】動作を高速化できる半導体メモリを提供する。
【解決手段】一実施形態の半導体メモリは、メモリセルＭＣと、メモリセルに電気的に接続されたビット線ＢＬと、第１領域ＳＳＡＤＬに配置され、ビット線に接続し、第１ラッチ回路を有するセンスアンプＳＡＵと、第１ラッチ回路に第１配線ＤＢＵＳを介して接続する第２ラッチ回路ＸＤＬと、第１領域と第１方向Ｙに並ぶ第２領域ＳＢＬＨＵに配置され、ビット線とセンスアンプとの接続を制御する第１フックアップ回路ＢＨＣと、第１方向において第１領域と第２領域との間の第３領域ＳＰＣＡに配置され、一端が第３領域内の第１位置ＰＯ１／ＰＥ１で第１配線と接続され、他端に第１電圧が印加される第１トランジスタＴｎとを備える。
【選択図】図１５

Description

本発明の実施形態は、半導体メモリに関する。
半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。
特開２０２０－１４５３７２号公報
動作を高速化できる半導体メモリを提供する。
実施形態に係る半導体メモリは、メモリセルと、メモリセルに電気的に接続されたビット線と、第１領域に配置され、ビット線に接続し、第１ラッチ回路を有するセンスアンプと、第１ラッチ回路に第１配線を介して接続する第２ラッチ回路と、第１領域と第１方向に並ぶ第２領域に配置され、ビット線とセンスアンプとの接続を制御する第１フックアップ回路と、第１方向において第１領域と第２領域との間の第３領域に配置され、一端が第３領域内の第１位置で第１配線と接続され、他端に第１電圧が印加される第１トランジスタとを備える。
図１は、第１実施形態に係る半導体メモリを含むメモリシステムを有する情報処理システムの一例を示すブロック図である。 図２は、第１実施形態に係る半導体メモリの構成の一例を示すブロック図である。 図３は、第１実施形態に係る半導体メモリ内のメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体メモリ内のセンスアンプモジュールの構成の一例を示すブロック図である。 図５は、第１実施形態に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図６は、第１実施形態に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図７は、第１実施形態に係る半導体メモリ内のカラムドライバ及びセンスアンプモジュールのレイアウトの一例を示す平面図である。 図８は、第１実施形態に係る半導体メモリ内のメモリセルアレイのレイアウトの一例を示す平面図である。 図９は、第１実施形態に係る半導体メモリの断面構造の一例を示す断面図である。 図１０は、第１実施形態に係る半導体メモリの断面構造の一例を示す断面図である。 図１１は、第１実施形態に係る半導体メモリ内のメモリピラーの断面構造の一例を示す断面図である。 図１２は、第１実施形態に係る半導体メモリの断面構造の一例を示す断面図である。 図１３は、第１実施形態に係る半導体メモリ内のカラムドライバ及びセンスアンプモジュールの詳細なレイアウトの一例を示す図である。 図１４は、第１実施形態に係る半導体メモリに含まれるセンスアンプモジュール内の素子のレイアウトの一例を示す図である。 図１５は、第１実施形態に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図１６は、第１実施形態に係る半導体メモリのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。 図１７は、第１実施形態に係る半導体メモリのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。 図１８は、比較例に係る半導体メモリ内のカラムドライバ及びセンスアンプモジュールのレイアウトの一例を示す平面図である。 図１９は、比較例に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図２０は、第２実施形態に係る半導体メモリ内のカラムドライバ及びセンスアンプモジュールのレイアウトの一例を示す平面図である。 図２１は、第２実施形態に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図２２は、第３実施形態に係る半導体メモリ内のカラムドライバ及びセンスアンプモジュールのレイアウトの一例を示す平面図である。 図２３は、第３実施形態に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図２４は、第４実施形態に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図２５は、第４実施形態に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図２６は、第４実施形態に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図２７は、第４実施形態に係る半導体メモリのデータ転送動作及び放電動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。 図２８は、第４実施形態に係る半導体メモリのデータ転送動作及び放電動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。 図２９は、第５実施形態に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図３０は、第１実施形態の第１変形例に係る半導体メモリ内のセンスアンプモジュールの構成の一例を示すブロック図である。 図３１は、第１実施形態の第１変形例に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図３２は、第１実施形態の第１変形例に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図３３は、第１実施形態の第２変形例に係る半導体メモリ内のセンスアンプモジュールの構成の一例を示すブロック図である。 図３４は、第１実施形態の第２変形例に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図３５は、第１実施形態の第２変形例に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図３６は、第１実施形態の第２変形例に係る半導体メモリ内のセンスアンプモジュールの回路構成の一例を示す回路図である。 図３７は、第１実施形態の第２変形例に係る半導体メモリに含まれるセンスアンプモジュール内のバス及び回路のレイアウトの一例を示す図である。 図３８は、第１実施形態の第３変形例に係る半導体メモリの断面構造の一例を示す断面図である。 図３９は、第１実施形態の第３変形例に係る半導体メモリの断面構造の一例を示す断面図である。 図４０は、第１実施形態の第３変形例に係る半導体メモリの断面構造の一例を示す断面図である。
以下、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
１． 第１実施形態
第１実施形態に係る半導体メモリについて説明する。以下では、半導体メモリとしてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ メモリシステムの構成
本実施形態に係る半導体メモリを含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る半導体メモリを含むメモリシステムを有する情報処理システムの一例を示すブロック図である。
情報処理システムは、メモリシステム１及びホストデバイス２を含む。
メモリシステム１は、データを記憶するデバイスである。メモリシステム１は、例えば、ＳＳＤ（solid state drive）、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（Universal Serial Bus）メモリ、ＭＭＣ（Multi-Media Card）、またはＳＤＴＭカードである。メモリシステム１は、ホストバスを介してホストデバイス２に接続可能である。メモリシステム１は、ホストデバイス２から受信した要求信号または自発的な処理要求に基づく処理を行う。
ホストデバイス２は、メモリシステム１を制御するデバイスである。ホストデバイス２は、例えば、パーソナルコンピュータ、サーバシステム、モバイルデバイス、車載デバイス、またはデジタルカメラである。
次に、メモリシステム１の内部構成について説明する。
メモリシステム１は、メモリコントローラ１０及び半導体メモリ３０を含む。半導体メモリ３０は、例えば、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリである。以下では、半導体メモリ３０をＮＡＮＤ型フラッシュメモリ３０と称する。
メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０を制御するデバイスである。メモリコントローラ１０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ１０は、ホストバスを介してホストデバイス２と接続される。メモリコントローラ１０は、ホストデバイス２からホストバスを介して要求信号を受信する。ホストバスのタイプは、メモリシステム１に適用されるアプリケーションに依存する。メモリシステム１がＳＳＤである場合、ホストバスとして、例えば、ＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、またはＰＣＩｅＴＭ（Peripheral Component Interconnect Express）規格のインターフェースが用いられる。メモリシステム１がＵＦＳデバイスである場合、ホストバスとしてＭ－ＰＨＹ規格のインターフェースが用いられる。メモリシステム１がＵＳＢメモリである場合、ホストバスとしてＵＳＢ規格のインターフェースが用いられる。メモリシステム１がＭＭＣである場合、ホストバスとしてｅＭＭＣ（Embedded Multi Media Card）規格のインターフェースが用いられる。メモリシステム１がＳＤＴＭカードである場合、ホストバスとしてＳＤＴＭ規格のインターフェースが用いられる。
メモリコントローラ１０は、ホストデバイス２から受信した要求信号または自発的な処理要求に基づいて、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０を制御する。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
ＮＡＮＤ型フラッシュメモリ３０は、データを記憶するデバイスである。ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタを含む。複数のメモリセルトランジスタのそれぞれは、閾値電圧に応じてデータを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ３０は、メモリコントローラ１０から受信したデータを複数のメモリセルトランジスタに不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタから読み出したデータを、メモリコントローラ１０に出力する。
次に、メモリコントローラ１０の内部構成について説明する。
メモリコントローラ１０は、ホストインターフェース（Ｉ／Ｆ）回路１１、プロセッサ（ＣＰＵ：Central Processing Unit）１２、バッファメモリ１３、ＥＣＣ（Error Checking and Correcting）回路１４、ＲＯＭ（Read only memory）１５、ＲＡＭ（Random access memory）１６、及びＮＡＮＤインターフェース（Ｉ／Ｆ）回路１７を含む。
ホストインターフェース回路１１は、メモリコントローラ１０とホストデバイス２との間の通信を司る回路である。ホストインターフェース回路１１は、ホストバスを介してホストデバイス２と接続される。
プロセッサ１２は、メモリコントローラ１０の制御回路である。プロセッサ１２は、ＲＯＭ１５に記憶されたプログラムを実行することによってメモリコントローラ１０全体の動作を制御する。例えば、プロセッサ１２は、ホストデバイス２から書き込み要求を受信した際には、それに基づいて、書き込み動作を制御する。読み出し動作及び消去動作の際も同様である。
バッファメモリ１３は、データを一時的に記憶するメモリである。バッファメモリ１３は、例えば、ＳＲＡＭ（Static random access memory）である。バッファメモリ１３は、書き込みデータ及び読み出しデータ等を一時的に記憶する。書き込みデータは、ＮＡＮＤ型フラッシュメモリ３０に書き込むデータである。読み出しデータは、ＮＡＮＤ型フラッシュメモリ３０から読み出したデータである。
ＥＣＣ回路１４は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う回路である。具体的には、ＥＣＣ回路１４は、データの書き込み動作時に書き込みデータに基づいて誤り訂正符号を生成する。そして、ＥＣＣ回路１４は、データの読み出し動作時に、予め決められた単位で、誤り訂正符号に基づいてシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
ＲＯＭ１５は、不揮発性のメモリである。ＲＯＭ１５は、例えば、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ１５は、ファームウェア等のプログラムを記憶する。
ＲＡＭ１６は、揮発性のメモリである。ＲＡＭ１６は、例えば、ＳＲＡＭである。ＲＡＭ１６は、プロセッサ１２の作業領域として使用される。ＲＡＭ１６は、ＮＡＮＤ型フラッシュメモリ３０を管理するためのファームウェア、及び各種の管理情報を記憶する。
ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間の通信を司る回路である。ＮＡＮＤインターフェース回路１７は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０と接続される。例えば、ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間におけるデータ、コマンド、及びアドレス等の転送を制御する。
１．１．２ ＮＡＮＤ型フラッシュメモリの構成
ＮＡＮＤ型フラッシュメモリ３０の構成について、図２を用いて説明する。図２は、ＮＡＮＤ型フラッシュメモリ３０の構成の一例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ３０は、入出力回路３１、ロジック制御回路３２、レディ／ビジー制御回路３３、レジスタ３４、シーケンサ３５、電圧生成回路３６、及び複数のプレーンＰＬＮを含む。
入出力回路３１は、メモリコントローラ１０との間で、信号及び情報を送受信する回路である。入出力回路３１は、メモリコントローラ１０との間で、入出力信号ＤＱ（例えば、８ビットの信号ＤＱ０～ＤＱ７）、並びにデータストローブ信号ＤＱＳ及びＤＱＳｎ（信号ＤＱＳの反転信号）を送受信する。信号ＤＱは、ＮＡＮＤ型フラッシュメモリ３０とメモリコントローラ１０との間で送受信されるデータの実体である。信号ＤＱは、例えば、コマンドＣＭＤ、アドレスＡＤＤ、ステータス情報ＳＴＳ、及びデータＤＡＴである。信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの送受信のタイミングを制御するための信号である。例えば、データの書き込み時には、書き込みデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、メモリコントローラ１０からＮＡＮＤ型フラッシュメモリ３０に送信される。ＮＡＮＤ型フラッシュメモリ３０は、信号ＤＱＳ及びＤＱＳｎに同期して書き込みデータを含む信号ＤＱを受信する。また、データの読み出し時には、読み出しデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、ＮＡＮＤ型フラッシュメモリ３０からメモリコントローラ１０に送信される。メモリコントローラ１０は、信号ＤＱＳ及びＤＱＳｎに同期して読み出しデータを含む信号ＤＱを受信する。なお、入出力回路３１は、ロジック制御回路３２を介して、メモリコントローラ１０から信号ＤＱＳ及びＤＱＳｎを受信してもよい。
また、入出力回路３１は、信号ＤＱ内のコマンドＣＭＤをコマンドレジスタ３４Ａに送信する。入出力回路３１は、信号ＤＱ内のアドレスＡＤＤをアドレスレジスタ３４Ｂに送信する。入出力回路３１は、ステータス情報ＳＴＳをステータスレジスタ３４Ｃから受信する。入出力回路３１は、各プレーンＰＬＮのセンスアンプモジュール４１との間で、信号ＤＱ内のデータＤＡＴを送受信する。
ロジック制御回路３２は、制御信号に基づいて入出力回路３１及びシーケンサ３５を制御する回路である。ロジック制御回路３２は、メモリコントローラ１０から、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ３０をイネーブルにするための信号である。信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがコマンドＣＭＤであることを示す信号である。信号ＡＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがアドレスＡＤＤであることを示す信号である。信号ＷＥｎは、信号ＤＱの入力をＮＡＮＤ型フラッシュメモリ３０に命令する信号である。信号ＲＥｎは、信号ＤＱの出力をＮＡＮＤ型フラッシュメモリ３０に命令する信号である。ＮＡＮＤ型フラッシュメモリ３０は、信号ＲＥｎに基づいて信号ＤＱＳ及びＤＱＳｎを生成する。ＮＡＮＤ型フラッシュメモリ３０は、生成した信号ＤＱＳ及びＤＱＳｎに基づいてメモリコントローラ１０に信号ＤＱを出力する。ロジック制御回路３２は、受信した信号に基づいて、入出力回路３１及びシーケンサ３５を制御する。
レディ／ビジー制御回路３３は、シーケンサ３５の動作状況をメモリコントローラ１０に知らせる回路である。レディ／ビジー制御回路３３は、シーケンサ３５の動作状況に基づいて、レディ／ビジー信号ＲＢｎをメモリコントローラ１０に送信する。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ３０がレディ状態、ビジー状態のいずれであるかを示す信号である。信号ＲＢｎは、例えば、ＮＡＮＤ型フラッシュメモリ３０がビジー状態のときに“Ｌｏｗ”レベルとされる。レディ状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け可能な状態である。ビジー状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け不可能な状態である。
レジスタ３４は、情報を一時的に記憶する回路である。レジスタ３４は、コマンドレジスタ３４Ａ、アドレスレジスタ３４Ｂ、及びステータスレジスタ３４Ｃを含む。
コマンドレジスタ３４Ａは、コマンドＣＭＤを記憶する回路である。コマンドＣＭＤは、例えば、シーケンサ３５に読み出し動作、書き込み動作、及び消去動作を実行させる命令を含む。
アドレスレジスタ３４Ｂは、アドレスＡＤＤを記憶する回路である。アドレスＡＤＤは、例えば、ロウアドレスＲＡ（ブロックアドレス及びページアドレスを含む）、及びカラムアドレスＣＡを含む。ブロックアドレス、ページアドレス、及びカラムアドレスＣＡは、例えば、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。例えば、アドレスレジスタ３４Ｂは、ロウアドレスＲＡをロウドライバ３８及びロウデコーダ３９に転送する。アドレスレジスタ３４Ｂは、カラムアドレスＣＡをカラムドライバ４０及びセンスアンプモジュール４１に転送する。
ステータスレジスタ３４Ｃは、例えば、読み出し動作、書き込み動作、及び消去動作におけるステータス情報ＳＴＳを一時的に記憶する回路である。ステータス情報ＳＴＳは、動作が正常に終了したか否かをメモリコントローラ１０に通知するために使用される。
シーケンサ３５は、予め定められたプログラムに従って、他の回路の動作を制御する回路である。シーケンサ３５は、ＮＡＮＤ型フラッシュメモリ３０全体の動作を制御する。例えば、シーケンサ３５は、コマンドレジスタ３４Ａに記憶されたコマンドＣＭＤに基づいて、レディ／ビジー制御回路３３、及び電圧生成回路３６、並びに各プレーンＰＬＮのロウドライバ３８、ロウデコーダ３９、カラムドライバ４０、及びセンスアンプモジュール４１を制御する。例えば、シーケンサ３５は、読み出し動作、書き込み動作、及び消去動作を実行する。
電圧生成回路３６は、読み出し動作、書き込み動作、及び消去動作で使用される電圧を生成する回路である。電圧生成回路３６は、生成した電圧を、例えば、ロウドライバ３８、及びカラムドライバ４０等に供給する。
プレーンＰＬＮは、データの書き込み動作及び読み出し動作を行うユニット（メモリ領域）である。図２の例では、ＮＡＮＤ型フラッシュメモリ３０は、４つのプレーンＰＬＮ０、ＰＬＮ１、ＰＬＮ２、及びＰＬＮ３を含む。なお、ＮＡＮＤ型フラッシュメモリ３０に含まれるプレーンＰＬＮの数は、４つに限定されない。プレーンＰＬＮ０～ＰＬＮ３は、互いに独立して動作することが可能である。また、プレーンＰＬＮ０～ＰＬＮ３は、並列に動作することも可能である。換言すれば、ＮＡＮＤ型フラッシュメモリ３０は、互いに独立して制御可能な複数のメモリ領域を有する。以下、プレーンＰＬＮ０～ＰＬＮ３のいずれかを限定しない場合は、「プレーンＰＬＮ」と表記する。
次に、プレーンＰＬＮの内部構成について説明する。以下では、プレーンＰＬＮ０～ＰＬＮ３が同じ構成である場合について説明する。なお、各プレーンＰＬＮの構成は異なっていてもよい。プレーンＰＬＮは、メモリセルアレイ３７、ロウドライバ３８、ロウデコーダ３９、カラムドライバ４０、及びセンスアンプモジュール４１を含む。
メモリセルアレイ３７は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、例えば、一括してデータを消去される複数のメモリセルトランジスタの集合である。例えば、ブロックＢＬＫは、データの消去動作の単位として使用される。ブロックＢＬＫは、複数のワード線を含む。メモリセルトランジスタは、データを不揮発に記憶することが可能である。メモリセルアレイ３７には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ３７の詳細については後述する。
ロウドライバ３８は、ロウデコーダ３９に電圧を供給する回路である。ロウドライバ３８は、ロウアドレスＲＡに基づいて、読み出し動作、書き込み動作、及び消去動作で使用される電圧を、ロウデコーダ３９に供給する。
ロウデコーダ３９は、ロウアドレスＲＡに基づいて、メモリセルアレイ３７内の１つのブロックＢＬＫを選択する回路である。ロウデコーダ３９は、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
カラムドライバ４０は、センスアンプモジュール４１に電圧を供給する回路である。カラムドライバ４０は、カラムアドレスＣＡに基づいて、読み出し動作、書き込み動作、及び消去動作で使用される電圧を、センスアンプモジュール４１に供給する。
センスアンプモジュール４１は、メモリセルトランジスタに記憶されたデータを判定する回路である。センスアンプモジュール４１は、読み出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定する。センスアンプモジュール４１は、判定結果を読み出しデータＤＡＴとして入出力回路３１に転送する。また、センスアンプモジュール４１は、書き込み動作において、入出力回路３１から受信した書き込みデータＤＡＴに基づく電圧を、ビット線に印加する。
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ３７の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ３７の回路図である。図３は、メモリセルアレイ３７に含まれるブロックＢＬＫ０の回路構成を、メモリセルアレイ３７の回路構成の一例として示している。他のブロックＢＬＫも、図３と同様の構成を有する。
ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。各ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時においてストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。ストリングユニットＳＵ０～ＳＵ４内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に共通に接続される。同一のブロックＢＬＫに含まれる選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
以上で説明したメモリセルアレイ３７の回路構成において、ビット線ＢＬは、例えば、各ストリングユニットＳＵで同一のカラムアドレスＣＡが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。ブロックＢＬＫは、複数のセルユニットＣＵを含む。それぞれが閾値電圧に応じて１ビットデータを記憶する複数のメモリセルトランジスタＭＣを含むセルユニットＣＵに記憶されているデータが、１ページデータに相当する。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上のデータを記憶し得る。
なお、メモリセルアレイ３７の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でもよい。以下、メモリセルトランジスタＭＣをメモリセルＭＣとも表記する。
１．１．４ センスアンプモジュールの構成
センスアンプモジュール４１の構成について、図４を用いて説明する。図４は、センスアンプモジュール４１の構成の一例を示すブロック図である。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はＮＡＮＤ型フラッシュメモリ３０の形成に使用される半導体基板の表面に対する鉛直方向に対応する。
センスアンプモジュール４１は、複数のセンスアンプユニットＳＡＵ、複数のラッチ回路ＸＤＬ、及びカラムデコーダＣＯＤを含む。センスアンプモジュール４１には、図４に示す複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとを含むセットが複数セット設けられる。図４は、１６セットのセンスアンプユニットＳＡＵ、及びラッチ回路ＸＤＬがＹ方向に配置される例を示したが、このセット数は任意である。例えば、１２セットや８セットのセンスアンプユニットＳＡＵ、及びラッチ回路ＸＤＬをＹ方向に配置していてもかまわない。
センスアンプユニットＳＡＵは、メモリセルアレイ３７内のメモリセルＭＣから読み出されたデータをセンスする回路である。センスアンプユニットＳＡＵは、ビット線ＢＬ毎に設けられる。センスアンプユニットＳＡＵは、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスする。センスアンプユニットＳＡＵは、センス結果を入出力回路３１に転送する。また、センスアンプユニットＳＡＵは、書き込み動作において、対応するビット線ＢＬに書き込みデータを転送する。図４の例では、８個のセンスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ＿Ｏ」と表記する）に共通に接続されている。８個のセンスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１５＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ＿Ｅ」と表記する）に共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。センスアンプユニットＳＡＵは、対応するバスＤＢＵＳを介してラッチ回路ＸＤＬに接続される。
ラッチ回路ＸＤＬは、ビット線ＢＬに関連するデータを一時的に記憶する回路である。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵ毎に設けられる。図４の例では、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞にそれぞれ対応する８個のラッチ回路ＸＤＬ＜７：０＞が、バスＤＢＵＳ＿Ｏに共通に接続されている。センスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１５＞にそれぞれ対応する８個のラッチ回路ＸＤＬ＜１５：８＞が、バスＤＢＵＳ＿Ｅに共通に接続されている。各ラッチ回路ＸＤＬは、バスＸＢＵＳに接続される。バスＸＢＵＳは、ラッチ回路ＸＤＬ毎に設けられる。ラッチ回路ＸＤＬは、対応するバスＸＢＵＳを介してカラムデコーダＣＯＤに接続される。また、ラッチ回路ＸＤＬは、データ線ＩＯに接続される。データ線ＩＯは、ラッチ回路ＸＤＬ毎に設けられる。ラッチ回路ＸＤＬは、対応するデータ線ＩＯを介して入出力回路３１に接続される。
カラムデコーダＣＯＤは、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダＣＯＤは、アドレスレジスタ３４ＢからカラムアドレスＣＡを受信する。カラムデコーダＣＯＤは、カラムアドレスＣＡのデコード結果に基づいて、ラッチ回路ＸＤＬを選択する。
例えば、入出力回路３１がメモリコントローラ１０から受信したデータは、まず、データ線ＩＯを介して転送され、カラムデコーダＣＯＤによって選択されたラッチ回路ＸＤＬに記憶される。その後、そのデータは、バスＤＢＵＳを介してセンスアンプユニットＳＡＵに転送される。また、センスアンプユニットＳＡＵ内のデータは、まず、バスＤＢＵＳを介して転送され、ラッチ回路ＸＤＬに記憶される。その後、そのデータは、データ線ＩＯを介して入出力回路３１に転送された後、入出力回路３１からメモリコントローラ１０に送信される。
１．１．５ センスアンプモジュールの回路構成
センスアンプモジュール４１の回路構成について、図５及び図６を用いて説明する。
図５は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図５は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜０＞を抽出して示している。センスアンプユニットＳＡＵ＜１＞～ＳＡＵ＜７＞も、センスアンプユニットＳＡＵ＜０＞と同様の構成を有する。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
センスアンプモジュール４１は、ＢＬフックアップ回路ＢＨＣ、及びプリチャージ回路ＤＢＰ（図５の例では、ＤＢＰ１及びＤＢＰ２）を更に含む。なお、図５では、バスＸＢＵＳ及びカラムデコーダＣＯＤは省略されている。
ＢＬフックアップ回路ＢＨＣは、ビット線ＢＬとセンスアンプユニットＳＡＵとを接続するための回路である。ＢＬフックアップ回路ＢＨＣは、センスアンプユニットＳＡＵ毎に設けられる。ＢＬフックアップ回路ＢＨＣは、高耐圧ｎチャネルＭＯＳトランジスタ５０Ａ及び５０Ｂを含む。
トランジスタ５０Ａの一端は、センスアンプモジュール４１内の配線ＢＬＩに接続される。トランジスタ５０Ａの他端は、対応するビット線ＢＬに接続される。トランジスタ５０Ａのゲートには制御信号ＢＬＳが入力される。制御信号ＢＬＳは、例えば、シーケンサ３５によって生成される。トランジスタ５０Ａは、例えば、トランジスタ５０Ｂを介してビット線ＢＬに高電圧を印加する際に、センスアンプユニットＳＡＵに高電圧が供給されないようにするために用いられる。
トランジスタ５０Ｂの一端は、カラムドライバ４０に接続される。トランジスタ５０Ｂの他端は、対応するビット線ＢＬに接続される。トランジスタ５０Ｂのゲートには制御信号ＢＬＢＩＡＳが入力される。制御信号ＢＬＢＩＡＳは、例えば、シーケンサ３５によって生成される。トランジスタ５０Ｂは、例えば、消去動作において、カラムドライバ４０から消去電圧をビット線ＢＬに印加する際に用いられる。
プリチャージ回路ＤＢＰは、バスＤＢＵＳをプリチャージする回路である。プリチャージ回路ＤＢＰは、バスＤＢＵＳ毎に設けられる。プリチャージ回路ＤＢＰは、ｎチャネルＭＯＳトランジスタＴｎ、及びｐチャネルＭＯＳトランジスタＴｐを含む。トランジスタＴｎ（図５の例では、Ｔｎ１及びＴｎ２）は、例えば、プリチャージのタイミングを制御する際に用いられる。トランジスタＴｐ（図５の例では、Ｔｐ１及びＴｐ２）は、例えば、バスＤＢＵＳにプリチャージ電圧を供給する際に用いられる。
本実施形態では、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞に接続されるバスＤＢＵＳ＿Ｏとして、バスＤＢＵＳ＿Ｏ１が設けられる。ラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜７＞に接続されるバスＤＢＵＳ＿Ｏとして、バスＤＢＵＳ＿Ｏ２が設けられる。バスＤＢＵＳ＿Ｏ１とバスＤＢＵＳ＿Ｏ２との間には、ｎチャネルＭＯＳトランジスタＴｖが設けられる。トランジスタＴｖは、例えば、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞とラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜７＞とを接続する際に用いられる。
バスＤＢＵＳ＿Ｏ１の一端は、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ＿Ｏ１の他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ＿Ｏ２の一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ＿Ｏ２の他端は、ラッチ回路ＸＤＬ＜０＞に接続される。トランジスタＴｖのゲートには電圧ＶＸ２が印加される。
バスＤＢＵＳ＿Ｏ１に接続されるプリチャージ回路ＤＢＰ１は、ｎチャネルＭＯＳトランジスタＴｎ１、及びｐチャネルＭＯＳトランジスタＴｐ１を含む。
トランジスタＴｎ１の一端は、バスＤＢＵＳ＿Ｏ１に接続される。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＯＰＣ１が入力される。制御信号ＤＯＰＣ１は、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。電圧ＶＤＤＳＡ１は、例えば、電圧ＶＤＤである。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。電圧ＶＬＤＢは、例えば、接地電圧ＶＳＳである。トランジスタＴｐ１及びＴｎ１がオン状態の場合、バスＤＢＵＳ＿Ｏ１に電圧ＶＤＤＳＡ１が印加される。これにより、バスＤＢＵＳ＿Ｏ１が充電される。
バスＤＢＵＳ＿Ｏ２に接続されるプリチャージ回路ＤＢＰ２は、ｎチャネルＭＯＳトランジスタＴｎ２、及びｐチャネルＭＯＳトランジスタＴｐ２を含む。
トランジスタＴｎ２の一端は、バスＤＢＵＳ＿Ｏ２に接続される。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＯＰＣ２が入力される。制御信号ＤＯＰＣ２は、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。電圧ＶＤＤＳＡ２は、例えば、電圧ＶＤＤである。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ２及びＴｎ２がオン状態の場合、バスＤＢＵＳ＿Ｏ２に電圧ＶＤＤＳＡ２が印加される。これにより、バスＤＢＵＳ＿Ｏ２が充電される。
バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２には、プリチャージ回路ＤＢＰ１及びＤＢＰ２によって同じタイミングで電圧が印加されてもよいし、異なるタイミングで電圧が印加されてもよい。換言すると、シーケンサ３５は、トランジスタＴｎ１及びＴｎ２を同じタイミングでオンさせてもよいし、異なるタイミングでオンさせてもよい。
トランジスタＴｖがオン状態であって、トランジスタＴｐ１及びＴｎ１がオン状態の場合には、バスＤＢＵＳ＿Ｏ１だけでなくバスＤＢＵＳ＿Ｏ２にも電圧ＶＤＤＳＡ１が印加される。また、トランジスタＴｖがオン状態であって、トランジスタＴｐ２及びＴｎ２がオン状態の場合には、バスＤＢＵＳ＿Ｏ２だけでなくバスＤＢＵＳ＿Ｏ１にも電圧ＶＤＤＳＡ２が印加される。換言すると、トランジスタＴｖがオン状態の場合、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の充電を同時に行うことができる。
他方で、トランジスタＴｖがオフ状態であって、トランジスタＴｐ１及びＴｎ１がオン状態の場合には、バスＤＢＵＳ＿Ｏ１に電圧ＶＤＤＳＡ１が印加される。また、トランジスタＴｖがオフ状態であって、トランジスタＴｐ２及びＴｎ２がオン状態の場合には、バスＤＢＵＳ＿Ｏ２に電圧ＶＤＤＳＡ２が印加される。換言すると、トランジスタＴｖがオフ状態の場合、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の充電を別々に行うことができる。
次に、センスアンプユニットＳＡＵの回路構成について説明する。
センスアンプユニットＳＡＵは、センスアンプ回路ＳＡＣ、プリチャージ回路ＬＢＰ、バススイッチＢＳＷ、並びに４つのラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬを含む。なお、センスアンプユニットＳＡＵに含まれるラッチ回路の数は、４つに限定されるものではなく、任意の個数に設計することが可能である。例えば、センスアンプユニットＳＡＵに含まれるラッチ回路の数は、各メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて設計される。
センスアンプ回路ＳＡＣは、メモリセルトランジスタＭＣから読み出されたデータをセンスし、読み出されたデータを判定する回路である。センスアンプ回路ＳＡＣは、読み出し動作において、ビット線ＢＬに読み出されたデータをセンスし、読み出されたデータが“０”であるか“１”であるかを判定する。センスアンプ回路ＳＡＣは、書き込み動作において、書き込みデータに基づいてビット線ＢＬに電圧を印加する。また、センスアンプ回路ＳＡＣは、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬ内のデータを用いてＡＮＤ演算またはＯＲ演算を行う。
センスアンプ回路ＳＡＣは、ｎチャネルＭＯＳトランジスタ５１Ａ～５１Ｉ、ｐチャネルＭＯＳトランジスタ５１Ｊ、及び容量素子５１Ｋを含む。
トランジスタ５１Ａの一端は、配線ＢＬＩに接続される。トランジスタ５１Ａの他端には電圧ＶＬＳＡが印加される。電圧ＶＬＳＡは、例えば、接地電圧ＶＳＳである。トランジスタ５１Ａのゲートには制御信号ＮＬＯが入力される。制御信号ＮＬＯは、例えば、シーケンサ３５によって生成される。トランジスタ５１Ａは、例えば、対応するビット線ＢＬを充電または放電する際に用いられる。
トランジスタ５１Ｂの一端は、配線ＢＬＩに接続される。トランジスタ５１Ｂの他端は、ノードＳＣＯＭに接続される。トランジスタ５１Ｂのゲートには制御信号ＢＬＣが入力される。制御信号ＢＬＣは、例えば、シーケンサ３５によって生成される。トランジスタ５１Ｂは、例えば、対応するビット線ＢＬを信号ＢＬＣに応じた電圧にクランプする際に用いられる。
トランジスタ５１Ｃの一端は、ノードＳＣＯＭに接続される。トランジスタ５１Ｃの他端は、トランジスタ５１Ｊの一端に接続される。トランジスタ５１Ｃのゲートには制御信号ＢＬＸが入力される。制御信号ＢＬＸは、例えば、シーケンサ３５によって生成される。
トランジスタ５１Ｄの一端は、ノードＳＣＯＭに接続される。トランジスタ５１Ｄの他端は、ノードＳＥＮに接続される。トランジスタ５１Ｄのゲートには制御信号ＸＸＬが入力される。制御信号ＸＸＬは、例えば、シーケンサ３５によって生成される。トランジスタ５１Ｄは、メモリセルＭＣのデータをセンスする期間を制御する際に用いられる。ノードＳＥＮは、データの読み出し時に、対象となるメモリセルＭＣのデータをセンスするためのセンスノードとして機能する。より具体的には、読み出し時に、対象となるメモリセルＭＣのオン状態またはオフ状態に応じて、ノードＳＥＮ（及び容量素子５１Ｋ）にプリチャージされた電荷が、ビット線ＢＬに転送される。このときのノードＳＥＮの電圧をセンスすることによりデータの読み出しが行われる。
トランジスタ５１Ｅの一端にはクロック信号ＣＬＫが入力される。トランジスタ５１Ｅの他端は、トランジスタ５１Ｆの一端に接続される。トランジスタ５１Ｅのゲートは、ノードＳＥＮに接続される。
トランジスタ５１Ｆの他端は、バスＬＢＵＳに接続される。トランジスタ５１Ｆのゲートには制御信号ＳＴＢが入力される。制御信号ＳＴＢは、例えば、シーケンサ３５によって生成される。
トランジスタ５１Ｇの一端は、ノードＳＥＮに接続される。トランジスタ５１Ｇの他端は、バスＬＢＵＳに接続される。トランジスタ５１Ｇのゲートには制御信号ＢＬＱが入力される。制御信号ＢＬＱは、例えば、シーケンサ３５によって生成される。
トランジスタ５１Ｈの一端は、接地されている。トランジスタ５１Ｈの他端は、トランジスタ５１Ｉの一端に接続される。トランジスタ５１Ｈのゲートは、バスＬＢＵＳに接続される。
トランジスタ５１Ｉの他端は、ノードＳＥＮに接続される。トランジスタ５１Ｉのゲートには制御信号ＬＳＬが入力される。制御信号ＬＳＬは、例えば、シーケンサ３５によって生成される。
トランジスタ５１Ｊの他端には電圧ＶＨＳＡが印加される。電圧ＶＨＳＡは、例えば、電源電圧ＶＤＤである。トランジスタ５１Ｊのゲートは、後述するノードＩＮＶ＿Ｓに接続される。
容量素子５１Ｋの一方の電極は、ノードＳＥＮに接続される。容量素子５１Ｋの他方の電極にはクロック信号ＣＬＫが入力される。
次に、プリチャージ回路ＬＢＰの回路構成について説明する。
プリチャージ回路ＬＢＰは、バスＬＢＵＳをプリチャージする回路である。プリチャージ回路ＬＢＰは、ｎチャネルＭＯＳトランジスタ５２を含む。
トランジスタ５２の一端は、バスＬＢＵＳに接続される。トランジスタ５２の他端には電圧ＶＨＬＢが印加される。電圧ＶＨＬＢは、例えば、電源電圧ＶＤＤである。トランジスタ５２のゲートには制御信号ＬＰＣが入力される。制御信号ＬＰＣは、例えば、シーケンサ３５によって生成される。トランジスタ５２がオン状態の場合、バスＬＢＵＳに電圧ＶＨＬＢが印加される。これにより、バスＬＢＵＳが充電される。
次に、バススイッチＢＳＷの回路構成について説明する。
バススイッチＢＳＷは、バスＬＢＵＳとバスＤＢＵＳとを接続するためのスイッチである。バススイッチＢＳＷは、ｎチャネルＭＯＳトランジスタ５３を含む。
トランジスタ５３の一端は、バスＬＢＵＳに接続される。トランジスタ５３の他端は、バスＤＢＵＳ＿Ｏ１に接続される。トランジスタ５３のゲートには制御信号ＤＳＷが入力される。制御信号ＤＳＷは、例えば、シーケンサ３５によって生成される。
次に、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬの回路構成について説明する。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、データを一時的に記憶する回路である。ラッチ回路ＳＤＬは、ｎチャネルＭＯＳトランジスタ５４Ａ及び５４Ｂ、並びにインバータ５４Ｃ及び５４Ｄを含む。
トランジスタ５４Ａの一端は、バスＬＢＵＳに接続される。トランジスタ５４Ａの他端は、ノードＩＮＶ＿Ｓに接続される。トランジスタ５４Ａのゲートには制御信号ＳＴＩが入力される。制御信号ＳＴＩは、例えば、シーケンサ３５によって生成される。
トランジスタ５４Ｂの一端は、バスＬＢＵＳに接続される。トランジスタ５４Ｂの他端は、ノードＬＡＴ＿Ｓに接続される。トランジスタ５４Ｂのゲートには制御信号ＳＴＬが入力される。制御信号ＳＴＬは、例えば、シーケンサ３５によって生成される。
インバータ５４Ｃの入力端子は、ノードＬＡＴ＿Ｓに接続される。インバータ５４Ｃの出力端子は、ノードＩＮＶ＿Ｓに接続される。
インバータ５４Ｄの入力端子は、ノードＩＮＶ＿Ｓに接続される。インバータ５４Ｄの出力端子は、ノードＬＡＴ＿Ｓに接続される。
ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、ラッチ回路ＳＤＬと同様の構成を有する。
このように、各センスアンプユニットＳＡＵにおいて、センスアンプ回路ＳＡＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳに接続される。
次に、ラッチ回路ＸＤＬの回路構成について説明する。
ラッチ回路ＸＤＬ＜０＞は、ラッチ回路ＳＤＬと同様の構成を有する。すなわち、ラッチ回路ＸＤＬ＜０＞は、ｎチャネルＭＯＳトランジスタ６４Ａ及び６４Ｂ、並びにインバータ６４Ｃ及び６４Ｄを含む。
トランジスタ６４Ａの一端は、バスＤＢＵＳ＿Ｏ２に接続される。トランジスタ６４Ａの他端は、ノードＩＮＶ＿Ｘに接続される。トランジスタ６４Ａのゲートには制御信号ＸＴＩが入力される。制御信号ＸＴＩは、例えば、シーケンサ３５によって生成される。
トランジスタ６４Ｂの一端は、バスＤＢＵＳ＿Ｏ２に接続される。トランジスタ６４Ｂの他端は、ノードＬＡＴ＿Ｘに接続される。トランジスタ６４Ｂのゲートには制御信号ＸＴＬが入力される。制御信号ＸＴＬは、例えば、シーケンサ３５によって生成される。
他のラッチ回路ＸＤＬも、図５と同様の構成を有する。
図５に示すように、制御信号ＬＰＣがＨレベルのとき、トランジスタ５２がオン状態となってバスＬＢＵＳに電圧ＶＨＬＢが印加される。また、トランジスタＴｐ１がオン状態且つ制御信号ＤＯＰＣ１がＨレベルのとき、トランジスタＴｐ１及びＴｎ１がオン状態となってバスＤＢＵＳ＿Ｏ１に電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ２がオン状態且つ制御信号ＤＯＰＣ２がＨレベルのとき、トランジスタＴｐ２及びＴｎ２がオン状態となってバスＤＢＵＳ＿Ｏ２に電圧ＶＤＤＳＡ２が印加される。
制御信号ＳＴＬがＨレベルのとき、トランジスタ５４Ｂがオン状態となって、ラッチ回路ＳＤＬのノードＬＡＴ＿ＳとバスＬＢＵＳとの間のデータ転送が可能となる。また、制御信号ＳＴＩがＨレベルのとき、トランジスタ５４Ａがオン状態となって、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳとバスＬＢＵＳとの間のデータ転送が可能となる。
制御信号ＤＳＷがＨレベルのとき、トランジスタ５３がオン状態となって、バスＬＢＵＳとバスＤＢＵＳ＿Ｏ１との間が接続される。制御信号ＤＳＷがＨレベル且つ電圧ＶＸ２がＨレベルの電圧のとき、トランジスタ５３及びＴｖがオン状態となって、バスＬＢＵＳとバスＤＢＵＳ＿Ｏ２との間のデータ転送が可能となる。
制御信号ＸＴＬがＨレベルのとき、トランジスタ６４Ｂがオン状態となって、ラッチ回路ＸＤＬのノードＬＡＴ＿ＸとバスＤＢＵＳ＿Ｏ２との間のデータ転送が可能となる。また、制御信号ＸＴＩがＨレベルのとき、トランジスタ６４Ａがオン状態となって、ラッチ回路ＸＤＬのノードＩＮＶ＿ＸとバスＤＢＵＳ＿Ｏ２との間のデータ転送が可能となる。
図６は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図６は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜８＞を抽出して示している。センスアンプユニットＳＡＵ＜９＞～ＳＡＵ＜１５＞も、センスアンプユニットＳＡＵ＜８＞と同様の構成を有する。センスアンプユニットＳＡＵ＜８＞は、図５のセンスアンプユニットＳＡＵ＜０＞と同様の構成を有する。ラッチ回路ＸＤＬ＜８＞は、図５のラッチ回路ＸＤＬ＜０＞と同様の構成を有する。ＢＬフックアップ回路ＢＨＣは、図５と同様の構成を有する。
本実施形態では、センスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１５＞、及びラッチ回路ＸＤＬ＜８＞～ＸＤＬ＜１５＞に接続されるバスＤＢＵＳとして、バスＤＢＵＳ＿Ｅが設けられる。
バスＤＢＵＳ＿Ｅに接続されるプリチャージ回路ＤＢＰ３は、ｎチャネルＭＯＳトランジスタＴｎ３、及びｐチャネルＭＯＳトランジスタＴｐ３を含む。
トランジスタＴｎ３の一端は、バスＤＢＵＳ＿Ｅに接続される。トランジスタＴｎ３の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＥＰＣ１が入力される。制御信号ＤＥＰＣ１は、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。電圧ＶＤＤＳＡ３は、例えば、電圧ＶＤＤである。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ３及びＴｎ３がオン状態の場合、バスＤＢＵＳ＿Ｅに電圧ＶＤＤＳＡ３が印加される。
バスＤＢＵＳ＿Ｅに接続されるプリチャージ回路ＤＢＰ４は、ｎチャネルＭＯＳトランジスタＴｎ４、及びｐチャネルＭＯＳトランジスタＴｐ２を含む。
トランジスタＴｎ４の一端は、バスＤＢＵＳ＿Ｅに接続される。トランジスタＴｎ４の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ４のゲートには制御信号ＤＥＰＣ２が入力される。制御信号ＤＥＰＣ２は、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ２及びＴｎ４がオン状態の場合、バスＤＢＵＳ＿Ｅに電圧ＶＤＤＳＡ２が印加される。
バスＤＢＵＳ＿Ｅには、プリチャージ回路ＤＢＰ３及びＤＢＰ４によって同じタイミングで電圧が印加されてもよいし、異なるタイミングで電圧が印加されてもよい。換言すると、シーケンサ３５は、トランジスタＴｎ３及びＴｎ４を同じタイミングでオンさせてもよいし、異なるタイミングでオンさせてもよい。
１．１．６ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトについて、図７を用いて説明する。図７は、カラムドライバ４０及びセンスアンプモジュール４１のレイアウトの一例を示す平面図である。図７は、プレーンＰＬＮ０内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを示す。他のプレーンＰＬＮ内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトも、図７と同様のレイアウトを有する。
プレーンＰＬＮにおいて、カラムドライバ４０及びセンスアンプモジュール４１が配置される領域は、複数の領域に区切られている。以下、その区切られた１つの領域を「カラム領域」と表記する。カラム領域は、任意の数のビット線ＢＬに対応する。カラム領域は、例えば、Ｘ方向に並んで配置される。なお、図７の例では、２つのカラム領域が示されているが、プレーンＰＬＮに含まれるカラム領域の数は２つに限定されない。また、図７の例では、２つのカラム領域がＸ方向に隣り合って配置されているが、２つのカラム領域の間に、別の領域が設けられてもよい。例えば、２つのカラム領域の間に、ロウドライバ３８及びロウデコーダ３９が配置される領域が設けられてもよい。
カラム領域は、第１領域及び第２領域を含む。第１領域及び第２領域は、例えば、Ｘ方向に並んで配置される。なお、第１領域及び第２領域の位置は、逆であってもよい。
第１領域は、センスアンプユニット領域ＳＡＤＬａ～ＳＡＤＬｄ、プリチャージ回路領域ＰＣＡａ～ＰＣＡｃ、フックアップ領域ＢＬＨＵａ及びＢＬＨＵｂ、並びにラッチ回路領域ＬＴＡを含む。センスアンプユニット領域ＳＡＤＬａ～ＳＡＤＬｄは、センスアンプユニットＳＡＵが配置される領域である。プリチャージ回路領域ＰＣＡａ～ＰＣＡｃは、プリチャージ回路ＤＢＰが配置される領域である。フックアップ領域ＢＬＨＵａ及びＢＬＨＵｂは、ＢＬフックアップ回路ＢＨＣが配置される領域である。ラッチ回路領域ＬＴＡは、ラッチ回路ＸＤＬが配置される領域である。第１領域では、これらの領域が、紙面上側から、センスアンプユニット領域ＳＡＤＬａ、プリチャージ回路領域ＰＣＡａ、フックアップ領域ＢＬＨＵａ、センスアンプユニット領域ＳＡＤＬｂ、センスアンプユニット領域ＳＡＤＬｃ、プリチャージ回路領域ＰＣＡｂ、フックアップ領域ＢＬＨＵｂ、センスアンプユニット領域ＳＡＤＬｄ、プリチャージ回路領域ＰＣＡｃ、ラッチ回路領域ＬＴＡの順で配置される。
第２領域は、カラムドライバ領域ＣＤＡａ～ＣＤＡｄ、及びプリチャージ回路領域ＰＣＡａ～ＰＣＡｃを含む。カラムドライバ領域ＣＤＡａ～ＣＤＡｄは、カラムドライバ４０が配置される領域である。第２領域のカラムドライバ領域ＣＤＡａ、及び第１領域のセンスアンプユニット領域ＳＡＤＬａは、Ｘ方向に並んで配置される。第１領域のプリチャージ回路領域ＰＣＡａとＸ方向に隣り合う領域は、スペア回路等、動作に必須ではないが有益な回路、が配置されている領域である。第２領域のプリチャージ回路領域ＰＣＡａ、及び第１領域のフックアップ領域ＢＬＨＵａは、Ｘ方向に並んで配置される。プリチャージ回路ＤＢＰは、第２領域のプリチャージ回路領域ＰＣＡａと第１領域のプリチャージ回路領域ＰＣＡａとにまたがって配置される。第２領域のカラムドライバ領域ＣＤＡｂ、及び第１領域のセンスアンプユニット領域ＳＡＤＬｂは、Ｘ方向に並んで配置される。
第２領域のカラムドライバ領域ＣＤＡｃ、及び第１領域のセンスアンプユニット領域ＳＡＤＬｃは、Ｘ方向に並んで配置される。第１領域のプリチャージ回路領域ＰＣＡｂとＸ方向に隣り合う領域は、スペア回路等、動作に必須ではないが有益な回路、が配置されている領域である。第２領域のプリチャージ回路領域ＰＣＡｂ、及び第１領域のフックアップ領域ＢＬＨＵｂは、Ｘ方向に並んで配置される。プリチャージ回路ＤＢＰは、第２領域のプリチャージ回路領域ＰＣＡｂと第１領域のプリチャージ回路領域ＰＣＡｂとにまたがって配置される。第２領域のカラムドライバ領域ＣＤＡｄ、及び第１領域のセンスアンプユニット領域ＳＡＤＬｄは、Ｘ方向に並んで配置される。第２領域のプリチャージ回路領域ＰＣＡｃ、及び第１領域のプリチャージ回路領域ＰＣＡｃは、Ｘ方向に並んで配置される。プリチャージ回路ＤＢＰは、第２領域のプリチャージ回路領域ＰＣＡｃと第１領域のプリチャージ回路領域ＰＣＡｃとにまたがって配置される。第１領域のラッチ回路領域ＬＴＡとＸ方向に隣り合う領域は、スペア回路等、動作に必須ではないが有益な回路が配置されている領域である。
１．１．７ メモリセルアレイのレイアウト
メモリセルアレイ３７のレイアウトについて、図８を用いて説明する。図８は、メモリセルアレイ３７のレイアウトの一例を示す平面図である。図８は、プレーンＰＬＮ０内のメモリセルアレイ３７の一部のレイアウトを示す。他のプレーンＰＬＮ内のメモリセルアレイ３７のレイアウトも、図８と同様のレイアウトを有する。
本実施形態では、ＮＡＮＤ型フラッシュメモリ３０は、メモリセルアレイ３７の下に、周辺回路（ロウドライバ３８、ロウデコーダ３９、カラムドライバ４０、及びセンスアンプモジュール４１等）が設けられる構造を有する。
図８に示すように、メモリセルアレイ３７は、セル領域及びタップ領域を含む。図７に示すカラム領域の第１領域のフックアップ領域ＢＬＨＵａ及びＢＬＨＵｂ以外の領域の上方には、セル領域が設けられている。セル領域には、メモリピラーＭＰが配置されている。メモリピラーＭＰの詳細については後述する。図７に示すカラム領域の第１領域のフックアップ領域ＢＬＨＵａ及びＢＬＨＵｂの上方には、タップ領域が設けられている。また、図７に示すカラム領域の第２領域の上方には、タップ領域が設けられている。タップ領域には、コンタクトプラグＣ４が配置されている。コンタクトプラグＣ４は、メモリセルアレイ３７の上方に設けられた配線と、メモリセルアレイ３７の下方に設けられた回路との間を電気的に接続する。なお、タップ領域とセル領域のＸ方向の幅は便宜上同等としたが、これは一例である。セル領域のＸ方向の幅はタップ領域のＸ方向の幅より大きくてもかまわない。
１．１．８ ＮＡＮＤ型フラッシュメモリの断面構造
ＮＡＮＤ型フラッシュメモリ３０の断面構造について説明する。
図９は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩ－Ｉ線に沿った断面図である。
半導体基板１２２の上には、絶縁層１１１が設けられている。絶縁層１１１は、絶縁材料により構成され、例えば、酸化シリコンを含む。
第１領域及び第２領域において、絶縁層１１１の上には、絶縁層１０２が設けられている。絶縁層１０２は、絶縁材料により構成され、例えば、酸化シリコンを含む。
絶縁層１０２の上には、複数の（１０層の）絶縁層１０９がＺ方向に離間して積層されている。各絶縁層１０９の間には、絶縁層１０２が設けられている。最上層の絶縁層１０９の上には、絶縁層１０２が設けられている。絶縁層１０９は、絶縁材料により構成され、例えば、窒化シリコンを含む。
コンタクトプラグＣ４は、複数の絶縁層１０２及び１０９を貫通している。コンタクトプラグＣ４は、メモリセルアレイ３７の上方に設けられた配線と、メモリセルアレイ３７の下方に設けられたトランジスタとの間を電気的に接続する。コンタクトプラグＣ４は、導電材料により構成され、例えば、タングステンを含む。コンタクトプラグＣ４の上には、配線層１１０が設けられている。配線層１１０は、タングステン、銅等の導電材料により構成される。コンタクトプラグＣ４の下端は、絶縁層１１１内に配置された配線層１１２と接している。配線層１１２は、タングステン等の導電材料により構成される。
第１領域において、半導体基板１２２及び絶縁層１１１には、トランジスタが設けられている。図９の例では、フックアップ領域ＢＬＨＵａに設けられるトランジスタが示されている。フックアップ領域ＢＬＨＵａに設けられるトランジスタは、後述するゲート電極１１７、後述する絶縁層１１８、及び２つの不純物拡散層領域１１９を含む。
半導体基板１２２内のウェル領域１２０に、２つの不純物拡散層領域１１９が設けられている。２つの不純物拡散層領域１１９は、トランジスタのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。以下、不純物拡散層領域１１９を、「ソース層１１９」または「ドレイン層１１９」と表記する。図９に示される１つの不純物拡散層領域１１９は、例えば、ドレイン層１１９である。
半導体基板１２２の上面（表面近傍）には、例えば、絶縁層１２１が設けられている。絶縁層１２１は、半導体基板１２２の上面と接する。絶縁層１２１は、ウェル領域１２０（例えば、Ｎ型ウェル領域及びＰ型ウェル領域）を電気的に分離するために設けられる。絶縁層１２１は、絶縁材料により構成される。
ドレイン層１１９の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５は、ドレイン層１１９と配線層１１４との間を電気的に接続する。コンタクトプラグ１１５は、タングステン等の導電材料により構成される。コンタクトプラグ１１５の上には、配線層１１４が設けられている。配線層１１４は、導電材料により構成される。
図９の例では、ドレイン層１１９と電気的に接続される配線層１１４の上には、コンタクトプラグ１１３が設けられている。コンタクトプラグ１１３は、配線層１１４と配線層１１２との間を電気的に接続する。コンタクトプラグ１１３は、タングステン等の導電材料により構成される。コンタクトプラグ１１３の上には、配線層１１２が設けられている。これにより、フックアップ領域ＢＬＨＵａのトランジスタは、コンタクトプラグ１１５、配線層１１４、コンタクトプラグ１１３、及び配線層１１２を介してコンタクトプラグＣ４と電気的に接続される。
第２領域において、半導体基板１２２及び絶縁層１１１には、複数のトランジスタが設けられている。図９の例では、プリチャージ回路領域ＰＣＡａに設けられるトランジスタＴｐ１及びＴｒＡが示されている。トランジスタＴｐ１は、３つのトランジスタＴｐＡ～ＴｐＣを含む。トランジスタＴｐＡ～ＴｐＣの各々は、ゲート電極１６１、絶縁層１６２、ソース層１６３、及びドレイン層１６３を含む。トランジスタＴｒＡは、例えば、コンタクトプラグＣ４を介してメモリセルアレイ３７の上方に設けられた配線（例えば、ワード線ＷＬ等）と電気的に接続されるトランジスタである。トランジスタＴｒＡは、ゲート電極１９１、絶縁層１９２、ソース層１９３、及びドレイン層１９３を含む。
半導体基板１２２内のウェル領域１６４に、２つのソース層１６３、及び２つのドレイン層１６３が設けられている。これらのソース層１６３及びドレイン層１６３は、例えば、紙面左側からソース層１６３、ドレイン層１６３、ソース層１６３、ドレイン層１６３の順に配置される。トランジスタＴｐＡ及びＴｐＢは、ドレイン層１６３を共有する。トランジスタＴｐＢ及びＴｐＣは、ソース層１６３を共有する。
半導体基板１２２の上には、ソース層１６３とドレイン層１６３との間に、絶縁層１６２が設けられている。絶縁層１６２は、トランジスタのゲート絶縁膜として機能する。絶縁層１６２は、絶縁材料により構成される。絶縁層１６２の上には、ゲート電極１６１が設けられている。ゲート電極１６１は、導電材料により構成される。
半導体基板１２２の上面（表面近傍）には、例えば、絶縁層１６５が設けられている。絶縁層１６５は、半導体基板１２２の上面と接する。絶縁層１６５は、ウェル領域１６４を電気的に分離するために設けられる。絶縁層１６５は、絶縁材料により構成される。
ソース層１６３及びドレイン層１６３の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５は、ソース層１６３及びドレイン層１６３と、配線層１１４との間を電気的に接続する。コンタクトプラグ１１５の上には、配線層１１４が設けられている。
ゲート電極１６１の上には、コンタクトプラグ１１６が設けられている。コンタクトプラグ１１６は、ゲート電極１６１と配線層１１４との間を電気的に接続する。コンタクトプラグ１１６は、タングステン等の導電材料により構成される。コンタクトプラグ１１６の上には、配線層１１４が設けられている。
半導体基板１２２内のウェル領域１９４に、ソース層１９３及びドレイン層１９３が設けられている。
半導体基板１２２の上には、ソース層１９３とドレイン層１９３との間に、絶縁層１９２が設けられている。絶縁層１９２は、トランジスタのゲート絶縁膜として機能する。絶縁層１９２は、絶縁材料により構成される。絶縁層１９２の上には、ゲート電極１９１が設けられている。ゲート電極１９１は、導電材料により構成される。
半導体基板１２２の上面（表面近傍）には、例えば、絶縁層１９５が設けられている。絶縁層１９５は、半導体基板１２２の上面と接する。絶縁層１９５は、ウェル領域１９４を電気的に分離するために設けられる。絶縁層１９５は、絶縁材料により構成される。
ソース層１９３及びドレイン層１９３の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５は、ソース層１９３及びドレイン層１９３と、配線層１１４との間を電気的に接続する。コンタクトプラグ１１５の上には、配線層１１４が設けられている。
ゲート電極１９１の上には、コンタクトプラグ１１６が設けられている。コンタクトプラグ１１６は、ゲート電極１９１と配線層１１４との間を電気的に接続する。コンタクトプラグ１１６の上には、配線層１１４が設けられている。
図９の例では、ソース層１９３またはドレイン層１９３と電気的に接続される配線層１１４の上には、コンタクトプラグ１１３が設けられている。コンタクトプラグ１１３は、配線層１１４と配線層１１２との間を電気的に接続する。コンタクトプラグ１１３の上には、配線層１１２が設けられている。これにより、プリチャージ回路領域ＰＣＡａに設けられるトランジスタＴｒＡは、コンタクトプラグ１１５、配線層１１４、コンタクトプラグ１１３、及び配線層１１２を介してコンタクトプラグＣ４と電気的に接続される。
図１０は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩＩ－ＩＩ線に沿った断面図である。
センスアンプユニット領域ＳＡＤＬｂにおいて、絶縁層１１１の上には、配線層１０５が設けられている。配線層１０５は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして機能する。配線層１０５は、導電材料により構成され、例えば、リンがドープされたシリコン、タングステンシリサイド、窒化チタンを含む。
配線層１０５の上には、絶縁層１０２が設けられている。
絶縁層１０２の上には、複数の（１０層の）配線層１０１がＺ方向に離間して積層されている。配線層１０１は、絶縁層１０９と同じ層に設けられている。配線層１０１は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。各配線層１０１の間には、絶縁層１０２が設けられている。最上層の配線層１０１の上には、絶縁層１０２が設けられている。配線層１０１は、導電材料により構成される。
メモリピラーＭＰは、Ｚ方向に沿って延び、複数の配線層１０１及び絶縁層１０２を貫通している。メモリピラーＭＰは、例えば、１つのＮＡＮＤストリングＮＳとして機能する。メモリピラーＭＰの下端は、配線層１０５と接している。メモリピラーＭＰは、例えば、円柱形状を有し、下方から上方に向かってＸＹ平面に沿った断面積（ＸＹ断面積）が大きくなる。なお、メモリピラーＭＰの断面形状は、これに限定されない。
メモリピラーＭＰと最下層の配線層１０１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと最上層の配線層１０１とが交差した部分は、選択トランジスタＳＴ１として機能する。メモリピラーＭＰと他の１つの配線層１０１とが交差した部分は、１つのメモリセルトランジスタＭＣとして機能する。
メモリピラーＭＰは、例えば、コア膜１０６、半導体膜１０７、及び積層膜１０８を含む。
コア膜１０６は、Ｚ方向に沿って延びる。例えば、コア膜１０６の上端は、最上層の配線層１０１よりも上層に位置し、コア膜１０６の下端は、配線層１０５よりも上層に位置している。コア膜１０６は、絶縁材料により構成され、例えば、酸化シリコンを含む。
半導体膜１０７は、コア膜１０６の周囲を覆っている。メモリピラーＭＰの下端において、半導体膜１０７の一部は、配線層１０５と接している。半導体膜１０７は、例えば、シリコンを含む。
積層膜１０８は、半導体膜１０７と配線層１０５とが接触した部分を除いて、半導体膜１０７の側面及び底面を覆う。積層膜１０８は、例えば、第１絶縁層、第２絶縁層、及び第３絶縁層の順に積層された積層膜である。
図１１は、メモリピラーＭＰの断面構造の一例を示す、図１０のＳ－Ｓ線に沿った断面図である。具体的には、図１１は、半導体基板１２２の表面に平行且つ配線層１０１を含む層におけるメモリピラーＭＰの断面構造を示す。図１１に示すように、積層膜１０８は、例えば、第１絶縁層１０８－１、第２絶縁層１０８－２、及び第３絶縁層１０８－３を含む。
第１絶縁層１０８－１は、半導体膜１０７の周囲を覆っている。第１絶縁層１０８－１は、メモリセルトランジスタＭＣのトンネル絶縁膜として機能する。第１絶縁層１０８－１は、絶縁材料により構成され、例えば、酸化シリコン、酸窒化シリコンを含む。第２絶縁層１０８－２は、第１絶縁層１０８－１の周囲を覆っている。第２絶縁層１０８－２は、メモリセルトランジスタＭＣの電荷蓄積層として機能する。第２絶縁層１０８－２は、絶縁材料により構成され、例えば、窒化シリコンを含む。第３絶縁層１０８－３は、第２絶縁層１０８－２の周囲を覆っている。第３絶縁層１０８－３は、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。第３絶縁層１０８－３は、絶縁材料により構成され、例えば、酸化シリコン、酸化アルミニウムを含む。配線層１０１は、第３絶縁層１０８－３の周囲を覆っている。
図１０に示すように、半導体膜１０７の上には、柱状のコンタクトプラグ１０３が設けられている。コンタクトプラグ１０３は、メモリセルアレイ３７の上方に設けられた配線層１０４と、メモリピラーＭＰとの間を電気的に接続する。コンタクトプラグ１０３は、導電材料により構成され、例えば、タングステンを含む。コンタクトプラグ１０３の上には、配線層１０４が設けられている。配線層１０４は、例えば、Ｙ方向に沿って延びるライン状に形成され、ビット線ＢＬとして機能する。配線層１０４は、図示しないタップ領域内のコンタクトプラグＣ４を介してＢＬフックアップ回路ＢＨＣに電気的に接続される。配線層１０４は、導電材料により構成され、例えば、タングステンや銅を含む。
フックアップ領域ＢＬＨＵａにおける絶縁層１１１の上方の断面構造は、図９で示した絶縁層１１１の上方の断面構造と同様である。コンタクトプラグＣ４は、複数の絶縁層１０２及び１０９を貫通している。つまり、コンタクトプラグＣ４は、複数の配線層１０１及び１０５と離隔している。
半導体基板１２２及び絶縁層１１１には、複数のトランジスタが設けられている。図１０の例では、図９で示したフックアップ領域ＢＬＨＵａに設けられるトランジスタ、及びセンスアンプユニット領域ＳＡＤＬｂに設けられるトランジスタが示されている。センスアンプユニット領域ＳＡＤＬｂに設けられるトランジスタは、ゲート電極１３１、絶縁層１３２、ソース層１３３、及びドレイン層１３３を含む。
フックアップ領域ＢＬＨＵａにおいて、半導体基板１２２の上には、ソース層１１９とドレイン層１１９との間に、絶縁層１１８が設けられている。絶縁層１１８は、トランジスタのゲート絶縁膜として機能する。絶縁層１１８は、絶縁材料により構成される。絶縁層１１８の上には、ゲート電極１１７が設けられている。ゲート電極１１７は、導電材料により構成される。
ソース層１１９及びドレイン層１１９の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５は、ソース層１１９及びドレイン層１１９と、配線層１１４との間を電気的に接続する。コンタクトプラグ１１５の上には、配線層１１４が設けられている。
図１０の例では、ドレイン層１１９と電気的に接続される配線層１１４の上には、コンタクトプラグ１１３が設けられている。コンタクトプラグ１１３は、配線層１１４と配線層１１２との間を電気的に接続する。コンタクトプラグ１１３の上には、配線層１１２が設けられている。
ゲート電極１１７の上には、コンタクトプラグ１１６が設けられている。コンタクトプラグ１１６は、ゲート電極１１７と配線層１１４との間を電気的に接続する。コンタクトプラグ１１６の上には、配線層１１４が設けられている。
センスアンプユニット領域ＳＡＤＬｂにおいて、半導体基板１２２内のウェル領域１３４に、ソース層１３３及びドレイン層１３３が設けられている。
半導体基板１２２の上には、ソース層１３３とドレイン層１３３との間に、絶縁層１３２が設けられている。絶縁層１３２は、トランジスタのゲート絶縁膜として機能する。絶縁層１３２は、絶縁材料により構成される。絶縁層１３２は、絶縁層１１８に比べて膜厚が薄い。絶縁層１３２の上には、ゲート電極１３１が設けられている。ゲート電極１３１は、導電材料により構成される。
半導体基板１２２の上面（表面近傍）には、例えば、絶縁層１３５が設けられている。絶縁層１３５は、半導体基板１２２の上面と接する。絶縁層１３５は、ウェル領域１３４を電気的に分離するために設けられる。絶縁層１３５は、絶縁材料により構成される。
ソース層１３３及びドレイン層１３３の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５の上には、配線層１１４が設けられている。図１０の例では、例えば、センスアンプユニット領域ＳＡＤＬｂのトランジスタのソース層１３３及びドレイン層１３３のいずれかの上にコンタクトプラグ１１５を介して設けられた配線層１１４は、Ｙ方向に沿ってセンスアンプユニット領域ＳＡＤＬｂからフックアップ領域ＢＬＨＵａまで延びる。この配線層１１４は、フックアップ領域ＢＬＨＵａのトランジスタのソース層１１９の上に設けられたコンタクトプラグ１１５と接する。
ゲート電極１３１の上には、コンタクトプラグ１１６が設けられている。コンタクトプラグ１１６は、ゲート電極１３１と配線層１１４との間を電気的に接続する。コンタクトプラグ１１６の上には、配線層１１４が設けられている。
図１２は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩＩＩ－ＩＩＩ線に沿った断面図である。
第１領域における絶縁層１１１の上方の断面構造は、図１０で示したセンスアンプユニット領域ＳＡＤＬｂにおける絶縁層１１１の上方の断面構造と同様である。
第２領域における絶縁層１１１の上方の断面構造は、図９で示した絶縁層１１１の上方の断面構造と同様である。
第１領域において、半導体基板１２２及び絶縁層１１１には、トランジスタが設けられている。図１２の例では、図１０で示したセンスアンプユニット領域ＳＡＤＬｂに設けられるトランジスタが示されている。図１２に示される１つの不純物拡散層領域１３３は、ソース層１３３またはドレイン層１３３である。
第２領域において、半導体基板１２２及び絶縁層１１１には、トランジスタが設けられている。図１２の例では、カラムドライバ領域ＣＤＡｂに設けられるトランジスタが示されている。カラムドライバ領域ＣＤＡｂに設けられるトランジスタは、例えば、３つのトランジスタを含む。この３つのトランジスタの各々は、ゲート電極１４１、絶縁層１４２、ソース層１４３、及びドレイン層１４３を含む。
半導体基板１２２内のウェル領域１４４に、ソース層１４３及びドレイン層１４３が設けられている。これらのソース層１４３及びドレイン層１４３は、例えば、紙面左側からソース層１４３、ドレイン層１４３、ソース層１４３、ドレイン層１４３の順に配置される。３つのトランジスタのうち、Ｘ方向に隣り合う２つのトランジスタは、ソース層１４３またはドレイン層１４３を共有する。
半導体基板１２２の上には、ソース層１４３とドレイン層１４３との間に、絶縁層１４２が設けられている。絶縁層１４２は、トランジスタのゲート絶縁膜として機能する。絶縁層１４２は、絶縁材料により構成される。絶縁層１４２の上には、ゲート電極１４１が設けられている。ゲート電極１４１は、導電材料により構成される。
半導体基板１２２の上面（表面近傍）には、例えば、絶縁層１４５が設けられている。絶縁層１４５は、半導体基板１２２の上面と接する。絶縁層１４５は、ウェル領域１４４を電気的に分離するために設けられる。絶縁層１４５は、絶縁材料により構成される。
ソース層１４３及びドレイン層１４３の上には、コンタクトプラグ１１５が設けられている。コンタクトプラグ１１５は、ソース層１４３及びドレイン層１４３と、配線層１１４との間を電気的に接続する。コンタクトプラグ１１５の上には、配線層１１４が設けられている。
ゲート電極１４１の上には、コンタクトプラグ１１６が設けられている。コンタクトプラグ１１６は、ゲート電極１４１と配線層１１４との間を電気的に接続する。コンタクトプラグ１１６の上には、配線層１１４が設けられている。
１．１．９ カラムドライバ及びセンスアンプモジュールのレイアウトの詳細
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトの詳細について説明する。
図１３は、カラムドライバ４０及びセンスアンプモジュール４１の詳細なレイアウトの一例を示す図である。図１３は、図７の領域Ａ１を示す。
第１領域は、複数の区画ＳＥＧを含む。複数の区画ＳＥＧは、例えば、Ｘ方向に並んで配置される。
区画ＳＥＧは、センスアンプユニット領域ＳＳＡＤＬ＜０＞～ＳＳＡＤＬ＜１５＞、プリチャージ回路領域ＳＰＣＡａ～ＳＰＣＡｃ、フックアップ領域ＳＢＬＨＵ＜０＞～ＳＢＬＨＵ＜１５＞、及びラッチ回路領域ＳＬＴＡを含む。
センスアンプユニット領域ＳＳＡＤＬ＜０＞～ＳＳＡＤＬ＜４＞は、第１領域のセンスアンプユニット領域ＳＡＤＬａに含まれる。センスアンプユニット領域ＳＳＡＤＬ＜４＞～ＳＳＡＤＬ＜７＞は、第１領域のセンスアンプユニット領域ＳＡＤＬｂに含まれる。センスアンプユニット領域ＳＳＡＤＬ＜８＞～ＳＳＡＤＬ＜１１＞は、第１領域のセンスアンプユニット領域ＳＡＤＬｃに含まれる。センスアンプユニット領域ＳＳＡＤＬ＜１２＞～ＳＳＡＤＬ＜１５＞は、第１領域のセンスアンプユニット領域ＳＡＤＬｄに含まれる。
例えば、センスアンプユニット領域ＳＳＡＤＬ＜０＞には、センスアンプユニットＳＡＵ＜０＞が設けられる。センスアンプユニット領域ＳＳＡＤＬ＜１＞には、センスアンプユニットＳＡＵ＜１＞が設けられる。センスアンプユニット領域ＳＳＡＤＬ＜２＞～ＳＳＡＤＬ＜１５＞についても同様である。
プリチャージ回路領域ＳＰＣＡａは、第１領域のプリチャージ回路領域ＰＣＡａに含まれる。プリチャージ回路領域ＳＰＣＡｂは、第１領域のプリチャージ回路領域ＰＣＡｂに含まれる。プリチャージ回路領域ＳＰＣＡｃは、第１領域のプリチャージ回路領域ＰＣＡｃに含まれる。
フックアップ領域ＳＢＬＨＵ＜０＞～ＳＢＬＨＵ＜７＞は、第１領域のフックアップ領域ＢＬＨＵａに含まれる。フックアップ領域ＳＢＬＨＵ＜８＞～ＳＢＬＨＵ＜１５＞は、第１領域のフックアップ領域ＢＬＨＵｂに含まれる。
フックアップ領域ＳＢＬＨＵ＜０＞には、センスアンプユニットＳＡＵ＜０＞に対応するＢＬフックアップ回路ＢＨＣが設けられる。フックアップ領域ＳＢＬＨＵ＜１＞には、センスアンプユニットＳＡＵ＜１＞に対応するＢＬフックアップ回路ＢＨＣが設けられる。フックアップ領域ＳＢＬＨＵ＜２＞～ＳＢＬＨＵ＜１５＞についても同様である。
ラッチ回路領域ＳＬＴＡは、第１領域のラッチ回路領域ＬＴＡに含まれる。ラッチ回路領域ＳＬＴＡには、ラッチ回路ＸＤＬ＜１５：０＞が設けられる。
図１４は、センスアンプモジュール４１内の素子のレイアウトの一例を示す図である。図１４は、図１３の領域Ａ２を示す。図１４には、センスアンプユニットＳＡＵのトランジスタ、ＢＬフックアップ回路ＢＨＣのトランジスタ、及びプリチャージ回路ＤＢＰのトランジスタが示されている。これら以外の素子は省略されている。
Ｘ方向において、第１領域の長さと第２領域の長さの比は、例えば１０～４０：１である。
第１領域において、区画ＳＥＧ内のセンスアンプユニット領域ＳＳＡＤＬ＜０＞には、複数のトランジスタＴｒが設けられている。複数のトランジスタＴｒは、例えば、Ｙ方向に並んで配置される。図示せぬ半導体基板１２２内に、トランジスタＴｒのソース層１３３及びドレイン層１３３が設けられている。ソース層１３３と、ドレイン層１３３とは、Ｙ方向に沿って離間している。半導体基板の上には、ソース層１３３とドレイン層１３３との間に、図示せぬ絶縁層を介してトランジスタＴｒのゲート電極１３１が設けられている。複数のトランジスタＴｒによって、センスアンプユニットＳＡＵ＜０＞が構成される。センスアンプユニット領域ＳＳＡＤＬ＜１＞～ＳＳＡＤＬ＜７＞には、センスアンプユニット領域ＳＳＡＤＬ＜０＞と同様に、複数のトランジスタＴｒが設けられる。
区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜０＞には、トランジスタ５０Ａ及び５０Ｂが設けられている。トランジスタ５０Ａ及び５０Ｂは、例えば、Ｙ方向に並んで配置される。図示せぬ半導体基板１２２内に、トランジスタ５０Ａのソース層１１９及びドレイン層１１９が設けられている。ソース層１１９と、ドレイン層１１９とは、Ｙ方向に沿って離間している。半導体基板の上には、トランジスタ５０Ａのソース層１１９とドレイン層１１９との間に、図示せぬ絶縁層を介してトランジスタ５０Ａのゲート電極１１７が設けられている。また、半導体基板内に、トランジスタ５０Ｂのソース層１１９及びドレイン層１１９が設けられている。ソース層１１９と、ドレイン層１１９とは、Ｙ方向に沿って離間している。半導体基板の上には、トランジスタ５０Ｂのソース層１１９とドレイン層１１９との間に、図示せぬ絶縁層を介してトランジスタ５０Ｂのゲート電極１１７が設けられている。トランジスタ５０Ａ及び５０Ｂは、ソース層１１９及びドレイン層１１９のいずれかを共有する。この共有するソース層１１９またはドレイン層１１９は、ビット線ＢＬに接続される。トランジスタ５０Ａの、トランジスタ５０Ｂと共有しないソース層１１９またはドレイン層１１９は、センスアンプユニットＳＡＵ＜０＞に接続される。トランジスタ５０Ａ及び５０Ｂによって、センスアンプユニットＳＡＵ＜０＞に対応するＢＬフックアップ回路ＢＨＣが構成される。
フックアップ領域ＳＢＬＨＵ＜１＞には、フックアップ領域ＳＢＬＨＵ＜０＞と同様に、トランジスタ５０Ａ及び５０Ｂが設けられる。フックアップ領域ＳＢＬＨＵ＜０＞内のトランジスタ５０Ｂ、及びフックアップ領域ＳＢＬＨＵ＜１＞内のトランジスタ５０Ｂは、ソース層１１９及びドレイン層１１９のいずれかを共有する。この共有するソース層１１９またはドレイン層１１９は、カラムドライバ４０に接続される。トランジスタ５０Ａの、トランジスタ５０Ｂと共有しないソース層１１９またはドレイン層１１９は、センスアンプユニットＳＡＵ＜１＞に接続される。フックアップ領域ＳＢＬＨＵ＜２＞及びＳＢＬＨＵ＜３＞、フックアップ領域ＳＢＬＨＵ＜４＞及びＳＢＬＨＵ＜５＞、並びにフックアップ領域ＳＢＬＨＵ＜６＞及びＳＢＬＨＵ＜７＞には、フックアップ領域ＳＢＬＨＵ＜０＞及びＳＢＬＨＵ＜１＞と同様に、２つのトランジスタ５０Ａ、及び２つのトランジスタ５０Ｂが設けられる。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａには、トランジスタＴｎ１が設けられている。図示せぬ半導体基板１２２内に、トランジスタＴｎ１のソース層１５３及びドレイン層１５３が設けられている。ソース層１５３と、ドレイン層１５３とは、Ｙ方向に沿って離間している。半導体基板の上には、ソース層１５３とドレイン層１５３との間に、図示せぬ絶縁層を介してトランジスタＴｎ１のゲート電極１５１が設けられている。
第２領域において、プリチャージ回路領域ＰＣＡａには、３つのトランジスタＴｐＡ～ＴｐＣが設けられている。３つのトランジスタＴｐＡ～ＴｐＣは、例えば、Ｘ方向に並んで配置される。図示せぬ半導体基板１２２内に、トランジスタＴｐＡ～ＴｐＣのソース層１６３及びドレイン層１６３が設けられている。ソース層１６３と、ドレイン層１６３とは、Ｘ方向に沿って離間している。これらのソース層１６３及びドレイン層１６３は、例えば、紙面左側から順に、ソース層１６３、ドレイン層１６３、ソース層１６３、ドレイン層１６３に対応する。トランジスタＴｐＡ及びトランジスタＴｐＢは、ドレイン層１６３を共有する。トランジスタＴｐＢ及びトランジスタＴｐＣは、ソース層１６３を共有する。半導体基板の上には、ソース層１６３とドレイン層１６３との間に、図示せぬ絶縁層を介してトランジスタＴｐＡ～ＴｐＣのいずれかのゲート電極１６１が設けられている。３つのトランジスタＴｐＡ～ＴｐＣによって、トランジスタＴｐ１が構成される。トランジスタＴｐＣのソース層１６３及びドレイン層１６３は、トランジスタＴｎ１のソース層１５３またはドレイン層１５３に接続される。トランジスタＴｐ１は、低耐圧ｐチャネルＭＯＳトランジスタである。トランジスタＴｐ１は、複数の区画ＳＥＧ内のトランジスタＴｎ１を介して複数のバスＤＢＵＳを充電させるため、大電流を流す必要があり、トランジスタＴｎ１よりもゲート幅が大きい。
図１５は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図１５は、図１３の領域Ａ３を示す。図１５には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図１５では、これら以外の回路は省略されている。
第１領域の区画ＳＥＧには、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅが設けられている。バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅは、Ｙ方向に沿って延びる。バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２と、バスＤＢＵＳ＿Ｅとは、Ｘ方向に離間して設けられている。バスＤＢＵＳ＿Ｏ１と、バスＤＢＵＳ＿Ｏ２との間には、トランジスタＴｖが設けられている。トランジスタＴｖは、例えば、センスアンプユニット領域ＳＳＡＤＬ＜７：４＞及びセンスアンプユニット領域ＳＳＡＤＬ＜１１：８＞の領域のいずれかに配置される。または、これらの領域の間や、これらの領域にまたがって配置される。
バスＤＢＵＳ＿Ｏ１は、センスアンプユニット領域ＳＳＡＤＬ＜７：０＞内の図示せぬセンスアンプユニットＳＡＵ＜７：０＞に接続される。バスＤＢＵＳ＿Ｏ１の一端は、センスアンプユニット領域ＳＳＡＤＬ＜０＞に位置し、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ＿Ｏ１の他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ＿Ｏ２の一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ＿Ｏ２の他端は、ラッチ回路ＸＤＬ＜７：０＞に接続される。
バスＤＢＵＳ＿Ｅは、センスアンプユニット領域ＳＳＡＤＬ＜１５：８＞内の図示せぬセンスアンプユニットＳＡＵ＜１５：８＞に接続される。バスＤＢＵＳ＿Ｅの一端は、センスアンプユニット領域ＳＳＡＤＬ＜８＞に位置し、センスアンプユニットＳＡＵ＜８＞に接続される。バスＤＢＵＳ＿Ｅの他端は、ラッチ回路ＸＤＬ＜１５：８＞に接続される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａ、すなわち区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＹ方向に隣り合う領域には、トランジスタＴｎ１が設けられている。第２領域のプリチャージ回路領域ＰＣＡａ、すなわち第２領域の、区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＸ方向に隣り合う領域には、トランジスタＴｐ１が設けられている。トランジスタＴｎ１の一端は、位置ＰＯ１においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ１は、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＯＰＣ１が入力される。トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂ、すなわち区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＹ方向に隣り合う領域には、トランジスタＴｎ３が設けられている。第２領域のプリチャージ回路領域ＰＣＡｂ、すなわち第２領域の、区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＸ方向に隣り合う領域には、トランジスタＴｐ３が設けられている。トランジスタＴｎ３の一端は、位置ＰＥ１においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ１は、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ３の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＥＰＣ１が入力される。トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃ、すなわちＹ方向において、センスアンプユニット領域ＳＳＡＤＬ＜１５：１２＞の、フックアップ領域ＳＢＬＨＵ＜１５：８＞とは反対側に位置する領域には、トランジスタＴｎ２及びＴｎ４が設けられている。第２領域のプリチャージ回路領域ＰＣＡｃには、トランジスタＴｐ２が設けられている。トランジスタＴｎ２の一端は、位置ＰＯ２においてバスＤＢＵＳ＿Ｏ２に接続される。位置ＰＯ２は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＯＰＣ２が入力される。トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ４の一端は、位置ＰＥ２においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ２は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ４の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ４のゲートには制御信号ＤＥＰＣ２が入力される。
ここで、バスＤＢＵＳ＿Ｏ１の一端（センスアンプユニット領域ＳＳＡＤＬ＜０＞）から位置ＰＯ１までのバスＤＢＵＳ＿Ｏ１の長さ及び寄生抵抗を、それぞれＬＯ１、ＲＯ１とする。位置ＰＯ１からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さ及び寄生抵抗を、それぞれＬＯ２、ＲＯ２とする。バスＤＢＵＳ＿Ｅの一端（センスアンプユニット領域ＳＳＡＤＬ＜８＞）から位置ＰＥ１までのバスＤＢＵＳ＿Ｅの長さ及び寄生抵抗を、それぞれＬＥ１、ＲＥ１とする。位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さ及び寄生抵抗を、それぞれＬＥ２、ＲＥ２とする。バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さを、ＬＯｔとする。バスＤＢＵＳ＿Ｅの一端から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さを、ＬＥｔとする。
寄生抵抗ＲＯ１及びＲＯ２は、トランジスタＴｎ１とバスＤＢＵＳ＿Ｏ１とが接続される位置（位置ＰＯ１）によって変動する。これらの抵抗値が変動すると、トランジスタＴｐ１からバスＤＢＵＳ＿Ｏ１の一端までの配線の寄生抵抗の値、及びトランジスタＴｐ１からバスＤＢＵＳ＿Ｏ１の他端までの配線の寄生抵抗の値も変動する。このため、バスＤＢＵＳ＿Ｏ１の充電にかかる時間が変動する。そして、この充電時間は、長さＬＯ１と長さＬＯ２との差が小さい、すなわち寄生抵抗ＲＯ１及びＲＯ２のばらつきが小さいほど短くなる。
同様に、寄生抵抗ＲＥ１及びＲＥ２は、トランジスタＴｎ３とバスＤＢＵＳ＿Ｅとが接続される位置（位置ＰＥ１）によって変動する。これらの抵抗値が変動すると、トランジスタＴｐ３からバスＤＢＵＳ＿Ｅの一端までの配線の寄生抵抗の値、及びトランジスタＴｐ３から位置ＰＥ２までの配線の寄生抵抗の値も変動する。このため、バスＤＢＵＳ＿Ｅの一端から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの充電にかかる時間が変動する。そして、この充電時間は、長さＬＥ１と長さＬＥ２との差が小さい、すなわち寄生抵抗ＲＥ１及びＲＥ２のばらつきが小さいほど短くなる。
以上から、バスＤＢＵＳ＿Ｏ１については、位置ＰＯ１を、長さＬＯ１と長さＬＯ２との差がより小さくなるような位置とするのが好ましい。位置ＰＯ１を、長さＬＯ１と長さＬＯ２とが等しくなる位置、すなわち長さＬＯｔの略１／２となる位置とするのがより好ましい。バスＤＢＵＳ＿Ｅについては、位置ＰＥ１を、長さＬＥ１と長さＬＥ２との差がより小さくなるような位置とするのが好ましい。位置ＰＥ１を、長さＬＥ１と長さＬＥ２が等しくなる位置、すなわち長さＬＥｔの略１／２となる位置とするのがより好ましい。
位置ＰＯ１は、バスＤＢＵＳ＿Ｏ１の中央領域に設定されてもよい。位置ＰＥ１は、バスＤＢＵＳ＿Ｅの中央領域に設定されてもよい。バスＤＢＵＳの中央領域とは、例えば、バスＤＢＵＳの長手方向（Ｙ方向）における中央とその近傍を含む領域、バスＤＢＵＳの長手方向（Ｙ方向）における中央からバスＤＢＵＳの長手方向の両端の各々に向かって広がる領域、等である。
１．２ データ転送動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ３０における、バスＤＢＵＳを用いたデータ転送動作について説明する。以下では、図５に示したセンスアンプユニットＳＡＵ＜０＞内のラッチ回路ＳＤＬとラッチ回路ＸＤＬ＜０＞との間における、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を用いたデータ転送動作を例に挙げて説明する。なお、センスアンプユニットＳＡＵ＜０＞内の他のラッチ回路とラッチ回路ＸＤＬ＜０＞との間のデータ転送動作についても同様である。また、バスＤＢＵＳ＿Ｅを用いたデータ転送動作についても同様である。
図１６は、ラッチ回路ＸＤＬ＜０＞からラッチ回路ＳＤＬへのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図１６では、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓへのデータの書き込みとして、Ｈレベルに対応するデータの転送の後にＬレベルに対応するデータの転送が行われる例が示されている。また、ここでは、ラッチ回路ＸＤＬ＜０＞に記憶されるデータがノードＬＡＴ＿Ｘから出力される例が示されている。なお、図１６では、トランジスタＴｎ１及びＴｎ２が同時にオンまたはオフし、トランジスタＴｖがオン状態である場合を説明する。
まず、Ｈレベルに対応するデータの転送動作について説明する。
時刻ｔ１において制御信号ＤＯＰＣ１及びＤＯＰＣ２がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がプリチャージされてＨレベルになる。その後、制御信号ＤＯＰＣ１及びＤＯＰＣ２がＬレベルにされる。その後、時刻ｔ２において制御信号ＸＴＬがＨレベルにされることにより、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿ＸがＨレベルであることに応じて、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２はＨレベルを維持する。その後、制御信号ＸＴＬがＬレベルにされる。
一方、時刻ｔ１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、制御信号ＬＰＣがＬレベルにされる。その後、時刻ｔ２において制御信号ＤＳＷがＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がＨレベルであることに応じて、バスＬＢＵＳはＨレベルを維持する。その後、制御信号ＤＳＷがＬレベルにされる。
また、時刻ｔ２において制御信号ＳＴＬがＨレベルにされることにより、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓは、バスＬＢＵＳがＨレベルであることに応じて、予め設定されたＨレベルを維持する。その後、制御信号ＳＴＬがＬレベルにされる。
次に、Ｌレベルに対応するデータの転送動作について説明する。
時刻ｔ１１において制御信号ＤＯＰＣ１及びＤＯＰＣ２がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がプリチャージされてＨレベルになる。その後、制御信号ＤＯＰＣ１及びＤＯＰＣ２がＬレベルにされる。その後、時刻ｔ１２において制御信号ＸＴＬがＨレベルにされることにより、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿ＸがＬレベルであることに応じて、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２はＨレベルからＬレベルに変化する。その後、制御信号ＸＴＬがＬレベルにされる。
一方、時刻ｔ１１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、制御信号ＬＰＣがＬレベルにされる。その後、時刻ｔ１２において制御信号ＤＳＷがＨレベルにされることにより、上述した制御信号ＸＴＬの制御によりデータ転送されるバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がＬレベルであることに応じて、バスＬＢＵＳはＨレベルからＬレベルに変化する。その後、制御信号ＤＳＷがＬレベルにされる。
また、時刻ｔ１２において制御信号ＳＴＬがＨレベルにされることにより、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓは、バスＬＢＵＳがＬレベルであることに応じて、予め設定されたＨレベルからＬレベルに変化する。その後、制御信号ＳＴＬがＬレベルにされる。
このように制御信号ＤＯＰＣ１、ＤＯＰＣ２、ＸＴＬ、ＤＳＷ、ＬＰＣ、及びＳＴＬの電圧を制御することにより、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿Ｘに記憶されるデータが、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに転送される。
図１７は、ラッチ回路ＳＤＬからラッチ回路ＸＤＬ＜０＞へのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図１７では、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿Ｘへのデータの書き込みとして、Ｈレベルに対応するデータの転送の後にＬレベルに対応するデータの転送が行われる例が示されている。また、ここでは、ラッチ回路ＳＤＬに記憶されるデータがノードＬＡＴ＿Ｓから出力される例が示されている。なお、図１７では、トランジスタＴｎ１及びＴｎ２が同時にオンまたはオフし、トランジスタＴｖがオン状態である場合を説明する。
まず、Ｈレベルに対応するデータの転送動作について説明する。
時刻ｔ２１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、制御信号ＬＰＣがＬレベルにされる。その後、時刻ｔ２２において制御信号ＳＴＬがＨレベルにされることにより、ラッチ回路ＳＤＬのノードＬＡＴ＿ＳがＨレベルであることに応じて、バスＬＢＵＳはＨレベルを維持する。その後、制御信号ＳＴＬがＬレベルにされる。
次に、時刻ｔ２３において制御信号ＤＯＰＣ１及びＤＯＰＣ２がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がプリチャージされてＨレベルになる。その後、制御信号ＤＯＰＣ１及びＤＯＰＣ２がＬレベルにされる。その後、時刻ｔ２４において制御信号ＤＳＷがＨレベルにされることにより、バスＬＢＵＳがＨレベルであることに応じて、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２はＨレベルを維持する。その後、制御信号ＤＳＷがＬレベルにされる。
また、時刻ｔ２４において制御信号ＸＴＬがＨレベルにされることにより、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿Ｘは、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がＨレベルであることに応じて、予め設定されたＨレベルを維持する。その後、制御信号ＸＴＬがＬレベルにされる。
次に、Ｌレベルに対応するデータの転送動作について説明する。
時刻ｔ３１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、制御信号ＬＰＣがＬレベルにされる。その後、時刻ｔ３２において制御信号ＳＴＬがＨレベルにされることにより、ラッチ回路ＳＤＬのノードＬＡＴ＿ＳがＬレベルであることに応じて、バスＬＢＵＳは、ＨレベルからＬレベルに変化する。その後、制御信号ＳＴＬがＬレベルにされる。
次に、時刻ｔ３３において制御信号ＤＯＰＣ１及びＤＯＰＣ２がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がプリチャージされてＨレベルになる。その後、制御信号ＤＯＰＣ１及びＤＯＰＣ２がＬレベルにされる。その後、時刻ｔ３４において制御信号ＤＳＷがＨレベルにされることにより、バスＬＢＵＳがＬレベルであることに応じて、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２は、ＨレベルからＬレベルに変化する。その後、制御信号ＤＳＷがＬレベルにされる。
また、時刻ｔ３４において制御信号ＸＴＬがＨレベルにされることにより、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿Ｘは、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２がＬレベルであることに応じて、予め設定されたＨレベルからＬレベルに変化する。その後、制御信号ＸＴＬがＬレベルにされる。
このように制御信号ＳＴＬ、ＬＰＣ、ＤＳＷ、ＸＴＬ、ＤＯＰＣ１、及びＤＯＰＣ２の電圧を制御することにより、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに記憶されるデータが、ラッチ回路ＸＤＬ＜０＞のノードＬＡＴ＿Ｘに転送される。
１．３ 効果
本実施形態によれば、ＮＡＮＤ型フラッシュメモリ３０の動作を高速化できる。本効果について以下に説明する。
まず、図１８に、比較例のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトの一例を示す。
図１８に示すように、第１領域のセンスアンプユニット領域ＳＡＤＬｂとセンスアンプユニット領域ＳＡＤＬｃとの間、及び第２領域のカラムドライバ領域ＣＤＡｂとカラムドライバ領域ＣＤＡｃとの間に、プリチャージ回路領域ＰＣＡａが配置される領域が存在する。プリチャージ回路ＤＢＰは、第２領域のプリチャージ回路領域ＰＣＡａと第１領域のプリチャージ回路領域ＰＣＡａとにまたがって配置される。
また、第１領域では、センスアンプユニット領域ＳＡＤＬａとフックアップ領域ＢＬＨＵａとの間の領域には、スペア回路等、動作に必須ではないが有益な回路、が配置されている。センスアンプユニット領域ＳＡＤＬｃとフックアップ領域ＢＬＨＵｂとの間の領域には、スペア回路等、動作に必須ではないが有益な回路、が配置されている。センスアンプユニット領域ＳＡＤＬｄとラッチ回路領域ＬＴＡとの間の領域には、プリチャージ回路領域ＰＣＡｂが配置されている。
第２領域では、第１領域のフックアップ領域ＢＬＨＵａとＸ方向に隣り合う領域には、回路等は何も配置されていない。第１領域のフックアップ領域ＢＬＨＵｂとＸ方向に隣り合う領域には、回路等は何も配置されていない。第２領域のプリチャージ回路領域ＰＣＡｂ、及び第１領域のプリチャージ回路領域ＰＣＡｂは、Ｘ方向に並んで配置される。プリチャージ回路ＤＢＰは、第２領域のプリチャージ回路領域ＰＣＡｂと第１領域のプリチャージ回路領域ＰＣＡｂとにまたがって配置される。
第１領域及び第２領域の他の領域は、第１実施形態の図７と同様のレイアウトを有する。
次に、図１９に、比較例のセンスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図１９は、図１８の領域Ａ３を示す。図１９には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図１９では、これら以外の回路は省略されている。
図１９に示すように、第１領域の区画ＳＥＧには、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅが設けられている。バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅは、Ｙ方向に沿って延びる。バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２と、バスＤＢＵＳ＿Ｅとは、Ｘ方向に離間して設けられている。バスＤＢＵＳ＿Ｏ１と、バスＤＢＵＳ＿Ｏ２との間には、トランジスタＴｖが設けられている。トランジスタＴｖは、例えば、プリチャージ回路領域ＳＰＣＡａ内に配置される。
バスＤＢＵＳ＿Ｏ１は、センスアンプユニット領域ＳＳＡＤＬ＜７：０＞内の図示せぬセンスアンプユニットＳＡＵ＜７：０＞に接続される。バスＤＢＵＳ＿Ｏ１の一端は、センスアンプユニット領域ＳＳＡＤＬ＜０＞に位置し、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ＿Ｏ１の他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ＿Ｏ２の一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ＿Ｏ２の他端は、ラッチ回路ＸＤＬ＜７：０＞に接続される。
バスＤＢＵＳ＿Ｅは、センスアンプユニット領域ＳＳＡＤＬ＜１５：８＞内の図示せぬセンスアンプユニットＳＡＵ＜１５：８＞に接続される。バスＤＢＵＳ＿Ｅの一端は、位置ＰＥ１に位置する。バスＤＢＵＳ＿Ｅの他端は、ラッチ回路ＸＤＬ＜１５：８＞に接続される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａには、トランジスタＴｎ１及びＴｎ３が設けられている。第２領域のプリチャージ回路領域ＰＣＡａには、トランジスタＴｐ１が設けられている。トランジスタＴｎ１の一端は、位置ＰＯ１においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ１は、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＯＰＣ１が入力される。トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ３の一端は、位置ＰＥ１においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ１は、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ３の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＥＰＣ１が入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂには、トランジスタＴｎ２及びＴｎ４が設けられている。第２領域のプリチャージ回路領域ＰＣＡｂには、トランジスタＴｐ２が設けられている。トランジスタＴｎ２の一端は、位置ＰＯ２においてバスＤＢＵＳ＿Ｏ２に接続される。位置ＰＯ２は、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＯＰＣ２が入力される。トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ４の一端は、位置ＰＥ２においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ２は、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ４の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ４のゲートには制御信号ＤＥＰＣ２が入力される。
これに対し、本実施形態では、トランジスタＴｐ１を、第２領域のプリチャージ回路領域ＰＣＡａ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＸ方向に隣り合う領域）に配置する。トランジスタＴｎ１を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａ（フックアップ領域ＳＢＬＨＵ＜７：０＞とＹ方向に隣り合う領域）に配置する。これにより、トランジスタＴｎ１の一端とバスＤＢＵＳ＿Ｏ１が接続される位置ＰＯ１は、バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さＬＯｔの中央に近い位置となる。このため、比較例のように、位置ＰＯ１が本実施形態よりもバスＤＢＵＳ＿Ｏ１のトランジスタＴｖ側の端部寄りに位置する場合と比べて、バスＤＢＵＳ＿Ｏ１の一端から位置ＰＯ１までのバスＤＢＵＳ＿Ｏ１の寄生抵抗ＲＯ１、及び位置ＰＯ１からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の寄生抵抗ＲＯ２のばらつきを抑制できる。よって、バスＤＢＵＳ＿Ｏ１の充電時間を短縮できる。
また、トランジスタＴｐ３を、第２領域のプリチャージ回路領域ＰＣＡｂ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＸ方向に隣り合う領域）に配置する。トランジスタＴｎ３を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂ（フックアップ領域ＳＢＬＨＵ＜１５：８＞とＹ方向に隣り合う領域）に配置する。トランジスタＴｎ４を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃに配置する。これにより、トランジスタＴｎ３の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ１は、バスＤＢＵＳ＿Ｅの一端から、トランジスタＴｎ４の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さＬＥｔの中央に近い位置となる。このため、バスＤＢＵＳ＿Ｏ１と同様に、バスＤＢＵＳ＿Ｅの一端から位置ＰＥ１までのバスＤＢＵＳ＿Ｅの寄生抵抗ＲＥ１、及び位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの寄生抵抗ＲＥ２のばらつきを抑制できる。また、寄生抵抗ＲＥ１及びＲＥ２は、比較例のように、位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さが本実施形態よりも長い場合の位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの寄生抵抗と比べて、小さくなる。よって、バスＤＢＵＳ＿Ｅの一端から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの充電時間を短縮できる。
以上から、本実施形態によれば、ＮＡＮＤ型フラッシュメモリ３０の動作（ラッチ回路ＸＤＬからラッチ回路ＳＤＬへのデータ転送動作、及びラッチ回路ＳＤＬからラッチ回路ＸＤＬへのデータ転送動作）を高速化できる。
また、本実施形態では、トランジスタＴｐ１を、第２領域のプリチャージ回路領域ＰＣＡａ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＸ方向に隣り合う領域）に配置する。トランジスタＴｐ３を、第２領域のプリチャージ回路領域ＰＣＡｂ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＸ方向に隣り合う領域）に配置する。このため、比較例のように第１領域のセンスアンプユニット領域ＳＡＤＬｂとセンスアンプユニット領域ＳＡＤＬｃとの間、及び第２領域のカラムドライバ領域ＣＤＡｂとカラムドライバ領域ＣＤＡｃとの間に、プリチャージ回路領域ＰＣＡａを設けなくてよい。すなわち、第１領域のセンスアンプユニット領域ＳＡＤＬｂとセンスアンプユニット領域ＳＡＤＬｃとの間隔、及び第２領域のカラムドライバ領域ＣＤＡｂとカラムドライバ領域ＣＤＡｃとの間隔をゼロにすることができる。よって、本実施形態によれば、ＮＡＮＤ型フラッシュメモリ３０の面積を削減できる。
本実施形態では、第２領域における、第１領域のフックアップ領域ＢＬＨＵａとＸ方向に隣り合う領域、及び第１領域のフックアップ領域ＢＬＨＵｂとＸ方向に隣り合う領域、すなわち図１８に示す比較例では空いている領域、にプリチャージ回路領域ＰＣＡａ及びＰＣＡｂをそれぞれ配置する。このため、本実施形態によれば、比較例に比べ、トランジスタＴｐ（Ｔｐ３）が１つ増えたことによる、ＮＡＮＤ型フラッシュメモリ３０の面積の増加はない。
２． 第２実施形態
第２実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ３０では、カラムドライバ４０及びセンスアンプモジュール４１のレイアウトが第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
２．１ カラムドライバ及びセンスアンプモジュールのレイアウト
図２０は、カラムドライバ４０及びセンスアンプモジュール４１のレイアウトの一例を示す平面図である。図２０は、プレーンＰＬＮ０内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを示す。他のプレーンＰＬＮ内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトも、図２０と同様のレイアウトを有する。
図２０に示すように、第１領域では、センスアンプユニット領域ＳＡＤＬｂとセンスアンプユニット領域ＳＡＤＬｃとの間の領域に、スペア回路等、動作に必須ではないが有益な回路、が配置されている領域が存在する。第２領域では、カラムドライバ領域ＣＤＡｂとカラムドライバ領域ＣＤＡｃとの間の領域に、スペア回路等、動作に必須ではないが有益な回路、が配置されている領域が存在する。第１領域及び第２領域の他の領域は、第１実施形態の図７と同様のレイアウトを有する。
図２１は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図２１は、図２０の領域Ａ３を示す。図２１には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図２１では、これら以外の回路は省略されている。
トランジスタＴｖは、例えば、センスアンプユニット領域ＳＳＤＬ＜７：４＞、センスアンプユニット領域ＳＳＤＬ＜７：４＞とセンスアンプユニット領域ＳＳＤＬ＜１１：８＞の間の領域、及びセンスアンプユニット領域ＳＳＤＬ＜１１：８＞の領域のいずれかに配置される。または、これらの領域の間や、これらの領域のいくつかの領域にまたがって配置される。第１領域及び第２領域の他の領域は、第１実施形態の図１５と同様のレイアウトを有する。
ここで、バスＤＢＵＳ＿Ｏ１の一端（センスアンプユニット領域ＳＳＡＤＬ＜０＞）から位置ＰＯ１までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ２ａとする。位置ＰＯ１から位置ＰＥ１までの長さを、Ｌ２ｂとする。位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さを、Ｌ２ｃとする。
本実施形態では、例えば、位置ＰＯ１を、長さＬ２ａが長さＬ２ｂの略１／２となる位置とする。位置ＰＥ１を、長さＬ２ｃが長さＬ２ｂの略１／２となる位置とする。
２．２ 効果
本実施形態によれば、第１実施形態と同様に、トランジスタＴｎ１の一端とバスＤＢＵＳ＿Ｏ１が接続される位置ＰＯ１は、バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さの中央に近い位置となる。また、第１実施形態と同様に、トランジスタＴｎ３の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ１は、バスＤＢＵＳ＿Ｅの一端から、トランジスタＴｎ４の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さの中央に近い位置となる。よって、第１実施形態と同様に、バスＤＢＵＳの充電時間を短縮化し、ＮＡＮＤ型フラッシュメモリ３０の動作を高速化できる。
３． 第３実施形態
第３実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ３０では、カラムドライバ４０及びセンスアンプモジュール４１のレイアウトが第２実施形態と異なる。以下では、第２実施形態と異なる点を中心に説明する。
３．１ カラムドライバ及びセンスアンプモジュールのレイアウト
図２２は、カラムドライバ４０及びセンスアンプモジュール４１のレイアウトの一例を示す平面図である。図２２は、プレーンＰＬＮ０内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを示す。他のプレーンＰＬＮ内のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトも、図２２と同様のレイアウトを有する。
図２２に示すように、第１領域では、センスアンプユニット領域ＳＡＤＬｂとセンスアンプユニット領域ＳＡＤＬｃとの間の領域に、プリチャージ回路領域ＰＣＡｄが配置されている。第２領域では、カラムドライバ領域ＣＤＡｂとカラムドライバ領域ＣＤＡｃとの間の領域に、プリチャージ回路領域ＰＣＡｄが配置されている。第１領域及び第２領域の他の領域は、第１実施形態の図７と同様のレイアウトを有する。
図２３は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図２３は、図２２の領域Ａ３を示す。図２３には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図２３では、これら以外の回路は省略されている。
トランジスタＴｖは、例えば、プリチャージ回路領域ＳＰＣＡｄ内に配置される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｄには、トランジスタＴｎ５及びＴｎ６が設けられている。第２領域のプリチャージ回路領域ＰＣＡｄには、トランジスタＴｐ４が設けられている。トランジスタＴｎ５の一端は、位置ＰＯ３においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ３は、例えば、プリチャージ回路領域ＳＰＣＡｄ内に位置する。トランジスタＴｎ５の他端は、トランジスタＴｐ４の一端に接続される。トランジスタＴｎ５のゲートには制御信号ＤＯＰＣ３が入力される。トランジスタＴｐ４の他端には電圧ＶＤＤＳＡ４が印加される。トランジスタＴｐ４のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ６の一端は、位置ＰＥ３においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ３は、例えば、プリチャージ回路領域ＳＰＣＡｄ内に位置する。トランジスタＴｎ６の他端は、トランジスタＴｐ４の一端に接続される。トランジスタＴｎ６のゲートには制御信号ＤＥＰＣ３が入力される。図２３では、位置ＰＯ３と位置ＰＥ３のＹ方向の位置が同じ例を挙げたが、両者の位置は異なっていてもよい。例えば、Ｙ方向において、位置ＰＯ３は位置ＰＥ３より正側に位置していてもよい。
第１領域及び第２領域の他の領域は、第１実施形態の図１５と同様のレイアウトを有する。
ここで、バスＤＢＵＳ＿Ｏ１の一端（センスアンプユニット領域ＳＳＡＤＬ＜０＞）から位置ＰＯ１までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ３ａとする。位置ＰＯ１から位置ＰＯ３までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ３ｂとする。位置ＰＥ３から位置ＰＥ１までのバスＤＢＵＳ＿Ｅの長さを、Ｌ３ｃとする。位置ＰＥ１から位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さを、Ｌ３ｄとする。
本実施形態では、例えば、バスＤＢＵＳ＿Ｏ１の他端近傍に位置ＰＯ３を配置し、バスＤＢＵＳ＿Ｅの一端近傍に位置ＰＥ３を配置する。また、位置ＰＯ１、ＰＯ３、ＰＥ３、ＰＥ１、及びＰＥ２を、長さＬ３ａ、Ｌ３ｂ、Ｌ３ｃ、及びＬ３ｄが略同等となる位置とする。
３．２ 効果
本実施形態によれば、第１実施形態と同様に、トランジスタＴｎ１の一端とバスＤＢＵＳ＿Ｏ１が接続される位置ＰＯ１は、バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さの中央に近い位置となる。また、第１実施形態と同様に、トランジスタＴｎ３の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ１は、トランジスタＴｎ６の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ３から、トランジスタＴｎ４の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ２までのバスＤＢＵＳ＿Ｅの長さの中央に近い位置となる。すなわち、位置ＰＯ３及びＰＥ３の位置関係に起因して、長さＬ３ａと長さＬ３ｂとの差、及び長さＬ３ｃと長さＬ３ｄとの差がより小さくなる。このため、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｅの充電距離をより短くできる。よって、バスＤＢＵＳの充電時間を短縮化できる。
また、本実施形態によれば、位置ＰＯ１に電圧ＶＤＤＳＡ１が印加され、位置ＰＯ３に電圧ＶＤＤＳＡ４が印加されることにより、位置ＰＯ１からだけでなく位置ＰＯ３からもバスＤＢＵＳ＿Ｏ１を充電できる。位置ＰＥ１に電圧ＶＤＤＳＡ３が印加され、位置ＰＥ２に電圧ＶＤＤＳＡ２が印加され、位置ＰＥ３に電圧ＶＤＤＳＡ４が印加されることにより、位置ＰＥ１及びＰＥ２からだけでなく位置ＰＥ３からもバスＤＢＵＳ＿Ｅを充電できる。このため、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｅの充電速度は、第１実施形態よりも向上する。よって、第１実施形態に比して、バスＤＢＵＳの充電時間を短縮化し、ＮＡＮＤ型フラッシュメモリ３０の動作を高速化できる。
４． 第４実施形態
第４実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ３０は、センスアンプモジュール４１内に接地電圧ＶＳＳに接続されるトランジスタを含む点で第２実施形態と異なる。以下では、第２実施形態と異なる点を中心に説明する。
４．１ センスアンプモジュールの回路構成
センスアンプモジュール４１の回路構成について、図２４及び図２５を用いて説明する。
図２４は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図２４は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜０＞を抽出して示している。センスアンプユニットＳＡＵ＜１＞～ＳＡＵ＜７＞も、センスアンプユニットＳＡＵ＜０＞と同様の構成を有する。
図２４に示すように、本実施形態では、センスアンプモジュール４１は、第１実施形態の図５に示す回路構成要素の他に、プリチャージ回路ＤＢＰ５及びＤＢＰ６を更に含む。
バスＤＢＵＳ＿Ｏ１に接続されるプリチャージ回路ＤＢＰ５は、ｎチャネルＭＯＳトランジスタＴｎ７を含む。
トランジスタＴｎ７の一端は、バスＤＢＵＳ＿Ｏ１に接続される。トランジスタＴｎ７の他端には電圧ＶＳＳＳＡ１が印加される。電圧ＶＳＳＳＡ１は、例えば、接地電圧ＶＳＳである。トランジスタＴｎ７のゲートには制御信号ＤＯＤＣ４が入力される。制御信号ＤＯＤＣ４は、例えば、シーケンサ３５によって生成される。トランジスタＴｎ７がオン状態の場合、バスＤＢＵＳ＿Ｏ１に電圧ＶＳＳＳＡ１が印加される。これにより、バスＤＢＵＳ＿Ｏ１が放電される。
バスＤＢＵＳ＿Ｏ２に接続されるプリチャージ回路ＤＢＰ６は、ｎチャネルＭＯＳトランジスタＴｎ８を含む。
トランジスタＴｎ８の一端は、バスＤＢＵＳ＿Ｏ２に接続される。トランジスタＴｎ８の他端には電圧ＶＳＳＳＡ２が印加される。電圧ＶＳＳＳＡ２は、例えば、接地電圧ＶＳＳである。制御信号ＤＯＤＣ５は、例えば、シーケンサ３５によって生成される。トランジスタＴｎ８がオン状態の場合、バスＤＢＵＳ＿Ｏ２に電圧ＶＳＳＳＡ２が印加される。これにより、バスＤＢＵＳ＿Ｏ２が放電される。
バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２には、プリチャージ回路ＤＢＰ５及びＤＢＰ６によって同じタイミングで電圧が印加されてもよいし、異なるタイミングで電圧が印加されてもよい。換言すると、シーケンサ３５は、トランジスタＴｎ７及びＴｎ８を同じタイミングでオンさせてもよいし、異なるタイミングでオンさせてもよい。
トランジスタＴｖがオン状態であって、トランジスタＴｎ７がオン状態の場合には、バスＤＢＵＳ＿Ｏ１だけでなくバスＤＢＵＳ＿Ｏ２にも電圧ＶＳＳＳＡ１が印加される。また、トランジスタＴｖがオン状態であって、トランジスタＴｎ８がオン状態の場合には、バスＤＢＵＳ＿Ｏ２だけでなくバスＤＢＵＳ＿Ｏ１にも電圧ＶＳＳＳＡ２が印加される。換言すると、トランジスタＴｖがオン状態の場合、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電を同時に行うことができる。
他方で、トランジスタＴｖがオフ状態であって、トランジスタＴｎ７がオン状態の場合には、バスＤＢＵＳ＿Ｏ１に電圧ＶＳＳＳＡ１が印加される。また、トランジスタＴｖがオフ状態であって、トランジスタＴｎ８がオン状態の場合には、バスＤＢＵＳ＿Ｏ２に電圧ＶＳＳＳＡ２が印加される。換言すると、トランジスタＴｖがオフ状態の場合、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電を別々に行うことができる。
図２４の他の構成は、第１実施形態の図５と同様である。
図２５は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図２５は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜８＞を抽出して示している。センスアンプユニットＳＡＵ＜９＞～ＳＡＵ＜１５＞も、センスアンプユニットＳＡＵ＜８＞と同様の構成を有する。
図２５に示すように、本実施形態では、センスアンプモジュール４１は、第１実施形態の図６に示す回路構成要素の他に、プリチャージ回路ＤＢＰ７及びＤＢＰ８を更に含む。
バスＤＢＵＳ＿Ｅに接続されるプリチャージ回路ＤＢＰ７は、ｎチャネルＭＯＳトランジスタＴｎ９を含む。
トランジスタＴｎ９の一端は、バスＤＢＵＳ＿Ｅに接続される。トランジスタＴｎ９の他端には電圧ＶＳＳＳＡ３が印加される。電圧ＶＳＳＳＡ３は、例えば、接地電圧ＶＳＳである。トランジスタＴｎ９のゲートには制御信号ＤＥＤＣ４が入力される。制御信号ＤＥＤＣ４は、例えば、シーケンサ３５によって生成される。トランジスタＴｎ９がオン状態の場合、バスＤＢＵＳ＿Ｅに電圧ＶＳＳＳＡ３が印加される。
バスＤＢＵＳ＿Ｅに接続されるプリチャージ回路ＤＢＰ８は、ｎチャネルＭＯＳトランジスタＴｎ１０を含む。
トランジスタＴｎ１０の一端は、バスＤＢＵＳ＿Ｅに接続される。トランジスタＴｎ１０の他端には電圧ＶＳＳＳＡ２が印加される。トランジスタＴｎ１０のゲートには制御信号ＤＥＤＣ５が入力される。制御信号ＤＥＤＣ５は、例えば、シーケンサ３５によって生成される。トランジスタＴｎ５がオン状態の場合、バスＤＢＵＳ＿Ｅに電圧ＶＤＤＳＡ２が印加される。
バスＤＢＵＳ＿Ｅには、プリチャージ回路ＤＢＰ７及びＤＢＰ８によって同じタイミングで電圧が印加されてもよいし、異なるタイミングで電圧が印加されてもよい。換言すると、シーケンサ３５は、トランジスタＴｎ９及びＴｎ１０を同じタイミングでオンさせてもよいし、異なるタイミングでオンさせてもよい。
図２５の他の構成は、第１実施形態の図６と同様である。
４．２ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトは、第２実施形態の図２０と同様のレイアウトを有する。
図２６は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図２６は、第２実施形態の図２０の領域Ａ３に対応する領域を示す。図２６には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図２６では、これら以外の回路に加えて、第２実施形態の図２１のトランジスタＴｎ１～Ｔｎ４、及びＴｐ１～Ｔｐ３も省略されている。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａ、すなわち区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＹ方向に隣り合う領域には、トランジスタＴｎ７が設けられている。トランジスタＴｎ７の一端は、位置ＰＯ１’においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ１’は、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ７の他端には、第２領域のプリチャージ回路領域ＰＣＡａ、すなわち第２領域の、区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ１が印加される。トランジスタＴｎ７の他端には、区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａとＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ１が印加されてもよい。トランジスタＴｎ７のゲートには制御信号ＤＯＤＣ４が入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂ、すなわち区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＹ方向に隣り合う領域には、トランジスタＴｎ９が設けられている。トランジスタＴｎ９の一端は、位置ＰＥ１’においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ１’は、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ９の他端には、第２領域のプリチャージ回路領域ＰＣＡｂ、すなわち第２領域の、区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ３が印加される。トランジスタＴｎ９の他端には、区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂとＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ３が印加されてもよい。トランジスタＴｎ９のゲートには制御信号ＤＥＤＣ４が入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃには、トランジスタＴｎ８及びＴｎ１０が設けられている。トランジスタＴｎ８の一端は、位置ＰＯ２’においてバスＤＢＵＳ＿Ｏ２に接続される。位置ＰＯ２’は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ８の他端には、第２領域のプリチャージ回路領域ＰＣＡｃに設けられた配線を介して電圧ＶＳＳＳＡ２が印加される。トランジスタＴｎ８のゲートには制御信号ＤＯＤＣ５が入力される。トランジスタＴｎ１０の一端は、位置ＰＥ２’においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ２’は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ１０の他端には電圧ＶＳＳＳＡ２が印加される。トランジスタＴｎ１０のゲートには制御信号ＤＥＤＣ５が入力される。
第１領域及び第２領域の他の領域は、第２実施形態の図２０と同様のレイアウトを有する。
ここで、バスＤＢＵＳ＿Ｏ１の一端（センスアンプユニット領域ＳＳＡＤＬ＜０＞）から位置ＰＯ１’までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ４ａとする。位置ＰＯ１’から位置ＰＥ１’までの長さを、Ｌ４ｂとする。位置ＰＥ１’から位置ＰＥ２’までのバスＤＢＵＳ＿Ｅの長さを、Ｌ４ｃとする。
本実施形態では、例えば、位置ＰＯ１’を、長さＬ４ａが長さＬ４ｂの略１／２となる位置とする。位置ＰＥ１’を、長さＬ４ｃが長さＬ４ｂの略１／２となる位置とする。
４．３ 放電動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ３０における、バスＤＢＵＳの放電動作について説明する。以下では、図２４に示したバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電動作を例に挙げて説明する。なお、ＤＢＵＳ＿Ｅの放電動作についても同様である。
図２７は、ラッチ回路ＸＤＬ＜０＞からラッチ回路ＳＤＬへのデータ転送動作、及びバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図２７では、Ｈレベルに対応するデータの転送の後にバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電が行われる例が示されている。ラッチ回路ＸＤＬ＜０＞からラッチ回路ＳＤＬへのデータ転送動作は、第１実施形態の図１６と同様である。
図２７において、Ｈレベルに対応するデータの転送が終わると、時刻ｔ３において制御信号ＤＯＰＣ４及びＤＯＰＣ５がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２が放電されてＬレベルになる。
図２８は、ラッチ回路ＳＤＬからラッチ回路ＸＤＬ＜０＞へのデータ転送動作、及びバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図２８では、Ｈレベルに対応するデータの転送の後にバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の放電が行われる例が示されている。ラッチ回路ＳＤＬからラッチ回路ＸＤＬ＜０＞へのデータ転送動作は、第１実施形態の図１７と同様である。
図２８において、Ｈレベルに対応するデータの転送が終わると、時刻ｔ２５において制御信号ＤＯＰＣ４及びＤＯＰＣ５がＨレベルにされることにより、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２が放電されてＬレベルになる。
なお、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を放電するタイミングは、データの転送後に限定されない。例えば、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を充電したときに隣接するバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２の影響でカップリングが発生する場合、カップリングノイズを低減するために、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を放電してもよい。また、読み出し動作中には、ノードＳＥＮを、ある電位に充電した後、更に昇圧させる必要がある。このとき、例えば、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を充電し、ノードＳＥＮとバスＤＢＵＳのカップリング容量を利用してノードＳＥＮを昇圧させる。このようにノードＳＥＮを昇圧させるためにバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を充電するとき、その充電の前にバスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｏ２を一旦放電してもよい。
４．４ 効果
本実施形態によれば、第２実施形態と同様に、ＮＡＮＤ型フラッシュメモリ３０の動作（データ転送動作）を高速化できる。
また、本実施形態によれば、第２実施形態と同様に、トランジスタＴｎ７の一端とバスＤＢＵＳ＿Ｏ１が接続される位置ＰＯ１’は、バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さの中央に近い位置となる。また、第２実施形態と同様に、トランジスタＴｎ９の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ１’は、バスＤＢＵＳ＿Ｅの一端から、トランジスタＴｎ１０の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ２’までのバスＤＢＵＳ＿Ｅの長さの中央に近い位置となる。よって、バスＤＢＵＳの放電時間を短縮化し、ＮＡＮＤ型フラッシュメモリ３０の動作（バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅの放電動作）を高速化できる。
なお、本実施形態のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを、第１実施形態に適用することもできる。
５． 第５実施形態
第５実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ３０は、センスアンプモジュール４１内に接地電圧ＶＳＳに接続されるトランジスタを含む点で第３実施形態と異なる。以下では、第３実施形態と異なる点を中心に説明する。
５．１ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトは、第３実施形態の図２２と同様のレイアウトを有する。
図２９は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図２９は、第３実施形態の図２２の領域Ａ３に対応する領域を示す。図２９には、バスＤＢＵＳ＿Ｏ１、ＤＢＵＳ＿Ｏ２、及びＤＢＵＳ＿Ｅ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図２９では、これら以外の回路に加えて、第３実施形態の図２３のトランジスタＴｎ１～Ｔｎ６、及びＴｐ１～Ｔｐ４も省略されている。
トランジスタＴｖは、例えば、プリチャージ回路領域ＳＰＣＡｄ内に配置される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｄには、トランジスタＴｎ１１及びＴｎ１２が設けられている。トランジスタＴｎ１１の一端は、位置ＰＯ３’においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ３’は、例えば、プリチャージ回路領域ＳＰＣＡｄ内に位置する。トランジスタＴｎ１１の他端には、第２領域のプリチャージ回路領域ＰＣＡｄに設けられた配線を介して電圧ＶＳＳＳＡ４が印加される。トランジスタＴｎ１１のゲートには制御信号ＤＯＤＣ６が入力される。トランジスタＴｎ１２の一端は、位置ＰＥ３’においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ３’は、例えば、プリチャージ回路領域ＳＰＣＡｄ内に位置する。トランジスタＴｎ１２の他端には電圧ＶＳＳＳＡ４が印加される。トランジスタＴｎ１２のゲートには制御信号ＤＥＤＣ６が入力される。図２９では、位置ＰＯ３’と位置ＰＥ３’のＹ方向の位置が同じ例を挙げたが、両者の位置は異なっていてもよい。例えば、Ｙ方向において、位置ＰＯ３’は位置ＰＥ３’より正側に位置していてもよい。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａには、トランジスタＴｎ７が設けられている。トランジスタＴｎ７の一端は、位置ＰＯ１’においてバスＤＢＵＳ＿Ｏ１に接続される。位置ＰＯ１’は、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ７の他端には、第２領域のプリチャージ回路領域ＰＣＡａに設けられた配線を介して電圧ＶＳＳＳＡ１が印加される。トランジスタＴｎ７の他端には、区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａとＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ１が印加されてもよい。トランジスタＴｎ７のゲートには制御信号ＤＯＤＣ４が入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂには、トランジスタＴｎ９が設けられている。トランジスタＴｎ９の一端は、位置ＰＥ１’においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ１’は、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ９の他端には、第２領域のプリチャージ回路領域ＰＣＡｂに設けられた配線を介して電圧ＶＳＳＳＡ３が印加される。トランジスタＴｎ９の他端には、区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂとＸ方向に隣り合う領域に設けられた配線を介して電圧ＶＳＳＳＡ３が印加されてもよい。トランジスタＴｎ９のゲートには制御信号ＤＥＤＣ４が入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃには、トランジスタＴｎ８及びＴｎ１０が設けられている。トランジスタＴｎ８の一端は、位置ＰＯ２’においてバスＤＢＵＳ＿Ｏ２に接続される。位置ＰＯ２’は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ８の他端には、第２領域のプリチャージ回路領域ＰＣＡｃに設けられた配線を介して電圧ＶＳＳＳＡ２が印加される。トランジスタＴｎ８のゲートには制御信号ＤＯＤＣ５が入力される。トランジスタＴｎ１０の一端は、位置ＰＥ２’においてバスＤＢＵＳ＿Ｅに接続される。位置ＰＥ２’は、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ１０の他端には電圧ＶＳＳＳＡ２が印加される。トランジスタＴｎ１０のゲートには制御信号ＤＥＤＣ５が入力される。
第１領域及び第２領域の他の領域は、第３実施形態の図２３と同様のレイアウトを有する。
ここで、バスＤＢＵＳ＿Ｏ１の一端（センスアンプユニット領域ＳＳＡＤＬ＜０＞）から位置ＰＯ１’までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ５ａとする。位置ＰＯ１’から位置ＰＯ３’までのバスＤＢＵＳ＿Ｏ１の長さを、Ｌ５ｂとする。位置ＰＥ３’から位置ＰＥ１’までのバスＤＢＵＳ＿Ｅの長さを、Ｌ５ｃとする。位置ＰＥ１’から位置ＰＥ２’までのバスＤＢＵＳ＿Ｅの長さを、Ｌ５ｄとする。
本実施形態では、例えば、バスＤＢＵＳ＿Ｏ１の他端近傍に位置ＰＯ３’を配置し、バスＤＢＵＳ＿Ｅの一端近傍に位置ＰＥ３’を配置する。また、位置ＰＯ１’、ＰＯ３’、ＰＥ３’、ＰＥ１’、及びＰＥ２’を、長さＬ５ａ、Ｌ５ｂ、Ｌ５ｃ、及びＬ５ｄが略同等となる位置とする。
５．２ 効果
本実施形態によれば、第３実施形態と同様に、ＮＡＮＤ型フラッシュメモリ３０の動作（データ転送動作）を高速化できる。
また、本実施形態によれば、トランジスタＴｎ７の一端とバスＤＢＵＳ＿Ｏ１が接続される位置ＰＯ１’は、バスＤＢＵＳ＿Ｏ１の一端からバスＤＢＵＳ＿Ｏ１の他端までのバスＤＢＵＳ＿Ｏ１の長さの中央に近い位置となる。また、トランジスタＴｎ９の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ１’は、トランジスタＴｎ１２の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ３’から、トランジスタＴｎ１０の一端とバスＤＢＵＳ＿Ｅが接続される位置ＰＥ２’までのバスＤＢＵＳ＿Ｅの長さの中央に近い位置となる。すなわち、位置ＰＯ３’及びＰＥ３’の位置関係に起因して、長さＬ５ａと長さＬ５ｂとの差、及び長さＬ５ｃと長さＬ５ｄとの差がより小さくなる。このため、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｅの放電距離をより短くできる。よって、バスＤＢＵＳの放電時間を短縮化できる。
更に、本実施形態によれば、位置ＰＯ１’に電圧ＶＳＳＳＡ１が印加され、位置ＰＯ３’に電圧ＶＳＳＳＡ４が印加されることにより、位置ＰＯ１’からだけでなく位置ＰＯ３’からもバスＤＢＵＳ＿Ｏ１を放電できる。位置ＰＥ１’に電圧ＶＳＳＳＡ３が印加され、位置ＰＥ２’に電圧ＶＳＳＳＡ２が印加され、位置ＰＥ３’に電圧ＶＳＳＳＡ４が印加されることにより、位置ＰＥ１’及びＰＥ２’からだけでなく位置ＰＥ３’からもバスＤＢＵＳ＿Ｅを放電できる。このため、バスＤＢＵＳ＿Ｏ１及びＤＢＵＳ＿Ｅの放電速度は、第４実施形態よりも向上する。よって、第４実施形態に比して、バスＤＢＵＳの放電時間を短縮化し、ＮＡＮＤ型フラッシュメモリ３０の動作を高速化できる。
なお、本実施形態のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを、第１実施形態に適用することもできる。
６． 変形例等
上記のように、実施形態に係る半導体メモリは、メモリセル(MC)と、メモリセルに電気的に接続されたビット線(BL)と、第１領域(SSADL<3:0>/SSADL<11:8>)に配置され、ビット線に接続し、第１ラッチ回路(SDL/ADL/BDL/CDL)を有するセンスアンプ(SAU<0>/SAU<8>)と、第１ラッチ回路に第１配線(DBUS_O1/DBUS_E)を介して接続する第２ラッチ回路(XDL<0>/XDL<8>)と、第１領域と第１方向(Y)に並ぶ第２領域(SBLHU<7:0>/SBLHU<15:8>)に配置され、ビット線とセンスアンプとの接続を制御する第１フックアップ回路(BHC)と、第１方向(Y)において第１領域と第２領域との間の第３領域(SPCAa/SPCAb)に配置され、一端が第３領域内の第１位置(PO1/PE1)で第１配線と接続され、他端に第１電圧((VDDSA1/VDDSA3)/(VSSSA1/VSSSA3))が印加される第１トランジスタ((Tn1/Tn3)/(Tn7/Tn9))とを備える。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
６．１ 第１変形例
第１実施形態の第１変形例について説明する。本変形例に係るＮＡＮＤ型フラッシュメモリ３０は、バスＤＢＵＳの本数が１本である点で第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
６．１．１ センスアンプモジュールの構成
センスアンプモジュール４１の構成について、図３０を用いて説明する。図３０は、センスアンプモジュール４１の構成の一例を示すブロック図である。
図３０の例では、１６個のセンスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜１５＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ１１」と表記する）に共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。センスアンプユニットＳＡＵは、バスＤＢＵＳ１１を介してラッチ回路ＸＤＬに接続される。センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜１５＞にそれぞれ対応する１６個のラッチ回路ＸＤＬ＜１５：０＞が、バスＤＢＵＳ１１に共通に接続されている。
センスアンプモジュール４１の他の構成は、第１実施形態の図４と同様である。
６．１．２ センスアンプモジュールの回路構成
センスアンプモジュール４１の回路構成について、図３１を用いて説明する。
図３１は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図３１は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜０＞を抽出して示している。センスアンプユニットＳＡＵ＜１＞～ＳＡＵ＜１５＞も、センスアンプユニットＳＡＵ＜０＞と同様の構成を有する。
本変形例では、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜１５＞に接続されるバスＤＢＵＳ１１として、バスＤＢＵＳ１１ａが設けられる。ラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜１５＞に接続されるバスＤＢＵＳ１１として、バスＤＢＵＳ１１ｂが設けられる。バスＤＢＵＳ１１ａとバスＤＢＵＳ１１ｂとの間には、ｎチャネルＭＯＳトランジスタＴｖが設けられる。
バスＤＢＵＳ１１ａの一端は、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ１１ａの他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ１１ｂの一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ１１ｂの他端は、ラッチ回路ＸＤＬ＜０＞に接続される。
バスＤＢＵＳ１１ａに接続されるプリチャージ回路ＤＢＰ１は、ｎチャネルＭＯＳトランジスタＴｎ１、及びｐチャネルＭＯＳトランジスタＴｐ１を含む。
トランジスタＴｎ１の一端は、バスＤＢＵＳ１１ａに接続される。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＰＣ１１ａが入力される。制御信号ＤＰＣ１１ａは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ１及びＴｎ１がオン状態の場合、バスＤＢＵＳ１１ａに電圧ＶＤＤＳＡ１が印加される。これにより、バスＤＢＵＳ１１ａが充電される。
バスＤＢＵＳ１１ｂに接続されるプリチャージ回路ＤＢＰ２は、ｎチャネルＭＯＳトランジスタＴｎ２、及びｐチャネルＭＯＳトランジスタＴｐ２を含む。
トランジスタＴｎ２の一端は、バスＤＢＵＳ１１ｂに接続される。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＰＣ１１ｂが入力される。制御信号ＤＰＣ１１ｂは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ２及びＴｎ２がオン状態の場合、バスＤＢＵＳ１１ｂに電圧ＶＤＤＳＡ２が印加される。これにより、バスＤＢＵＳ１１ｂが充電される。
バスＤＢＵＳ１１ｂに接続されるプリチャージ回路ＤＢＰ３は、ｎチャネルＭＯＳトランジスタＴｎ３、及びｐチャネルＭＯＳトランジスタＴｐ３を含む。
トランジスタＴｎ３の一端は、バスＤＢＵＳ１１ｂに接続される。トランジスタＴｎ３の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＰＣ１１ｃが入力される。制御信号ＤＰＣ１１ｃは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ３及びＴｎ３がオン状態の場合、バスＤＢＵＳ１１ｂに電圧ＶＤＤＳＡ３が印加される。これにより、バスＤＢＵＳ１１ｂが充電される。
図３１の他の構成は、第１実施形態の図５と同様である。
６．１．３ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトは、第１実施形態の図７と同様のレイアウトを有する。
図３２は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図３２は、第１実施形態の図１３の領域Ａ３に対応する領域を示す。図３２には、バスＤＢＵＳ１１ａ及びＤＢＵＳ１１ｂ、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図３２では、これら以外の回路は省略されている。
第１領域の区画ＳＥＧには、バスＤＢＵＳ１１ａ及びＤＢＵＳ１１ｂが設けられている。バスＤＢＵＳ１１ａ及びＤＢＵＳ１１ｂは、Ｙ方向に沿って延びる。バスＤＢＵＳ１１ａと、バスＤＢＵＳ１１ｂとの間には、トランジスタＴｖが設けられている。トランジスタＴｖは、例えば、センスアンプユニット領域ＳＳＤＬ＜７：４＞及びセンスアンプユニット領域ＳＳＤＬ＜１１：８＞の領域のいずれかに配置される。または、これらの領域の間や、これらの領域にまたがって配置される。
バスＤＢＵＳ１１ａは、センスアンプユニット領域ＳＳＡＤＬ＜１５：０＞内の図示せぬセンスアンプユニットＳＡＵ＜１５：０＞に接続される。バスＤＢＵＳ１１ａの一端は、センスアンプユニット領域ＳＳＡＤＬ＜０＞に位置し、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ１１ａの他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ１１ｂの一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ１１ｂの他端は、ラッチ回路ＸＤＬ＜１５：０＞に接続される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａには、トランジスタＴｎ１が設けられている。第２領域のプリチャージ回路領域ＰＣＡａには、トランジスタＴｐ１が設けられている。トランジスタＴｎ１の一端は、位置Ｐ１１ａにおいてバスＤＢＵＳ１１ａに接続される。位置Ｐ１１ａは、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＰＣ１１ａが入力される。トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂには、トランジスタＴｎ３が設けられている。第２領域のプリチャージ回路領域ＰＣＡｂには、トランジスタＴｐ３が設けられている。トランジスタＴｎ３の一端は、位置Ｐ１１ｃにおいてバスＤＢＵＳ１１ｂに接続される。位置Ｐ１１ｃは、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ３の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＰＣ１１ｃが入力される。トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃには、トランジスタＴｎ２が設けられている。第２領域のプリチャージ回路領域ＰＣＡｃには、トランジスタＴｐ２が設けられている。トランジスタＴｎ２の一端は、位置Ｐ１１ｂにおいてバスＤＢＵＳ１１ｂに接続される。位置Ｐ１１ｂは、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＰＣ１１ｂが入力される。トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。
本変形例では、第１実施形態と同様に、バスＤＢＵＳ１１ａについては、位置Ｐ１１ａを、バスＤＢＵＳ１１ａの一端から位置Ｐ１１ａまでのバスＤＢＵＳ１１ａの長さと、位置Ｐ１１ａからトランジスタＴｖまでのバスＤＢＵＳ１１ａの長さとの差がより小さくなるような位置に配置するのが好ましい。位置Ｐ１１ａを、バスＤＢＵＳ１１ａの一端からトランジスタＴｖまでのバスＤＢＵＳ１１ａの長さの略１／２となる位置とするのがより好ましい。バスＤＢＵＳ１１ｂについては、位置Ｐ１１ｃを、トランジスタＴｖから位置Ｐ１１ｃまでのバスＤＢＵＳ１１ｂの長さと、位置Ｐ１１ｃから位置Ｐ１１ｂまでのバスＤＢＵＳ１１ｂの長さとの差がより小さくなるような位置に配置するのが好ましい。位置Ｐ１１ｃを、トランジスタＴｖから位置Ｐ１１ｂまでのバスＤＢＵＳ１１ｂの長さの略１／２となる位置とするのがより好ましい。
６．１．４ 効果
本変形例によれば、第１実施形態と同様に、トランジスタＴｎ１の一端とバスＤＢＵＳ１１ａが接続される位置Ｐ１１ａは、バスＤＢＵＳ１１ａの一端からトランジスタＴｖまでのバスＤＢＵＳ１１ａの長さの中央に近い位置となる。また、第１実施形態と同様に、トランジスタＴｎ３の一端とバスＤＢＵＳ１１ｂが接続される位置Ｐ１１ｃは、トランジスタＴｖから、トランジスタＴｎ２の一端とバスＤＢＵＳ１１ｂが接続される位置Ｐ１１ｂまでのバスＤＢＵＳ１１ｂの長さの中央に近い位置となる。よって、本変形例によれば、第１実施形態と同様の効果を奏する。なお、本変形例における、バスＤＢＵＳの本数を１本とする場合のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを、第２実施形態乃至第５実施形態に適用することもできる。
６．２ 第２変形例
第１実施形態の第２変形例について説明する。本変形例に係るＮＡＮＤ型フラッシュメモリ３０は、バスＤＢＵＳの本数が３本である点で第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
６．２．１ センスアンプモジュールの構成
センスアンプモジュール４１の構成について、図３３を用いて説明する。図３３は、センスアンプモジュール４１の構成の一例を示すブロック図である。
図３３の例では、８個のセンスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ２１」と表記する）に共通に接続されている。４個のセンスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１１＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ２２」と表記する）に共通に接続されている。４個のセンスアンプユニットＳＡＵ＜１２＞～ＳＡＵ＜１５＞が、１つのバスＤＢＵＳ（以下、「ＤＢＵＳ２３」と表記する）に共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。センスアンプユニットＳＡＵは、対応するバスＤＢＵＳを介してラッチ回路ＸＤＬに接続される。センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞にそれぞれ対応する８個のラッチ回路ＸＤＬ＜７：０＞が、バスＤＢＵＳ２１に共通に接続されている。センスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１１＞にそれぞれ対応する４個のラッチ回路ＸＤＬ＜１１：８＞が、バスＤＢＵＳ２２に共通に接続されている。センスアンプユニットＳＡＵ＜１２＞～ＳＡＵ＜１５＞にそれぞれ対応する４個のラッチ回路ＸＤＬ＜１５：１２＞が、バスＤＢＵＳ２３に共通に接続されている。
センスアンプモジュール４１の他の構成は、第１実施形態の図４と同様である。
６．２．２ センスアンプモジュールの回路構成
センスアンプモジュール４１の回路構成について、図３４～図３６を用いて説明する。
図３４は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図３４は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜０＞を抽出して示している。センスアンプユニットＳＡＵ＜１＞～ＳＡＵ＜７＞も、センスアンプユニットＳＡＵ＜０＞と同様の構成を有する。
本変形例では、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞に接続されるバスＤＢＵＳ２１として、バスＤＢＵＳ２１ａが設けられる。ラッチ回路ＸＤＬ＜０＞～ＸＤＬ＜７＞に接続されるバスＤＢＵＳ２１として、バスＤＢＵＳ２１ｂが設けられる。バスＤＢＵＳ２１ａとバスＤＢＵＳ２１ｂとの間には、ｎチャネルＭＯＳトランジスタＴｖが設けられる。
バスＤＢＵＳ２１ａの一端は、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ２１ａの他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ２１ｂの一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ２１ｂの他端は、ラッチ回路ＸＤＬ＜０＞に接続される。
バスＤＢＵＳ２１ａに接続されるプリチャージ回路ＤＢＰ１は、ｎチャネルＭＯＳトランジスタＴｎ１、及びｐチャネルＭＯＳトランジスタＴｐ１を含む。
トランジスタＴｎ１の一端は、バスＤＢＵＳ２１ａに接続される。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＰＣ２１ａが入力される。制御信号ＤＰＣ２１ａは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ１及びＴｎ１がオン状態の場合、バスＤＢＵＳ２１ａに電圧ＶＤＤＳＡ１が印加される。これにより、バスＤＢＵＳ２１ａが充電される。
バスＤＢＵＳ２１ｂに接続されるプリチャージ回路ＤＢＰ２は、ｎチャネルＭＯＳトランジスタＴｎ２、及びｐチャネルＭＯＳトランジスタＴｐ２を含む。
トランジスタＴｎ２の一端は、バスＤＢＵＳ２１ｂに接続される。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＰＣ２１ｂが入力される。制御信号ＤＰＣ２１ｂは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ２及びＴｎ２がオン状態の場合、バスＤＢＵＳ２１ｂに電圧ＶＤＤＳＡ２が印加される。これにより、バスＤＢＵＳ２１ｂが充電される。
図３４の他の構成は、第１実施形態の図５と同様である。
図３５は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図３５は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜８＞を抽出して示している。センスアンプユニットＳＡＵ＜９＞～ＳＡＵ＜１１＞も、センスアンプユニットＳＡＵ＜８＞と同様の構成を有する。センスアンプユニットＳＡＵ＜８＞は、図５のセンスアンプユニットＳＡＵ＜０＞と同様の構成を有する。ラッチ回路ＸＤＬ＜８＞は、図５のラッチ回路ＸＤＬ＜０＞と同様の構成を有する。ＢＬフックアップ回路ＢＨＣは、図５と同様の構成を有する。
本変形例では、センスアンプユニットＳＡＵ＜８＞～ＳＡＵ＜１１＞に接続されるバスＤＢＵＳとして、バスＤＢＵＳ２２が設けられる。
バスＤＢＵＳ２２の一端は、センスアンプユニットＳＡＵ＜８＞に接続される。バスＤＢＵＳ２２の他端は、ラッチ回路ＸＤＬ＜８＞に接続される。
バスＤＢＵＳ２２に接続されるプリチャージ回路ＤＢＰ３は、ｎチャネルＭＯＳトランジスタＴｎ３、及びｐチャネルＭＯＳトランジスタＴｐ２を含む。
トランジスタＴｎ３の一端は、バスＤＢＵＳ２２に接続される。トランジスタＴｎ３の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＰＣ２２ａが入力される。制御信号ＤＰＣ２２ａは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ２及びＴｎ３がオン状態の場合、バスＤＢＵＳ２２に電圧ＶＤＤＳＡ２が印加される。これにより、バスＤＢＵＳ２２が充電される。
バスＤＢＵＳ２２に接続されるプリチャージ回路ＤＢＰ４は、ｎチャネルＭＯＳトランジスタＴｎ４、及びｐチャネルＭＯＳトランジスタＴｐ３を含む。
トランジスタＴｎ４の一端は、バスＤＢＵＳ２２に接続される。トランジスタＴｎ４の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ４のゲートには制御信号ＤＰＣ２２ｂが入力される。制御信号ＤＰＣ２２ｂは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ３及びＴｎ４がオン状態の場合、バスＤＢＵＳ２２に電圧ＶＤＤＳＡ３が印加される。これにより、バスＤＢＵＳ２２が充電される。
図３６は、センスアンプモジュール４１の回路構成の一例を示す回路図である。なお、図３６は、センスアンプモジュール４１に含まれるセンスアンプユニットＳＡＵ＜１２＞を抽出して示している。センスアンプユニットＳＡＵ＜１３＞～ＳＡＵ＜１５＞も、センスアンプユニットＳＡＵ＜１２＞と同様の構成を有する。センスアンプユニットＳＡＵ＜１２＞は、図５のセンスアンプユニットＳＡＵ＜０＞と同様の構成を有する。ラッチ回路ＸＤＬ＜１２＞は、図５のラッチ回路ＸＤＬ＜０＞と同様の構成を有する。ＢＬフックアップ回路ＢＨＣは、図５と同様の構成を有する。
本変形例では、センスアンプユニットＳＡＵ＜１２＞～ＳＡＵ＜１５＞に接続されるバスＤＢＵＳとして、バスＤＢＵＳ２３が設けられる。
バスＤＢＵＳ２３の一端は、センスアンプユニットＳＡＵ＜１２＞に接続される。バスＤＢＵＳ２３の他端は、ラッチ回路ＸＤＬ＜１２＞に接続される。
バスＤＢＵＳ２３に接続されるプリチャージ回路ＤＢＰ５は、ｎチャネルＭＯＳトランジスタＴｎ５及びＴｎ６、並びにｐチャネルＭＯＳトランジスタＴｐ３を含む。
トランジスタＴｎ５の一端は、バスＤＢＵＳ２３に接続される。トランジスタＴｎ５の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ５のゲートには制御信号ＤＰＣ２３ａが入力される。制御信号ＤＰＣ２３ａは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｐ３及びＴｎ５がオン状態の場合、バスＤＢＵＳ２３に電圧ＶＤＤＳＡ３が印加される。これにより、バスＤＢＵＳ２３が充電される。
トランジスタＴｎ６の一端は、バスＤＢＵＳ２３に接続される。トランジスタＴｎ６の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ６のゲートには制御信号ＤＰＣ２３ｂが入力される。制御信号ＤＰＣ２３ｂは、例えば、シーケンサ３５によって生成される。
トランジスタＴｐ３及びＴｎ６がオン状態の場合、バスＤＢＵＳ２３に電圧ＶＤＤＳＡ３が印加される。これにより、バスＤＢＵＳ２３が充電される。
６．２．３ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトは、第１実施形態の図７と同様のレイアウトを有する。
図３７は、センスアンプモジュール４１内のバスＤＢＵＳ及び回路のレイアウトの一例を示す図である。図３７は、第１実施形態の図１３の領域Ａ３に対応する領域を示す。図３７には、バスＤＢＵＳ２１ａ、ＤＢＵＳ２１ｂ、ＤＢＵＳ２２、及びＤＢＵＳ２３、プリチャージ回路ＤＢＰ、並びにラッチ回路ＸＤＬが示されている。図３７では、これら以外の回路は省略されている。
第１領域の区画ＳＥＧには、バスＤＢＵＳ２１ａ、ＤＢＵＳ２１ｂ、ＤＢＵＳ２２、及びＤＢＵＳ２３が設けられている。バスＤＢＵＳ２１ａ、ＤＢＵＳ２１ｂ、ＤＢＵＳ２２、及びＤＢＵＳ２３は、Ｙ方向に沿って延びる。バスＤＢＵＳ２１ａと、バスＤＢＵＳ２１ｂとの間には、トランジスタＴｖが設けられている。トランジスタＴｖは、例えば、センスアンプユニット領域ＳＳＤＬ＜７：４＞及びセンスアンプユニット領域ＳＳＤＬ＜１１：８＞のいずれかに配置される。または、これらの領域の間や、これらの領域にまたがって配置される。
バスＤＢＵＳ２１ａは、センスアンプユニット領域ＳＳＡＤＬ＜７：０＞内の図示せぬセンスアンプユニットＳＡＵ＜７：０＞に接続される。バスＤＢＵＳ２１ａの一端は、センスアンプユニット領域ＳＳＡＤＬ＜０＞に位置し、センスアンプユニットＳＡＵ＜０＞に接続される。バスＤＢＵＳ２１ａの他端は、トランジスタＴｖの一端に接続される。バスＤＢＵＳ２１ｂの一端は、トランジスタＴｖの他端に接続される。バスＤＢＵＳ２１ｂの他端は、ラッチ回路ＸＤＬ＜７：０＞に接続される。
バスＤＢＵＳ２２は、センスアンプユニット領域ＳＳＡＤＬ＜１１：８＞内の図示せぬセンスアンプユニットＳＡＵ＜１１：８＞に接続される。バスＤＢＵＳ２２の一端は、センスアンプユニット領域ＳＳＡＤＬ＜８＞に位置し、センスアンプユニットＳＡＵ＜８＞に接続される。バスＤＢＵＳ２２の他端は、ラッチ回路ＸＤＬ＜１１：８＞に接続される。
バスＤＢＵＳ２３は、センスアンプユニット領域ＳＳＡＤＬ＜１５：１２＞内の図示せぬセンスアンプユニットＳＡＵ＜１５：１２＞に接続される。バスＤＢＵＳ２３の一端は、センスアンプユニット領域ＳＳＡＤＬ＜１２＞に位置し、センスアンプユニットＳＡＵ＜１２＞に接続される。バスＤＢＵＳ２３の他端は、ラッチ回路ＸＤＬ＜１５：１２＞に接続される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａには、トランジスタＴｎ１が設けられている。第２領域のプリチャージ回路領域ＰＣＡａには、トランジスタＴｐ１が設けられている。トランジスタＴｎ１の一端は、位置Ｐ２１ａにおいてバスＤＢＵＳ２１ａに接続される。位置Ｐ２１ａは、例えば、プリチャージ回路領域ＳＰＣＡａ内に位置する。トランジスタＴｎ１の他端は、トランジスタＴｐ１の一端に接続される。トランジスタＴｎ１のゲートには制御信号ＤＰＣ２１ａが入力される。トランジスタＴｐ１の他端には電圧ＶＤＤＳＡ１が印加される。トランジスタＴｐ１のゲートには電圧ＶＬＤＢが印加される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂには、トランジスタＴｎ２及びＴｎ３が設けられている。第２領域のプリチャージ回路領域ＰＣＡｂには、トランジスタＴｐ２が設けられている。トランジスタＴｎ２の一端は、位置Ｐ２１ｂにおいてバスＤＢＵＳ２１ｂに接続される。位置Ｐ２１ｂは、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ２の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ２のゲートには制御信号ＤＰＣ２１ｂが入力される。トランジスタＴｐ２の他端には電圧ＶＤＤＳＡ２が印加される。トランジスタＴｐ２のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ３の一端は、位置Ｐ２２ａにおいてバスＤＢＵＳ２２に接続される。位置Ｐ２２ａは、例えば、プリチャージ回路領域ＳＰＣＡｂ内に位置する。トランジスタＴｎ３の他端は、トランジスタＴｐ２の一端に接続される。トランジスタＴｎ３のゲートには制御信号ＤＰＣ２２ａが入力される。
区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃには、トランジスタＴｎ４～Ｔｎ６が設けられている。第２領域のプリチャージ回路領域ＰＣＡｃには、トランジスタＴｐ３が設けられている。トランジスタＴｎ４の一端は、位置Ｐ２２ｂにおいてバスＤＢＵＳ２２に接続される。位置Ｐ２２ｂは、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ４の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ４のゲートには制御信号ＤＰＣ２２ｂが入力される。トランジスタＴｐ３の他端には電圧ＶＤＤＳＡ３が印加される。トランジスタＴｐ３のゲートには電圧ＶＬＤＢが印加される。トランジスタＴｎ５の一端は、位置Ｐ２３ａにおいてバスＤＢＵＳ２３に接続される。位置Ｐ２３ａは、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ５の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ５のゲートには制御信号ＤＰＣ２３ａが入力される。トランジスタＴｎ６の一端は、位置Ｐ２３ｂにおいてバスＤＢＵＳ２３に接続される。位置Ｐ２３ｂは、例えば、プリチャージ回路領域ＳＰＣＡｃ内に位置する。トランジスタＴｎ６の他端は、トランジスタＴｐ３の一端に接続される。トランジスタＴｎ６のゲートには制御信号ＤＰＣ２３ｂが入力される。
本変形例では、第１実施形態と同様に、バスＤＢＵＳ２１ａについては、位置Ｐ２１ａを、バスＤＢＵＳ２１ａの一端から位置Ｐ２１ａまでのバスＤＢＵＳ２１ａの長さと、位置Ｐ２１ａからトランジスタＴｖまでのバスＤＢＵＳ２１ａの長さとの差がより小さくなるような位置に配置するのが好ましい。位置Ｐ２１ａを、バスＤＢＵＳ２１ａの一端からトランジスタＴｖまでのバスＤＢＵＳ２１ａの長さの略１／２となる位置とするのがより好ましい。バスＤＢＵＳ２２については、位置Ｐ２２ａを、バスＤＢＵＳ２２の一端から位置Ｐ２２ａまでのバスＤＢＵＳ２２の長さと、位置Ｐ２２ａから位置Ｐ２２ｂまでのバスＤＢＵＳ２２の長さとの差がより小さくなるような位置に配置するのが好ましい。位置Ｐ２２ａを、バスＤＢＵＳ２２の一端から位置Ｐ２２ｂまでのバスＤＢＵＳ２２の長さの略１／２となる位置とするのがより好ましい。バスＤＢＵＳ２３については、位置Ｐ２３ａを、バスＤＢＵＳ２３の一端から位置Ｐ２３ａまでのバスＤＢＵＳ２３の長さと、位置Ｐ２３ａから位置Ｐ２３ｂまでのバスＤＢＵＳ２３の長さとの差がより小さくなるような位置に配置するのが好ましい。位置Ｐ２３ａを、バスＤＢＵＳ２３の一端から位置Ｐ２３ｂまでのバスＤＢＵＳ２３の長さの略１／２となる位置とするのがより好ましい。
６．２．４ 効果
本変形例によれば、第１実施形態と同様に、トランジスタＴｎ１の一端とバスＤＢＵＳ２１ａが接続される位置Ｐ２１ａは、バスＤＢＵＳ２１ａの一端からトランジスタＴｖまでのバスＤＢＵＳ２１ａの長さの中央に近い位置となる。また、第１実施形態と同様に、トランジスタＴｎ３の一端とバスＤＢＵＳ２２が接続される位置Ｐ２２ａは、バスＤＢＵＳ２２の一端から、トランジスタＴｎ４の一端とバスＤＢＵＳ２２が接続される位置Ｐ２２ｂまでのバスＤＢＵＳ２２の長さの中央に近い位置となる。更に、トランジスタＴｎ５の一端とバスＤＢＵＳ２３が接続される位置Ｐ２３ａは、バスＤＢＵＳ２３の一端から、トランジスタＴｎ６の一端とバスＤＢＵＳ２３が接続される位置Ｐ２３ｂまでのバスＤＢＵＳ２３の長さの中央に近い位置となる。また、バスＤＢＵＳ２３の長さは、バスＤＢＵＳ２１ａ、ＤＢＵＳ２１ｂ、及びＤＢＵＳ２２と比べて短いため、バスＤＢＵＳ２３の充電時間は、バスＤＢＵＳ２１ａ、ＤＢＵＳ２１ｂ、及びＤＢＵＳ２２と比べて短くなる。よって、本変形例によれば、例えば、バスＤＢＵＳ２３だけ充電する場合、第１実施形態に比して、バスＤＢＵＳの充電時間を短縮化できる。なお、本変形例における、バスＤＢＵＳの本数を３本とする場合のカラムドライバ４０及びセンスアンプモジュール４１のレイアウトを、第２実施形態乃至第５実施形態に適用することもできる。
６．３ 第３変形例
第１実施形態の第３変形例について説明する。本変形例に係るＮＡＮＤ型フラッシュメモリ３０では、ＮＡＮＤ型フラッシュメモリ３０の構造が第１実施形態と異なる。具体的には。本変形例のＮＡＮＤ型フラッシュメモリ３０は、アレイチップと回路チップが貼り合された構造を有する。以下では、第１実施形態と異なる点を中心に説明する。
６．３．１ カラムドライバ及びセンスアンプモジュールのレイアウト
カラムドライバ４０及びセンスアンプモジュール４１のレイアウトは、第１実施形態の図７と同様のレイアウトを有する。
６．３．２ メモリセルアレイのレイアウト
メモリセルアレイ３７のレイアウトは、第１実施形態の図８と同様のレイアウトを有する。ただし、図７に示すカラム領域の第２領域、及び第１領域のフックアップ領域ＢＬＨＵａ及びＢＬＨＵｂの上方には、コンタクトプラグＣ４は配置されない。
６．３．３ ＮＡＮＤ型フラッシュメモリの断面構造
ＮＡＮＤ型フラッシュメモリ３０の断面構造について説明する。
図３８は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩ－Ｉ線に沿った断面図である。
アレイチップ２００は、メモリセルアレイ３７、及びメモリセルアレイ３７と回路チップ３００とを接続するための各種配線を含む。
まず、アレイチップ２００について説明する。
第１領域及び第２領域において、複数の（１０層の）配線層１０１がＺ方向に離間して積層されている。配線層１０１は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。各配線層１０１の間には、絶縁層１０２が設けられている。最上層の配線層１０１の上には、絶縁層１０２が設けられている。最下層の配線層１０１の下には、絶縁層１０２が設けられている。
最上層の絶縁層１０２の上には、配線層１０５が設けられている。配線層１０５は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして機能する。
配線層１０５の上には、絶縁層１７１及び配線層１７２が設けられている。配線層１７２の一部は、配線層１０５に接している。
メモリピラーＭＰは、Ｚ方向に沿って延び、複数の配線層１０１及び絶縁層１０２を貫通している。メモリピラーＭＰの上端は、配線層１０５と接している。メモリピラーＭＰは、例えば、円柱形状を有し、上方から下方に向かってＸＹ平面に沿った断面積（ＸＹ断面積）が大きくなる。なお、メモリピラーＭＰの断面形状は、これに限定されない。
メモリピラーＭＰと最上層の配線層１０１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと最下層の配線層１０１とが交差した部分は、選択トランジスタＳＴ１として機能する。メモリピラーＭＰと他の１つの配線層１０１とが交差した部分は、１つのメモリセルトランジスタＭＣとして機能する。
メモリピラーＭＰは、例えば、コア膜１０６、半導体膜１０７、及び積層膜１０８を含む。
コア膜１０６は、Ｚ方向に沿って延びる。例えば、コア膜１０６の上端は、配線層１０５よりも下層に位置し、コア膜１０６の下端は、最下層の配線層１０１よりも下層に位置している。
半導体膜１０７は、コア膜１０６の周囲を覆っている。メモリピラーＭＰの上端において、半導体膜１０７の一部は、配線層１０５と接している。
積層膜１０８は、半導体膜１０７と配線層１０５とが接触した部分を除いて、半導体膜１０７の側面及び上面を覆う。積層膜１０８は、例えば、第１絶縁層、第２絶縁層、及び第３絶縁層の順に積層された積層膜である。第１絶縁層、第２絶縁層、及び第３絶縁層は、第１実施形態と同様である。
メモリピラーＭＰの下端は、コンタクトプラグ１０３を介して、配線層１０４に接続される。配線層１０４は、例えば、Ｙ方向に沿って延びるライン状に形成され、ビット線ＢＬとして機能する。
配線層１０４は、コンタクトプラグ１７３を介して電極パッド１７４に電気的に接続される。電極パッド１７４は、回路チップ３００との接続に用いられる。電極パッド１７４は、導電材料により構成される。絶縁層１０２は、Ｚ方向において絶縁層１７５に接している。絶縁層１７５内には、電極パッド１７４が設けられている。絶縁層１７５は、絶縁材料により構成される。
次に、回路チップ３００について説明する。
半導体基板１２２の上には、絶縁層１８４が設けられている。絶縁層１８４は、絶縁材料により構成される。
第１領域において、半導体基板１２２及び絶縁層１８４には、第１実施形態で示した図９と同様に、フックアップ領域ＢＬＨＵａのトランジスタが設けられている。図３８の例では、例えば、フックアップ領域ＢＬＨＵａのトランジスタのドレイン層１１９の上にコンタクトプラグ１１５を介して設けられた配線層１１４は、コンタクトプラグ１８２を介して電極パッド１８１に電気的に接続される。電極パッド１８１及びコンタクトプラグ１８２は、導電材料により構成される。電極パッド１８１は、アレイチップ２００との接続に用いられる。電極パッド１８１は、電極パッド１７４に接している。絶縁層１８４は、Ｚ方向において絶縁層１８３に接している。絶縁層１８３内には、電極パッド１８１が設けられている。絶縁層１８３は、絶縁材料により構成される。
第２領域において、半導体基板１２２及び絶縁層１８４には、第１実施形態で示した図９と同様に、プリチャージ回路領域ＰＣＡａのトランジスタＴｐ１が設けられている。
図３９は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩＩ－ＩＩ線に沿った断面図である。
アレイチップ２００において、フックアップ領域ＢＬＨＵａには、センスアンプユニット領域ＳＡＤＬｂと同様に、メモリピラーＭＰが設けられている。
回路チップ３００において、半導体基板１２２及び絶縁層１８４には、第１実施形態で示した図１０と同様に、フックアップ領域ＢＬＨＵａのトランジスタ、及びセンスアンプユニット領域ＳＡＤＬｂのトランジスタが設けられている。
図４０は、ＮＡＮＤ型フラッシュメモリ３０の断面構造の一例を示す、図７及び図８のＩＩＩ－ＩＩＩ線に沿った断面図である。
アレイチップ２００において、第２領域には、第１領域と同様に、メモリピラーＭＰが設けられている。
回路チップ３００において、半導体基板１２２及び絶縁層１８４には、第１実施形態で示した図１２と同様に、センスアンプユニット領域ＳＡＤＬｂのトランジスタ、及びカラムドライバ領域ＣＤＡｂのトランジスタが設けられている。
６．３．４ 効果
本変形例によれば、第１実施形態と同様に、トランジスタＴｐ１を、第２領域のプリチャージ回路領域ＰＣＡａ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜７：０＞とＸ方向に隣り合う領域）に配置する。トランジスタＴｎ１を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡａ（フックアップ領域ＳＢＬＨＵ＜７：０＞とＹ方向に隣り合う領域）に配置する。
また、第１実施形態と同様に、トランジスタＴｐ３を、第２領域のプリチャージ回路領域ＰＣＡｂ（第１領域の区画ＳＥＧ内のフックアップ領域ＳＢＬＨＵ＜１５：８＞とＸ方向に隣り合う領域）に配置する。トランジスタＴｎ３を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｂ（フックアップ領域ＳＢＬＨＵ＜１５：８＞とＹ方向に隣り合う領域）に配置する。トランジスタＴｎ４を、第１領域の区画ＳＥＧ内のプリチャージ回路領域ＳＰＣＡｃに配置する。よって、本変形例によれば、第１実施形態と同様の効果を奏する。なお、本変形例における、アレイチップ２００と回路チップ３００が貼り合された構造を有するＮＡＮＤ型フラッシュメモリ３０を、第２実施形態乃至第５実施形態、第１及び第２変形例に適用することもできる。
上記実施形態及び変形例では、１６個のラッチ回路ＸＤＬ＜１５：０＞の各々が、１つのバスＤＢＵＳに接続される場合、２つのバスＤＢＵＳのいずれかに接続される場合、及び３つのバスＤＢＵＳのいずれかに接続される場合を例に挙げて説明した。なお、１６個のラッチ回路ＸＤＬ＜１５：０＞の各々が１６個のバスＤＢＵＳにそれぞれ接続されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホストデバイス、１０…メモリコントローラ、１１…ホストインターフェース回路、１２…プロセッサ、１３…バッファメモリ、１４…ＥＣＣ回路、１５…ＲＯＭ、１６…ＲＡＭ、１７…ＮＡＮＤインターフェース回路、３０…ＮＡＮＤ型フラッシュメモリ、３１…入出力回路、３２…ロジック制御回路、３３…レディ／ビジー制御回路、３４…レジスタ、３４Ａ…コマンドレジスタ、３４Ｂ…アドレスレジスタ、３４Ｃ…ステータスレジスタ、３５…シーケンサ、３６…電圧生成回路、３７…メモリセルアレイ、３８…ロウドライバ、３９…ロウデコーダ、４０…カラムドライバ、４１…センスアンプモジュール、５０Ａ、５０Ｂ、５１Ａ～５１Ｊ…トランジスタ、５１Ｋ…容量素子、５２、５３、５４Ａ、５４Ｂ…トランジスタ、５４Ｃ、５４Ｄ…インバータ、６４Ａ、６４Ｂ…トランジスタ、６４Ｃ、６４Ｄ…インバータ

Claims (18)

  1. メモリセルと、
    前記メモリセルに電気的に接続されたビット線と、
    第１領域に配置され、前記ビット線に接続し、第１ラッチ回路を有するセンスアンプと、
    前記第１ラッチ回路に第１配線を介して接続する第２ラッチ回路と、
    前記第１領域と第１方向に並ぶ第２領域に配置され、前記ビット線と前記センスアンプとの接続を制御する第１フックアップ回路と、
    前記第１方向において前記第１領域と前記第２領域との間の第３領域に配置され、一端が前記第３領域内の第１位置で前記第１配線と接続され、他端に第１電圧が印加される第１トランジスタと
    を備える、
    半導体メモリ。
  2. 前記第２領域と、前記第１方向と交差する第２方向に隣り合う第４領域に配置され、一端が前記第１トランジスタの前記他端に接続され、他端に前記第１電圧が印加される第２トランジスタ
    を更に備える、
    請求項１記載の半導体メモリ。
  3. 前記第２トランジスタは、前記第１トランジスタより大きい、
    請求項２記載の半導体メモリ。
  4. 前記第１領域の上方に配置され、他のメモリセルを含むメモリピラーと、
    前記第４領域の上方に配置されるプラグと
    を更に備える、
    請求項２記載の半導体メモリ。
  5. 前記第１電圧は、電源電圧である、
    請求項１記載の半導体メモリ。
  6. 前記第１電圧は、接地電圧である、
    請求項１記載の半導体メモリ。
  7. 前記第１配線は、第３トランジスタに接続し、
    前記第１位置は、前記第１配線の一端から前記第１位置までの前記第１配線の長さと、前記第１位置から前記第３トランジスタまでの前記第１配線の長さとが、前記第１配線の前記一端から前記第３トランジスタまでの前記第１配線の長さの略１／２となるような位置に設定される、
    請求項１記載の半導体メモリ。
  8. 第２位置で前記第１配線と接続され、他端に第２電圧が印加される第４トランジスタを更に備え、
    前記第１位置は、前記第１配線の前記一端から前記第１位置までの前記第１配線の長さと、前記第１位置から前記第２位置までの前記第１配線の長さとが、前記第１配線の前記一端から前記第２位置までの前記第１配線の長さの略１／２となるような位置に設定される、
    請求項１記載の半導体メモリ。
  9. 第１メモリセルと、
    前記第１メモリセルに電気的に接続された第１ビット線と、
    第１領域に配置され、前記第１ビット線に接続し、第１ラッチ回路を有する第１センスアンプと、
    前記第１ラッチ回路に第１配線を介して接続する第２ラッチ回路と、
    前記第１領域と第１方向に並ぶ第２領域に配置され、前記第１ビット線と前記第１センスアンプとの接続を制御する第１フックアップ回路と、
    前記第１方向において前記第１領域と前記第２領域との間の第３領域に配置され、一端が前記第３領域内の第１位置で前記第１配線と接続され、他端に第１電圧が印加される第１トランジスタと、
    第２メモリセルと、
    前記第２メモリセルに電気的に接続された第２ビット線と、
    第４領域に配置され、前記第２ビット線に接続し、第３ラッチ回路を有する第２センスアンプと、
    前記第３ラッチ回路に第２配線を介して接続する第４ラッチ回路と、
    前記第４領域と前記第１方向に並ぶ第５領域に配置され、前記第２ビット線と前記第２センスアンプとの接続を制御する第２フックアップ回路と、
    前記第１方向において前記第４領域と前記第５領域との間の第６領域に配置され、一端が前記第６領域内の第２位置で前記第２配線と接続され、他端に第２電圧が印加される第２トランジスタと
    を備える、
    半導体メモリ。
  10. 前記第１位置は、前記第１配線の前記一端から前記第１位置までの前記第１方向における前記第１配線の長さが、前記第１位置から前記第２位置までの前記第１方向における長さの略１／２となるような位置に設定される、
    請求項９記載の半導体メモリ。
  11. 前記第１方向において、前記第５領域の、前記第４領域とは反対側に位置する第７領域に配置され、一端が前記第７領域内の第３位置で前記第２配線と接続され、他端に第３電圧が印加される第３トランジスタ
    を更に備え、
    前記第２位置は、前記第２位置から前記第３位置までの前記第１方向における前記第２配線の長さが、前記第１位置から前記第２位置までの前記第１方向における長さの略１／２となるような位置に設定される、
    請求項１０記載の半導体メモリ。
  12. 前記第１方向において、前記第２領域と、前記第４領域との間に位置する第８領域に配置され、一端が前記第８領域内の第４位置で前記第１配線と接続され、他端に第４電圧が印加される第４トランジスタと、
    を更に備え、
    前記第４位置は、前記第１配線の一端から前記第１位置までの前記第１配線の長さと、前記第１位置から前記第４位置までの前記第１配線の長さとが等しくなるような位置に設定される、
    請求項１０記載の半導体メモリ。
  13. 前記第１方向において、前記第２領域と、前記第４領域との間に位置する第８領域に配置され、一端が前記第８領域内の第５位置で前記第２配線と接続され、他端に第４電圧が印加される第５トランジスタ
    を更に備え、
    前記第５位置は、前記第５位置から前記第２位置までの前記第２配線の長さと、前記第２位置から前記第３位置までの前記第２配線の長さとが等しくなるような位置に設定される、
    請求項１１記載の半導体メモリ。
  14. メモリセルと、
    前記メモリセルに電気的に接続されたビット線と、
    第１領域に配置され、前記ビット線に接続し、第１ラッチ回路を有するセンスアンプと、
    前記第１ラッチ回路に第１配線を介して接続する第２ラッチ回路と、
    前記第１領域と第１方向に並ぶ第２領域に配置され、前記ビット線と前記センスアンプとの接続を制御する第１フックアップ回路と、
    前記第２領域と、前記第１方向と交差する第２方向に隣り合う第３領域に配置され、一端が前記第１配線に接続され、他端に第１電圧が印加される第１トランジスタと
    を備える、
    半導体メモリ。
  15. 前記第１方向において前記第１領域と前記第２領域との間の第４領域に配置され、一端が前記第４領域内の第１位置で前記第１配線と接続され、他端が前記第１トランジスタと接続される第２トランジスタと
    を更に備える、
    請求項１４記載の半導体メモリ。
  16. 前記第１トランジスタは、前記第２トランジスタより大きい、
    請求項１５記載の半導体メモリ。
  17. 前記第１位置は、前記第１配線の中央領域に設定される、
    請求項１５記載の半導体メモリ。
  18. 前記第１電圧は、電源電圧である、
    請求項１４記載の半導体メモリ。
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