[go: up one dir, main page]

JP2023554134A - 炭化珪素パワーデバイスおよびその製造方法 - Google Patents

炭化珪素パワーデバイスおよびその製造方法 Download PDF

Info

Publication number
JP2023554134A
JP2023554134A JP2023537658A JP2023537658A JP2023554134A JP 2023554134 A JP2023554134 A JP 2023554134A JP 2023537658 A JP2023537658 A JP 2023537658A JP 2023537658 A JP2023537658 A JP 2023537658A JP 2023554134 A JP2023554134 A JP 2023554134A
Authority
JP
Japan
Prior art keywords
layer
silicon carbide
insulating
power device
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023537658A
Other languages
English (en)
Other versions
JPWO2022135862A5 (ja
Inventor
クノール，ラース
ビルツ，ステファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
Hitachi Energy Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Energy Switzerland AG filed Critical Hitachi Energy Switzerland AG
Publication of JP2023554134A publication Critical patent/JP2023554134A/ja
Publication of JPWO2022135862A5 publication Critical patent/JPWO2022135862A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

オン抵抗Ｒｏｎの低い炭化珪素パワーデバイス（１００）およびその製造方法を提供する。炭化珪素パワーデバイス（１００）は、第１導電型基板（２０）と、複数の炭化珪素層積層体（３０）と、連続した絶縁層（４０）と、ゲート電極層（４５）とを備える。各炭化珪素層積層体（３０）は、基板（２０）上に積層された以下の層、すなわち第１導電型ドレイン層（３５）、第２導電型チャネル層（３７）、および第１導電型ソース層（３６）を含む。複数の第１の絶縁層部分（４２）は、各炭化珪素層積層体（３０）の少なくともドレイン層（３５）およびチャネル層（３７）を横方向に覆い、取り囲む。各チャネル層（３７）の各点は、ゲート電極層（４５）の２つの対向する部分の間に横方向に挟まれ、２つの対向する部分は、そのチャネル層（３７）のその点を通って延びる直線に沿って２μｍ未満の距離（ｄ）を有する。

Description

発明の分野
本発明は、炭化珪素デバイスおよびその製造方法に関する。
発明の背景
炭化珪素（ＳｉＣ）は、一般的に使用される珪素（Ｓｉ）と比較して、パワー半導体デバイスにとっていくつかの魅力的な特性を提供する。例示的には、ＳｉＣのはるかに高い破壊電界強度および熱伝導率は、対応するＳｉよりもはるかに優れたパワーデバイスを可能にし、そうでなければ達成不可能な効率レベルに到達することを可能にする。４Ｈ－ＳｉＣは、４Ｈ－ＳｉＣ成長技術の分野の進歩、ならびに例えば６Ｈ－ＳｉＣまたは３Ｃ－ＳｉＣなど他の利用可能なウェハスケールポリタイプよりも大きいバンドギャップなどのその魅力的な電子特性のために、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのパワーエレクトロニクスに好ましいポリタイプである。これらの４Ｈ－ＳｉＣパワーＭＯＳＦＥＴは既に市販されているが、オン抵抗Ｒｏｎをさらに低減するために、特に反転チャネル移動度に関して改善の余地が大きい。
炭化珪素（ＳｉＣ）をベースとする市販のパワー電界効果トランジスタのほとんどは平面設計で実装され、縦型二重拡散金属酸化膜半導体電界効果トランジスタ（ＶＤＭＯＳ）のようにウェハの表面にチャネルが形成される。しかしながら、ｎチャネルＶＤＭＯＳにおけるｐ型実装は、電流の幅を減少させる傾向がある寄生接合電界効果トランジスタ（ＪＦＥＴ）のゲートを形成するため、これらのデバイスにおける電流密度を増加させることは困難である。
トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、寄生ＪＦＥＴがないため、低いオン抵抗Ｒｏｎの達成を可能にする。さらに、ＳｉＣの場合、トレンチＭＯＳＦＥＴアーキテクチャは、異なる結晶面に対してチャネルを設計することによってキャリア移動度の最適化を可能にする。ＳｉＣトレンチＭＯＳＦＥＴは、例えば、米国特許出願公開第２０１８／０３５０９７７号明細書から知られている。この公知のトレンチＭＯＳＦＥＴでは、連続するｐ型ボディ層の一部として複数のチャネル領域が実装されている。トレンチ型ゲート電極は、互いに分離したトレンチ内に配置されている。この構成では、オン抵抗Ｒｏｎは、チャネル領域に使用することができる比較的低いデバイス面積に起因して比較的高い。チャネル反転は、ボディ層全体では不可能であり、隣接するトレンチ型ゲート電極の間に横方向に挟まれたボディ層の領域でのみ可能である。ＳｉＣベースのトレンチＭＯＳＦＥＴＳを製造するための既知の方法は、トレンチ型ゲート電極を形成するためにＳｉＣにディープトレンチをエッチングすることに依存する。ＳｉＣのエッチングは、シリコン（Ｓｉ）などの他の半導体材料のエッチングと比較して困難であり、コストがかかる。
３ｋＶを超えるより高い電圧クラスでは、ドリフト層抵抗Ｒｄｒｉｆｔがオン抵抗Ｒｏｎを支配するが、後者の低減は、オン状態の電力およびスイッチング損失を大幅に低減するために、電気およびハイブリッド電気自動車（ＥＶ／ＨＥＶ）に使用される商業的により関連するより低い電圧クラス（例えば、電圧クラス≦１．７ｋＶ）において不可欠である。ここで、図１に示すように、Ｒｏｎは依然として理想よりもかなり高い。この点において、低反転チャネル移動度は、デバイスコスト、したがってＳｉＣパワーＭＯＳＦＥＴの広範な採用に大きな影響を及ぼし得る主な課題の１つである。改善されたゲート積層体ならびにＳｉＣ／酸化物界面を使用して反転チャネル移動度をブーストすることは、限られた成功しか示さなかったが、ＳｉＣパワーＭＯＳＦＥＴの開発および商業化における最も重要なマイルストーンの１つとして知られている。９０年後半に、６Ｈ－ＳｉＣの酸化後の一酸化窒素（ＮＯ）の導入および２００１年の４Ｈ－ＳｉＣ ＭＯＳＦＥＴへのその適用は、ＮＯアニーリングによる界面付近への窒素（Ｎ）の導入が界面欠陥密度Ｄｉｔを減少させるために、反転層電子移動度の膨大な増加を可能にした。しかしながら、特にＳｉＣ ＭＯＳＦＥＴを低電圧クラスの市場に拡大するために、最先端のＮＯアニールＳｉＣ ＭＯＳＦＥＴを超える高移動度デバイスが強く求められている。
さらに、理想的な／低いＲｏｎに達することに加えて、より高いチャネル移動度によって回避され得る問題は以下の通りである。
ａ）ゲートをより低い電圧で駆動することができ、その結果、ゲート酸化物層内の電界がより小さくなり、閾値安定性および酸化物長期信頼性が改善される。
ｂ）チャネル抵抗を低減するためにトランジスタチャネル長の積極的なスケーリングは必要とされず、したがって、短チャネル効果を回避することができる。
ＮＯ処理を超えて界面欠陥を低減するための代替戦略は、本質的に高い移動度に起因する微量不純物、表面カウンタードーピング、高温酸化および（従来の極性Ｓｉ面に代わる）代替の非極性結晶面を有する界面層の導入である。
Ｇ．Ｙ．Ｃｈｕｎｇらによる刊行物「Ｉｍｐｒｏｖｅｄ ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ－ＳｉＣ ＭＯＳＦＥＴｓ ｆｏｌｌｏｗｉｎｇ ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅｓ ａｎｎｅａｌｓ ｉｎ ｎｉｔｒｉｃ ｏｘｉｄｅ」（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ，ｖｏｌ．２２，Ｎｏ．４，Ａｐｒｉｌ ２００１，ｐａｇｅｓ １７６－１７８）から、横方向反転モードの４Ｈ－ＳｉＣ ＭＯＳＦＥＴのチャネル移動度が、一酸化窒素中の高温アニールによる伝導帯端付近のＳｉＣ／ＳｉＯ２界面準位の不動態化後に著しく増加する、４Ｈ－ＳｉＣ ＭＯＳＦＥＴの製造方法が知られている。
英国特許出願公開第２ ５７２ ４４２号明細書、米国特許出願公開第２０１９／０１６５１６２号明細書、米国特許出願公開第２０１７／０３６５６６５号明細書、米国特許出願公開第１０ ０５６ ２８９号明細書および国際公開第２０２０／１１４６６６号パンフレットは、半導体デバイスに関する。
発明の概要
従来技術における上記の欠点を考慮して、本発明の目的は、より低いオン抵抗Ｒｏｎを有する炭化珪素パワーデバイスおよびその製造方法を提供することである。本発明の目的は、請求項１に記載の炭化珪素パワーデバイスおよび請求項７に記載の方法によって達成される。本発明のさらなる発展は、従属請求項に明記されている。
一実施形態による炭化珪素パワーデバイスは、第１の主面および第１の主面の反対側の第２の主面を有する第１導電型基板と、基板の第１の主面上に配置された複数の炭化珪素層積層体と、連続した絶縁層と、ゲート電極層とを備える。各炭化珪素層積層体は、第１の主面上に第１の主面から離れる方向に積層された以下の層、すなわち基板上の第１導電型ドレイン層、ドレイン層上の第２導電型チャネル層、およびチャネル層上の第１導電型ソース層を含み、第２導電型は第１導電型とは異なる。連続した絶縁層は、複数の炭化珪素層積層体の１つの側面にそれぞれ直接延在し、各炭化珪素層積層体の少なくともドレイン層およびチャネル層を横方向に覆い、横方向に取り囲む複数の第１の絶縁層部分と、複数の第１の絶縁層部分の間の第１の主面上に延在する第２の絶縁層部分とを備える。ゲート電極層は、第１の絶縁層部分によって炭化珪素層積層体の各々から電気的に分離されるように、第１の絶縁層上に直接延在する。各炭化珪素層積層体は、各チャネル層の各点がゲート電極層の２つの対向する部分の間に横方向に挟まれるように、第１の主面から突出するピラーまたはフィンの形状を有し、ゲート電極層の２つの対向する部分は、そのチャネル層のその点を通って延びる直線に沿って２μｍ未満の距離を有する。
本明細書を通して、第１の層が第２の層上に直接延在する場合、これは、第１の層と第２の層との間に他の層または要素が挟まれることなく、第１の層が第２の層と直接物理的に接触していることを意味するものとする（少なくとも第１の層が第２の層上に直接延在する場合）。
上記の構造を有する炭化珪素パワーデバイスは、横方向に分離された複数の縦型炭化珪素構造におけるソース領域、チャネル領域およびドレイン領域の特定の配置に起因して、比較的低いオン抵抗Ｒｏｎを有する。チャネル領域が連続したボディ層内の部分のみである従来技術のＳｉＣベースのトレンチＭＯＳＦＥＴと比較して、デバイスのより大きな面積を、キャリア反転がオン状態で起こる伝導チャネルに使用することができる。すなわち、従来技術のＳｉＣベースのトレンチＭＯＳＦＥＴでは、連続したボディ層の全ての部分がオン状態でキャリア反転が起こるチャネル領域ではないが、上記の構造を有する炭化珪素パワーデバイスでは、デバイスのより大きな面積をキャリア反転領域に使用することができる。上記の構造を有する炭化珪素パワーデバイスでは、絶縁層は、各炭化珪素層積層体のドレイン層およびチャネル層を横方向に覆って横方向に取り囲み、ドレイン層およびチャネル層の横方向の延長部を画定する。各チャネル層を横方向に取り囲む連続したゲート電極層を使用することができるが、従来技術のＳｉＣベースのトレンチＭＯＳＦＥＴでは、トレンチゲート電極は横方向に分離され、上部から接触しなければならない。また、上記構造の炭化珪素パワーデバイスは、必ずしもエッジターミネーションを必要としないという利点を有する。
例示的な実施形態では、チャネル層は３Ｃ－ＳｉＣを含み、ドレイン層は４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含む。
この例示的な実施形態において、考え方は、２つのＳｉＣポリタイプ、すなわち３Ｃ－ＳｉＣおよび４Ｈ－ＳｉＣ、または代替的に３Ｃ－ＳｉＣおよび６Ｈ－ＳｉＣの利点を組み合わせて、高性能ＳｉＣパワーＭＯＳＦＥＴを可能にすることである。ドレイン層（ドリフト層の少なくとも一部を形成し得る）に使用される４Ｈ－ＳｉＣまたは代替的に６Ｈ－ＳｉＣは、そのより高いバンドギャップに起因して良好なブロッキング能力を保証するが、３Ｃ－ＳｉＣでは１６０ｃｍ２／ｖｓを超えるチャネル運動性が測定されているので、３Ｃ－ＳｉＣがチャネル材料として使用される。ＳｉＣの場合、近傍界面トラップ（ＮＩＴ）は、ＳｉおよびＳｉＣ ＭＯＳ構造の界面に非常に近い酸化物の内部に見出すことができる重要な種類の界面欠陥である。後者については、図２に示すように伝導帯端付近（ＥＣ－ＥＴ＜０．２ｅＶ）の高濃度の中性欠陥状態の要因である。しかしながら、ＮＩＴの分布および密度は、ＳｉＣのポリタイプに強く依存する。ＮＩＴの密度は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣの伝導帯端に向かってほぼ指数関数的に増加するが、３Ｃ－ＳｉＣでは比較的低いままである。また、バンドギャップの下半分の欠陥状態はドナー状であり（価電子帯近傍、図２参照）、ｎ型キャリア移動度に直接影響しない。しかしながら、伝導帯付近の欠陥状態はアクセプタ状であり、例えばゲート電圧が印加されると負に帯電する可能性がある。結果として、反転チャネル内の電子は捕捉され、ほとんど不動になり、冷却剤散乱中心として作用し、これがｎチャネル移動度を著しく制限する。したがって、パワーＭＯＳＦＥＴデバイスの３Ｃ－ＳｉＣ／酸化物界面は、それらの４Ｈ－ＳｉＣ／酸化物または６Ｈ－ＳｉＣ／酸化物の対応物と比較して、低い界面欠陥密度Ｄｉｔおよび結果として高いチャネル移動度を示す。
例示的な実施形態では、基板は１０１７ｃｍ－３超または５・１０１７ｃｍ－３超のドーピング濃度を有し、各炭化珪素層積層体のドレイン層は基板と直接接触している。そのような実施形態では、デバイスのドリフト層全体をドレイン層内に実装することができるため、低ドープドリフト層を高ドープ基板上に形成する必要はない。したがって、デバイスはより複雑ではなく、より少ない方法ステップで製造することができる。
例示的な実施形態では、各炭化珪素層積層体はピラーの形状を有し、第１の絶縁層部分は管状であり、複数の炭化珪素層積層体の対応する１つを横方向にそれぞれ取り囲んで、複数の垂直ゲート全周電界効果トランジスタセルを形成する。ゲート全周電界効果トランジスタセルは、最も効率的なゲート制御を可能にする。この実施形態では、各炭化珪素層積層体のチャネル層は、第１の主面に平行な任意の水平方向において最大水平幅を有することができ、最大水平幅は２μｍ未満、例示的には１μｍ未満である。
例示的な実施形態では、絶縁層は酸化シリコン層または窒化シリコン層である。
先行する実施形態のいずれか１つによる炭化珪素パワーデバイスを製造方法は、
・基板を提供するステップと、
・基板の第１の主面上に犠牲層を形成するステップと、
・犠牲層を構造化して、第１の主面から突出し、ピラーまたはフィンの形状を有する複数の犠牲構造を形成するステップであって、各犠牲構造が、基板に隣接する第１の端部と、第１の端部の反対側の第２の端部（すなわち、第２の端部は基板から最も遠い犠牲構造の端部である）とを含む、ステップと、
・複数の犠牲構造上および第１の主面上に連続した絶縁材料層を形成するステップと、
・その後、各犠牲構造の第２の端部上の絶縁材料層の一部を除去して各犠牲構造の第２の端部を露出させ、残りの絶縁材料層が各犠牲構造の側面を覆い、残りの絶縁材料層の少なくとも一部が炭化珪素パワーデバイス内の絶縁層を形成する、ステップと、
・その後、選択的エッチングによって各犠牲構造を除去して、残りの絶縁材料層内に複数のキャビティを形成するステップであって、第１の主面の露出部分が各キャビティの底部に露出している、ステップと、
・ドレイン層を形成するために、各キャビティの第１の主面の露出部分に選択的に第１導電型の第１の炭化珪素層を形成するステップと、
・チャネル層を形成するために、各キャビティ内の第１の炭化珪素層上に選択的に第２導電型の第２の炭化珪素層を形成するステップと、
・ソース層を形成するために、各キャビティ内の第２の炭化珪素層上に選択的に第１導電型の第３の炭化珪素層を形成するステップと、
・炭化珪素パワーデバイスにおいて、残りの絶縁材料層の絶縁層を形成する部分の上に、ゲート電極層を形成するステップと、
を含む。
既知のＳｉＣベースのトレンチ型パワーＭＯＳＦＥＴを製造するための既知の方法と比較して、ＳｉＣ内にディープトレンチをエッチングするステップは、上記の方法では必要とされない。これは、エッチングによってＳｉＣに深いトレンチを形成することが困難である点から見て製造を容易にする。
例示的な実施形態では、犠牲層はアモルファスシリコンを含む。
例示的な実施形態では、絶縁材料層は熱酸化によって形成される。熱酸化は、ゲート絶縁層に良好な特性を提供し、かつ良好な機械的特性を有する、非常に安定した酸化物材料で絶縁材料層を形成することを可能にし、これはゲート誘電体としての絶縁材料層の使用に有利である。
例示的な実施形態では、本方法は、ゲート電極層を形成する前に残りの絶縁材料層上に第２の絶縁層を形成して、ゲート電極層を形成した後に第２の絶縁層が残りの絶縁材料層とゲート電極層との間で第１の主面に直交する垂直方向に挟まれるようにするステップを含む。第２の絶縁層は、例示的に、スピンオングラス（ＳＯＧ）層である。第２の絶縁層は、ゲート電極層の寄生容量を低減する。
例示的な実施形態では、各犠牲構造は、５０ｎｍ～１０μｍの範囲、例示的には５～１０μｍの範囲の、第１の主面に直交する垂直方向の長さを有する。
例示的な実施形態では、第１の炭化珪素層を形成すること、第２の炭化珪素層を形成すること、および第３の炭化珪素層を形成することは、それぞれ１４００℃未満の温度で行われる。１４００℃を超える温度は、炭化珪素パワーデバイスのゲート誘電体として使用される残りの絶縁材料層を損傷する可能性がある。例えば、酸化珪素材料は、１４００℃を超える温度で損傷を受ける。
例示的な実施形態では、各犠牲構造の第２の端部上の絶縁材料層の部分を除去するステップは、絶縁材料層上に連続した第１のマスキング材料層を形成する第１のステップと、第１のマスキング材料層をエッチバックして、各犠牲構造の第２の端部上に絶縁材料層の部分を露出させる第１のマスキング層を形成する第２のステップと、第１のマスキング層をエッチングマスクとして使用して第２の端部上の絶縁材料層の部分をエッチングする第３のステップと、を含む。
例示的な実施形態では、方法は、第３の炭化珪素層の一部を除去して第２の炭化珪素層の一部を露出させるステップと、その後、第３の炭化珪素層および第２の炭化珪素層に電気的に接触する第１の主電極を形成するステップであって、第１の主電極がゲート電極層から電気的に絶縁されている、ステップと、を含む。
図面の簡単な説明
以下、添付の図面を参照して、本発明の詳細な実施形態を説明する。
最先端の４Ｈ－ＳｉＣパワーＭＯＳＦＥＴの性能を示す図である。 様々なＳｉＣポリタイプのバンドギャップ内の界面準位の分布を示す図である。 図３Ｄの線Ｃ－Ｃ’に沿った垂直断面における一実施形態による炭化珪素パワーデバイスを示す図である。 図３Ａの炭化珪素パワーデバイスの上面図である。 図３Ａの炭化珪素パワーデバイスにおける単一のトランジスタセルを示す図である。 図３Ａの線Ａ－Ａ’に沿った炭化珪素パワーデバイスの水平断面図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図３Ａの炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 第１の変形実施形態による炭化珪素パワーデバイスの垂直断面図である。 第２の変形実施形態による炭化珪素パワーデバイスの垂直断面図である。 第３の変形実施形態による炭化珪素パワーデバイスの垂直断面図である。 第４の変形実施形態による炭化珪素パワーデバイスの横断面図である。 第５の変形実施形態による炭化珪素パワーデバイスの横断面図である。 第６の変形実施形態による炭化珪素パワーデバイスの垂直断面図である。 第７の変形実施形態による炭化珪素パワーデバイスの垂直断面図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。 図１１の炭化珪素パワーデバイスの製造方法における方法ステップを示す図である。
図で使用される参照符号およびそれらの意味は、参照符号のリストに要約されている。一般に、類似の要素は、本明細書全体を通して同じ参照符号を有する。記載された実施形態は、例として意図されており、本発明の範囲を限定するものではない。
例示的な実施形態の詳細な説明
以下では、本発明の一実施形態による炭化珪素パワーデバイス１００について図３Ａ～図３Ｄを参照して説明する。実施形態の炭化珪素パワーデバイス１００は、炭化珪素ベースのパワー金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。図３Ａは、炭化珪素パワーデバイス１００の上面図を示す図３Ｂの線Ｂ－Ｂ’に沿った、および図３Ａの線Ａ－Ａ’に沿った炭化珪素パワーデバイス１００の水平断面図を示す図３Ｄの線Ｃ－Ｃ’に沿った、炭化珪素パワーデバイス１００の４つのトランジスタセル５０の垂直断面図を示す。図３Ｃは、図３Ａの炭化珪素パワーデバイスにおける単一のトランジスタセル５０の拡大断面を示す。
図３Ａおよび図３Ｃから最もよく分かるように、炭化珪素パワーデバイス１００は、第１の主面２１と、第１の主面２１に対向する第２の主面２２とを有するｎ型基板２０を備える。図３Ａ～図３Ｄに示す実施形態では、基板２０は、第２の主面２２から第１の主面２１へと順に、ｎ型の第１の基板層２０Ａおよびｎ型の第２の基板層２０Ｂを備える。第１の基板層２０Ａは、比較的高濃度にドープされ、例示的には１０１７ｃｍ－３を超える、例示的には１０１８ｃｍ－３を超えるドーピング濃度を有する。第２の基板層２０Ｂは、比較的低濃度にドープされ、例示的には１０１７ｃｍ－３未満、例示的には１０１６ｃｍ－３未満のドーピング濃度を有する。実施形態の炭化珪素パワーデバイス１００では、第２の基板層２０Ｂは、全てのトランジスタセル５０に共通のドリフト層部分として機能する。例示的には、第１の基板層２０Ａは、４Ｈ－ＳｉＣ層、６Ｈ－ＳｉＣ層、３Ｃ－ＳｉＣ層またはシリコン層を含んでもよい。第２の基板層２０Ｂは、例示的には、４Ｈ－ＳｉＣ層、６Ｈ－ＳｉＣ層、３Ｃ－ＳｉＣ層のいずれであってもよい。３Ｃ－ＳｉＣからなる第２の基板層２０Ｂと比較して、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣからなる第２の基板層２０Ｂを用いると、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣのバンドギャップが比較的大きいため、ブロッキング性能および熱特性が向上するという利点がある。第２の基板層２０Ｂは、第１の基板層２０Ａ上にヘテロエピタキシャルまたはホモエピタキシャルに成長させたエピタキシャル層であってもよい。
複数の炭化珪素層積層体３０が、基板２０の第１の主面２１上に配置されている。各炭化珪素層積層体３０は、第１の主面２１から離れる方向に第１の主面２１上に積層された以下の層、すなわち基板２０上のｎ型ドレイン層３５、チャネル層３７上のｐ型チャネル層３７およびｎ型ソース層３６を含む（図３Ｃを参照）。図３Ｄの上面図に示すように、複数の炭化珪素層積層体３０は、垂直方向から第１の主面２１上を見て、マトリックスの形態で第１の主面２１上に配置されてもよい。
連続した絶縁層４０が、炭化珪素層積層体３０の間で横方向に基板２０上に配置される。本明細書を通して、側方または横方向という用語は、第１の主面２１に平行な横方向を指す。同様に、垂直または垂直方向という用語は、第１の主面２１に直交する垂直方向を指す。絶縁層４０は、複数の炭化珪素層積層体３０の１つの側面上にそれぞれ直接延在する複数の管状の第１の絶縁層部分４２を含み、複数の第１の絶縁層部分４２の間の第１の主面２１上に延在する第２の絶縁層部分４３を含む。複数の第１の絶縁層部分４２は、各炭化珪素層積層体３０の少なくともドレイン層３５およびチャネル層３７を横方向に覆い、横方向に取り囲む。これは、図３Ｃの垂直断面および図３Ｄの水平断面において最もよく見ることができる。例示的には、第１の絶縁層部分４２は、図３Ａおよび図３Ｃに示すように、ソース層３６の一部も横方向に覆い、横方向に取り囲む。第１の層が第２の層を横方向に覆う場合、それは、任意の横方向に見たときに第１の層が第２の層と完全に重なることを意味する。また、第１の層が第２の層を横方向に取り囲む場合、これは、第１の主面２１に平行な平面への直交投影において第１の層が第２の層を取り囲むことを意味するものとする。各第１の絶縁層部分４２について、その第１の絶縁層部分４２と、その第１の絶縁層部分４２によって横方向に取り囲まれたチャネル層３７およびドレイン層３５の側面との間に、直接接触が存在する。第１の絶縁層４０は、例示的に、酸化シリコン層または窒化シリコン層である。第１の絶縁層４０は、例示的に、熱酸化物層である。
ゲート電極層４５は、ゲート電極層４５と複数の炭化珪素層積層体３０の各々とが複数の第１の絶縁層部分４２の対応するものによって互いに分離されるように、第１の絶縁層４０上に直接配置されて延在している。２つの要素が第３の要素によって互いに分離されている場合、これは、２つの要素が互いに直接接続されておらず、両方の要素が、２つの要素を分離する第３の要素に直接接続されていることを意味する。ゲート電極層４５は、例示的に、各炭化珪素層積層体３０を横方向に取り囲む連続層である。例示的には、ゲート電極層４５の各点は、後述する第１の主電極５２の各点よりも第１の主面２１に近い、すなわち、ゲート電極層全体が第１の主電極５２の下のレベルで延在する。
第２の絶縁層４４は、第２の絶縁層部分４３とゲート電極層４５との間に、第１の主面２１に直交する垂直方向に挟まれている。第２の絶縁層４４は、ゲート電極層４５の寄生容量を最小化するために、ゲート電極層４５を基板２０から遠ざける。第２の絶縁層４４は、電気的に絶縁性の材料であればよい。例えば、スピンオンガラス（ＳＯＧ）層であってもよい。
実施形態では、各トランジスタセル５０は、垂直ゲート全周電界効果トランジスタセルを形成するために、上述したように、複数の炭化珪素層積層体３０の１つ、複数の第１の絶縁層部分４２の１つ、およびゲート電極層４５の一部を含む。
各炭化珪素層積層体３０は、各チャネル層３７の各点がゲート電極層４５の２つの対向する部分の間に横方向に挟まれるように、第１の主面２１から突出するピラーの形状を有し、ゲート電極層４５の２つの対向する部分は、そのチャネル層３７のその点を通って延びる直線に沿って２μｍ未満の距離ｄを有する。図３Ａ～図３Ｄの実施形態では、距離ｄは、管状の第１の絶縁層部分４２の直径と同じである。図３Ｄでは、Ｃ－Ｃ’は、その直線Ｃ－Ｃ’がチャネル層３７と交差するチャネル層３７の全ての点を通るそのような直線の例である。各炭化珪素層積層体３０のチャネル層３７は、第１の主面２１に平行な任意の水平方向において最大水平幅ｗを有することができ、これは２μｍ未満、例示的には１μｍ未満である。第１の絶縁層部分４２の層厚（ｄ－ｗ）／２（ｗは最大水平幅、ｄは管状の第１の絶縁層部分４２の直径）は、例示的に、５ｎｍ以上５００ｎｍ以下の範囲内である。ピラーの形状は、例示的に、第１の主面２１に直交する垂直方向の高さｈが最大水平幅ｗよりも大きくてもよい。例えば、高さｈは、最大水平幅ｗの少なくとも２倍または３倍であってもよい。
ソース層３６、チャネル層３７およびドレイン層３５は、任意のＳｉＣポリタイプであってもよい。これらの層は、異なるＳｉＣポリタイプまたは同じＳｉＣポリタイプであってもよい。例示的な実施形態では、少なくともチャネル層３７は３Ｃ－ＳｉＣを含むことができ、ドレイン層３５は４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含むことができる。第２の基板層２０Ｂおよびドレイン層３５は、同じＳｉＣポリタイプであってもよい。例えば、チャネル層３７は、３Ｃ－ＳｉＣであってもよいが、第２の基板層２０Ｂおよびドレイン層３５は、双方４Ｈ－ＳｉＣであってもよいし、双方６Ｈ－ＳｉＣであってもよい。
図３Ａおよび図３Ｃに示すように、炭化珪素パワーデバイス１００は、ゲート電極層４５上に配置された中間絶縁層８０と、中間絶縁層８０上に配置された第１の主電極５２とを備える。第１の主電極５２は、中間絶縁層８０によってゲート電極層４５と電気的に絶縁されている。第１の主電極５２は、中間層８０の開口部８０Ａを介して、複数の炭化珪素層積層体３０各々のソース層３６と電気的に接触している。第２の主面２２には、第２の主電極５４が配置されている。
図３Ｂの上面図を参照すると、第１の主電極５２の上部は、炭化珪素パワーデバイス１００のソース端子となるソースコンタクトパッド５６である。あるいは、ソースコンタクトパッド５６は、第１の主電極５２に電気的に接続された別個の要素として実装されてもよい。本明細書を通して、要素の下部は、第１の主面２１に隣接する部分として理解されるべきであり、要素の上部は、垂直方向において下部に対向する部分として理解されるべきであり、すなわち、下部の各点は、上部の各点よりも第１の主面２１に近い。第１の主電極５２の下方に延在するゲート電極層４５は、炭化珪素パワーデバイス１００のゲート端子となる制御コンタクトパッド４８に電気的に接続されている。図３Ｄに示す例示的な実施形態では、制御コンタクトパッド４８は、ソースコンタクトパッド５６の側方に配置される。すなわち、ソース層は上からソースコンタクトパッド５６に接続されているが、ゲート電極層は炭化珪素パワーデバイス１００の側方から、すなわち、第１の主面２１に平行な平面への直交投影においてゲート電極層４５に接続されており、ソースコンタクトパッド５６は、複数の炭化珪素層積層体３０を含む複数のトランジスタセル５０に重なっており、制御コンタクトパッド４８は、複数のトランジスタセル５０の側方に配置されている。
以下、上記のような炭化珪素パワーデバイス１００の製造方法について、図４Ａ～図４Ｌを用いて説明し、これらは、図３Ａに示す最終的な炭化珪素パワーデバイス１００の垂直断面に対応する中間構造の垂直断面を示す図である。
第１の方法ステップでは、第１の主面２１と第２の主面２２とを有する基板２０が提供される。第２の基板層２０Ｂは、例えば、化学気相成長（ＣＶＤ）プロセスによって第１の基板層２０Ａ上に堆積されてもよい。あるいは、基板２０の２層構造は、ｎ型ドーパントをｎ型予備基板に注入して、上述のように異なるドーピング濃度を有する第１の基板層２０Ａおよび第２の基板層２０Ｂを形成することによって形成されてもよい。
別の方法ステップでは、垂直断面において図４Ａに示すような構造を得るために、第１の主面２１上に犠牲層６０が形成される。
別の方法ステップでは、犠牲層６０は、図４Ｂに示すように、第１の主面２１から突出する複数の犠牲構造６５を形成するように構造化される。各犠牲構造６５は、ピラーの形状を有し、基板２０に隣接する第１の端部６５Ａと、第１の主面２１に直交する垂直方向において第１の端部６５Ａとは反対側の第２の端部６５Ｂとを備える。第２の端部６５Ｂは、基板２０から最も遠い犠牲構造６５の端部である。例示的には、各犠牲構造６５は、５０ｎｍ～１０μｍの範囲、例示的には５μｍ～１０μｍの範囲の、第１の主面２１に直交する垂直方向の長さＬを有する。
別の方法ステップでは、図４Ｃに示すような構造を得るために、複数の犠牲構造６５上、および犠牲構造６５によって露出した第１の主面２１上に、連続した絶縁材料層７０が形成される。犠牲層６０は、例えば、カーボン層またはシリコン層であってもよい。例示的な実施形態では、犠牲層６０はポリシリコン（ｐｏｌｙ－Ｓｉ）層またはアモルファスシリコン層であり、第２の基板層２０ＢはＳｉＣ層である。この例示的な実施形態では、絶縁材料層７０は、犠牲構造６５および第２の基板層２０Ｂの露出部分の熱酸化によって形成された熱酸化物層であってもよい。あるいはまた、絶縁材料層７０は、プラズマＣＶＤ（ＰＥ－ＣＶＤ）法やその他の適宜の堆積法などの堆積法によって形成することができる。絶縁材料層７０は、例示的に、酸化シリコンまたは窒化シリコン層である。
別の方法ステップでは、各犠牲構造６５の第２の端部６５Ｂ上の絶縁材料層７０の一部を除去して各犠牲構造６５の第２の端部６５Ｂを露出させる一方で、残りの絶縁材料層７０’は各犠牲構造６５の側面を覆う（図４Ｆに示すように）。ここで、残りの絶縁材料層７０’の少なくとも一部は、炭化珪素パワーデバイス１００内の絶縁層４０を形成する。例示的には、各犠牲構造６５の第２の端部６５Ｂ上の絶縁材料層７０の一部を除去するこの方法ステップは、図４Ｄ～図４Ｆに示す以下のサブステップを含むことができる。
・図４Ｄに示すように、絶縁材料層７０上に連続した第１のマスキング材料層９０を形成する第１のサブステップと、
・図４Ｅに示すように、各犠牲構造６５の第２の端部６５Ｂ上に絶縁材料層７０の一部を露出させる第１のマスキング層９０’を形成するために、第１のマスキング材料層９０をエッチバックする第２のサブステップと、
・第１のマスキング層９０’をエッチングマスクとして用いて、第２の端部６５Ｂ上の絶縁材料層７０の部分をエッチングして、図４Ｆに示すような構造を得た後、第１のマスキング層９０’を除去する第３のサブステップ。
別の方法ステップでは、複数の犠牲構造６５を選択的エッチングによって除去して、残りの絶縁材料層７０’に複数のキャビティ７５を形成し、第１の主面２１の露出部分２４を各キャビティ７５の底部に露出させる。これにより得られた構造を図４Ｇに示す。
別の方法ステップでは、各キャビティ７５内の第１の主面２１の露出部分２４上にｎ型の第１の炭化珪素層を選択的に形成してドレイン層３５を形成し、各キャビティ７５内の第１の炭化珪素層上にｐ型の第２の炭化珪素層を選択的に形成してチャネル層３７を形成し、各キャビティ７５内の第２の炭化珪素層上にｎ型の第３の炭化珪素層を選択的に形成してソース層３６を形成する。これにより得られた構造を図４Ｈに示す。例示的には、残りの絶縁材料層７０’の最上端面７０Ｂは、第３の炭化珪素層（ソース層３６）の上面３６Ｂよりも第１の主面２１から遠くに位置してもよく、すなわち、第３の炭化珪素層は、キャビティ７５の外側の領域まで延在してもよい。あるいは、最上端面７０Ｂは、第３の炭化珪素層（ソース層３６）の上面３６Ｂよりも第１の主面２１の近くに位置してもよく、すなわち、第３の炭化珪素層の全ての部分がキャビティ７５内に配置されてもよい。例示的には、第１の炭化珪素層を形成すること、第２の炭化珪素層を形成すること、および第３の炭化珪素層を形成することは、それぞれ１４００℃未満の温度で行われる。基板２０の露出部分および／または別の炭化珪素層上にのみ炭化珪素層を選択的に形成するプロセス（残りの絶縁材料層７０’上に炭化珪素層は形成されない）は、当業者に周知である。そのようなプロセスは、例えば、選択的化学気相成長（ＣＶＤ）であってもよく、炭化珪素の結晶成長の選択性は、異なる表面（ここでは、一方の側の第１の主面２１または第１の炭化珪素層または第２の炭化珪素層の露出部分２４、および他方の側の残りの絶縁材料層７０’の表面）を有する反応物の異なる化学的挙動によって得られる。上述の方法ステップ中に第１の炭化珪素層、第２の炭化珪素層および第３の炭化珪素層のＳｉＣのポリタイプを制御する方法は、当業者に周知である。例えば、第１の炭化珪素層、第２の炭化珪素層、および第３の炭化珪素層を形成するためにＣＶＤプロセスを使用する場合、温度などの異なるＣＶＤプロセスパラメータは、ＣＶＤプロセス中にどのポリタイプのＳｉＣが成長するかに周知の影響を及ぼす。
別の方法ステップでは、炭化珪素パワーデバイス１００内の第２の絶縁層部分４３を形成する残りの絶縁材料層７０’の部分上に第２の絶縁層４４が形成される。これにより得られた構造を図４Ｉに示す。第２の絶縁層４４は、例示的に、スピンオングラス（ＳＯＧ）層である。あるいは、最初に別の絶縁材料の均質で連続的な層を堆積させ、次いで（例示的にはエッチングによって）構造化して、第２の絶縁層４４を得ることができる。第２の絶縁層４４の上面４４Ａ（すなわち、基板２０から外方に面する表面）は、第１の炭化珪素層（炭化珪素パワーデバイス１００においてドレイン層３５を形成する）と第２の炭化珪素層（炭化珪素パワーデバイス１００においてチャネル層３７を形成する）との界面３５Ａよりも下方にある。
別の方法ステップでは、炭化珪素パワーデバイス１００内の絶縁層４０を形成する残りの絶縁材料層７０’の部分上にゲート電極層４５を形成して、図４Ｊに示すような構造を得る。ここで、ゲート電極層４５は、炭化珪素パワーデバイス１００の第１の絶縁層部分４２を形成する残りの絶縁材料層７０’の部分の側面に直接形成され、第２の絶縁層４４の上面４４Ａに直接形成される。ゲート電極層４５を形成した後、第２の絶縁層４４は、残りの絶縁材料層７０’とゲート電極層４５との間に、第１の主面２１に直交する垂直方向に挟まれる。
別の方法ステップでは、均質で連続的な第２の絶縁材料層９５を図４Ｊに示す構造上に堆積させて、図４Ｋに示す構造を得る。その後、図４Ｌに示すように、第２の絶縁材料層９５を構成し、ソース層３６を開口部８０Ａから露出させる中間絶縁層８０を形成する。
最後に、図４Ｌに示す構造上に、ソース層３６に電気的に接触するように第１の主電極５２を形成し、第２の主面２２上に第２の主電極５４を形成して、図３Ａ～図３Ｄで上述した炭化珪素パワーデバイス１００を得る。本方法は、追加の方法ステップを含むことができる。例えば、制御コンタクトパッド４８およびソースコンタクトパッド５６をそれぞれ形成するために追加の方法ステップが含まれてもよい。
Figure 2023554134000002
炭化珪素パワーデバイス３００の製造方法は、犠牲構造６５が、垂直断面において、炭化珪素層積層体３３０の円錐形状に対応する円錐形状をそれぞれ有するという点のみが、図４Ａ～図４Ｈに示す方法と異なる。
Figure 2023554134000003
炭化珪素パワーデバイス４００の製造方法は、犠牲構造６５が、垂直断面において、炭化珪素層積層体４３０の円錐形状に対応する円錐形状をそれぞれ有するという点のみが、図４Ａ～図４Ｈに示す方法と異なる。
Figure 2023554134000004
炭化珪素パワーデバイス６００の製造方法は、犠牲構造６５の形状、すなわち炭化珪素層積層体６３０の湾曲したフィン形状に対応した湾曲したフィン形状が異なるという点のみが、上述した炭化珪素パワーデバイス１００の製造方法について説明した方法と異なる。
以下では、第６の変形実施形態による炭化珪素パワーデバイス７００について、図１０を参照して、図３Ａの断面に対応する垂直断面において説明する。炭化珪素パワーデバイス７００は、基板２５が１０１７ｃｍ－３より上、例示的には５・１０１７ｃｍ－３より上の比較的高いドーピング濃度を有し、各炭化珪素層積層体７３０のドレイン層（７３５）が基板２５と直接接触しているという点のみが、上述の炭化珪素パワーデバイス１００と異なる。したがって、上述の炭化珪素パワーデバイス１００とは対照的に、基板２５は、比較的高濃度にドープされた第１の基板層２０Ａ上に比較的低濃度にドープされた第２の基板層２０Ｂを有する２層構造を含まない。上述の炭化珪素パワーデバイス１００では、第２の基板層２０Ｂが全てのトランジスタセル５０に共通のドリフト層部分として機能するが、デバイスのドリフト層全体がドレイン層に実装されている。例示的には、ドレイン層７３５全体は、１０１７ｃｍ－３未満のドーピング濃度を有する。炭化珪素パワーデバイス１００ではドレイン層３５内にドリフト層の全体ではなく一部のみが実装されるため、特定の電圧クラスでは、炭化珪素パワーデバイス７００のドレイン層７３５は、同じ電圧クラスの炭化珪素パワーデバイス１００のドレイン層３５よりも、第１の主面２１に直交する垂直方向に大きな層厚を必要とする。炭化珪素パワーデバイス７００の製造方法は、第１の方法ステップで２層の基板２０の代わりに基板２５を設ける点、および特定の電圧クラスに対して、第１の主面２１に直交する垂直方向において、ドレイン層３５よりもドレイン層７３５の層厚が厚いため、第２の絶縁層７４４の層厚を第２の絶縁層７４４よりも厚くしなければならない場合がある点のみが異なる。
以下では、第６の変形実施形態による炭化珪素パワーデバイス８００について、図１１を参照して、図３Ａの断面に対応する垂直断面において説明する。炭化珪素パワーデバイス８００は、第１の主電極８５２がソース層８３６の開口部３６Ｈを介してチャネル層３７に接するという点のみが、上述した炭化珪素パワーデバイス１００と異なる。炭化珪素層積層体８３０は、上述の炭化珪素層積層体３０と同様である。これは、チャネル層３７に接触するように第１の主電極８５２が延在する開口部３６Ｈが形成されているという点のみがソース層３６と異なる、ソース層８３６を含む。炭化珪素パワーデバイス８００の他の特徴は、炭化珪素パワーデバイス１００と同じであってもよい。あるいは、炭化珪素パワーデバイス８００の残りの特徴は、上述した炭化珪素パワーデバイス２００，３００，４００，５００，６００または７００のいずれかと同じであってもよい。
以下では、上述した炭化珪素パワーデバイス８００の製造方法の例示的な実施形態について、図１２Ａ～図１２Ｈを参照して説明し、これらは図１１の垂直断面に対応する垂直断面を示す図である。最初に、図４Ａ～図４Ｇを参照して上述した方法ステップを行う。その後の別の方法ステップでは、キャビティ７５内に、第１の炭化珪素層、第２の炭化珪素層および第３の炭化珪素層を選択的に形成して、図１２Ａに示すような構造を得る。炭化珪素層積層体３０の第１の主面２１と反対側の上面３０Ｂは、第１の主面２１からの距離ｄ１が、残りの絶縁材料層７０’の最上端面７０Ｂの第１の主面２１からの距離ｄ２よりも小さい。すなわち、炭化珪素層積層体３０の上面３０Ｂは、残りの絶縁材料層７０’の最上端面７０Ｂよりも低く、その結果、炭化珪素層積層体３０の上面３０Ｂおよび残りの絶縁材料層７０’は凹部を画定し、炭化珪素層積層体３０の上面３０Ｂが凹部の底部を形成し、残りの絶縁材料層７０’が凹部の側壁を形成する。その後、残りの絶縁材料層７０’および炭化珪素層積層体３０上に、連続した第２のマスキング材料層９２を形成し、図１２Ｂに示すような構造を得る。次に、第２のマスキング材料層９２は、例えば第２のマスキング材料層９２をエッチバックすることによって構造化されて、各炭化珪素層積層体３０の上面３０Ｂの第１の部分を露出させる第２のマスク層９２’を形成し、炭化珪素層積層体３０の上面３０Ｂの第２の部分は、図１２Ｃに示すように第２のマスキング層９２’によって覆われる。その後、図１２Ｄに示すように、第２のマスキング層９２’を使用して、各炭化珪素層積層体のソース層３６を貫通して延在し、かつ開口部３６Ｈの底部でチャネル層３７の上面部分を露出させる開口（垂直孔）３６Ｈをエッチングする。次に、図１２Ｅに示すように、図１２Ｄの構造上に連続した第３のマスキング材料層９４を形成する。次に、図１２Ｆに示すように、第３のマスキング材料層９４の上部を、例えばエッチングによって除去して、少なくとも第２のマスキング層９２’を露出させる第３のマスキング層９４’と、第２のマスキング層９２’の側方に配置された残りの絶縁材料層７０’の上端部とを形成する。第３のマスキング層９４’の上面９４Ｂは、例示的には、ソース層３６とチャネル層３７との間の界面３７Ａと同じかまたはその下にあり、すなわち、第３のマスキング層９４’の上面９４Ｂと第１の主面２１との間の距離ｄ３は、垂直方向における界面３７Ａ（ソース層３６とチャネル層３７との間）と第１の主面２１との間の距離ｄ４と同じかまたはそれよりも小さい。第３のマスキング層９４’をエッチングマスクとして使用して、第２のマスキング層９２’と、第３のマスキング層９４’によって露出された残りの絶縁材料層７０’の上端部とを選択的エッチング（ＳｉＣに対して選択的）によって除去することで、図１２Ｇに示すような構造が得られ、第３のマスキング層９４’を除去することで図１２Ｈに示すような構造が得られる。その後、第２の絶縁層４４、ゲート電極層４５、中間絶縁層８０、ゲート電極４５、第１の主電極８５２および第２の主電極５４を形成する方法ステップを、炭化珪素パワーデバイス１００の製造方法の実施形態で上述したものと同様に行い、図１１に示す炭化珪素パワーデバイス８００を得る。
添付の特許請求の範囲によって定義される本発明の概念から逸脱することなく、上述の実施形態の変更が可能であることは、当業者には明らかであろう。
上述の炭化珪素パワーデバイス１００～８００は、いずれも炭化珪素ベースのパワー金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。しかしながら、本発明の炭化珪素パワーデバイスは、添付の特許請求の範囲に定義される特徴を有する別のデバイスであってもよい。例えば、炭化珪素パワーデバイスは、基板２０、２５と第２の主電極５４との間に追加のｐ型半導体層を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。
上記の実施形態は、特定の導電型で説明された。上述の各実施形態における半導体層の導電型は、ｐ型層として記載された全ての層がｎ型層であり、ｎ型層として記載された全ての層がｐ型層であるように切り替えられてもよい。例えば、基板上に記載された各炭化珪素パワーデバイスにおいて、ドレイン層およびソース層はそれぞれｐ型層であり得、ソース層はｎ型層であり得る。同じことが、炭化珪素パワーデバイスの製造方法の全ての例示的な実施形態に当てはまる。
上述の全ての実施形態では、ソース層はキャビティ７５の外側の領域に延在し、すなわち、ソース層の側面全体が第１の絶縁層部分で覆われていない。しかしながら、代替的な実施形態では、ソース層の側面全体が第１の絶縁層部分によって覆われてもよい。
異なる実施形態の特徴は、互いに組み合わされてもよい。例えば、図５、図６、図７または図１１に示すような垂直断面における炭化珪素層積層体の形状は、ピラー形状を有する炭化珪素層積層体に適用されるだけでなく、図８および図９を参照して説明したようなフィン形状の炭化珪素層積層体にも適用され得る。第７の変形実施形態の異なる基板構造は、上述の任意の他の実施形態で使用されてもよい。
第１の主電極８５２とチャネル層３７との間に電気的接触を設けることについて、図１２Ａ～図１２Ｈを参照して具体的な方法を説明した。しかしながら、このような電気的接触を第１の主電極８５２とチャネル層３７との間に設けるために、他の方法を適用してもよい。上記実施形態のいずれにおいても、第１の主電極とチャネル層との間に電気的接触が設けられ得る。第１の主電極とチャネル層との間にこのような電気的接触を伴う炭化珪素パワーデバイスの製造方法は、第３の炭化珪素層の一部を除去して第２の炭化珪素層の一部を露出させる第１のステップと、その後、第３の炭化珪素層および第２の炭化珪素層に電気的に接触する第１の主電極を形成するステップであって、第１の主電極がゲート電極層から電気的に絶縁されている、ステップと、を含むいずれの方法であってもよい。
「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は他の要素またはステップを排除するものではなく、不定冠詞「ａ」または「ａｎ」は複数を排除するものではないことに留意されたい。また、異なる実施形態に関連して説明した要素を組み合わせてもよい。
本特許出願は、欧州特許出願第２０２１ ６０８４．２－１２１２号の優先権を主張し、その開示内容は参照により本明細書に組み込まれる。
参照符号のリスト
１００、２００、３００、４００、５００、６００、７００、８００ 炭化珪素パワーデバイス
２０、２５ （ｎ型）基板
２０Ａ 第１の基板層
２０Ｂ 第２の基板層
２１ 第１の主面
２２ 第２の主面
２４ 露出部分
３０、２３０、３３０、４３０、５３０、６３０、７３０、８３０ 炭化珪素層積層体
３０Ｂ （炭化珪素層積層体３０の）上面
３５、２３５、３３５、４３５、７３５ （ｎ型）ドレイン層
３５Ａ インターフェース
３６、２３６、３３６、４３６、８３６ （ｎ型）ソース層
３６Ｂ （ソース層３６の）上面
３６Ｈ （ソース層８３６内の）開口部
３７、２３７、３３７、４３７、５３７、６３７ （ｐ型）チャネル層
３７Ａ インターフェース
４０、２４０、３４０、４４０、５４０、６４０ 第１の絶縁層
４２、２４２、３４２、４４２、５４２、６４２ 第１の絶縁層部分
４３、２４３、３４３、４４３ 第２の絶縁層部分
４４、７４４ 第２の絶縁層
４４Ａ （第２の絶縁層４４の）上面
４５ ゲート電極層
４８ 制御コンタクトパッド
５０ トランジスタセル
５２、８５２ 第１の主電極
５４ 第２の主電極
５６ ソースコンタクトパッド
６０ 犠牲層
６５ 犠牲構造
６５Ａ 第１の端部
６５Ｂ 第２の端部
７０ 絶縁材料層
７０’ 残りの絶縁材料層
７０Ｂ （残りの絶縁材料層７０’の）最上端面
７５ キャビティ
８０ 中間絶縁層
８０Ａ （中間絶縁層８０内の）開口部
９０ 第１のマスキング材料層
９０’ 第１のマスキング層
９２ 第２のマスキング材料層
９２’ 第２のマスキング層
９４ 第３のマスキング材料層
９４’ 第３のマスキング層
９４Ｂ （第３のマスキング層９４’の）上面
９５ 第２の絶縁材料層
ｄ、ｄ１、ｄ２、ｄ３、ｄ４ 距離
Ｌ 長さ
ｗ 最大水平幅

Claims (15)

  1. 第１の主面（２１）と前記第１の主面（２１）の反対側の第２の主面（２２）とを有する第１導電型基板（２０；２５）と、
    前記基板（２０；２５）の前記第１の主面（２１）上に配置された複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）であって、各炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）が、前記第１の主面（２１）上に前記第１の主面（２１）から離れる方向に積層された以下の層、すなわち前記基板（２０；２５）上の第１導電型ドレイン層（３５；２３５；３３５；４３５；７３５）、前記ドレイン層（３５；２３５；３３５；４３５；７３５）上の第２導電型チャネル層（３７；２３７；３３７；４３７；５３７；６３７）、および前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７）上の第１導電型ソース層（３６；２３６；３３６；４３６；８３６）を含み、前記第２導電型が前記第１導電型とは異なる、複数の炭化珪素層積層体と、
    複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）が各炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の少なくとも前記ドレイン層（３５；２３５；３３５；４３５；７３５）および前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）を横方向に覆い、横方向に取り囲むように、前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の対応する１つの側面上にそれぞれ直接延在する複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）と、前記複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）の間で前記第１の主面（２１）上に延在する第２の絶縁層部分（４３；２４３；３４３；４４３）とを含む連続した第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）と、
    ゲート電極層（４５）であって、前記第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）によって前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の各々から電気的に分離されるように、前記第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）上に直接延在するゲート電極層（４５）と、
    を備え、
    前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の各々は、各チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）の各点が前記ゲート電極層（４５）の２つの対向する部分の間に横方向に挟まれるように、前記第１の主面（２１）から突出するピラーの形状を有し、前記ゲート電極層（４５）の前記２つの対向する部分は、前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）の前記点を通って延びる直線に沿って２μｍ未満の距離（ｄ）を有する、炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）。
  2. 前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）が３Ｃ－ＳｉＣを備え、前記ドレイン層（３５；２３５；３３５；４３５；７３５）が４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを備える、請求項１に記載の炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）。
  3. 前記基板（２０；２５）が１０１７ｃｍ－３超または５・１０１７ｃｍ－３超のドーピング濃度を有し、各炭化珪素層積層体（７３０）の前記ドレイン層（７３５）が前記基板（２０；２５）と直接接触している、請求項１または２に記載の炭化珪素パワーデバイス（７００）。
  4. 前記第１の絶縁層部分（４２；２４２；３４２；４４２）が管状であり、前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；７３０；８３０）の対応する１つを横方向にそれぞれ取り囲んで、複数の垂直ゲート全周電界効果トランジスタセル（５０）を形成する、請求項１～３のいずれか１項に記載の炭化珪素パワーデバイス（１００；２００；３００；４００；７００；８００）。
  5. 各炭化珪素層積層体（３０；２３０；３３０；４３０；７３０；８３０）の前記チャネル層（３７；２３７；３３７；４３７；７３７）が、前記第１の主面（２１）に平行な任意の水平方向において最大水平幅（ｗ）を有し、最大水平幅（ｗ）が２μｍ未満、または１μｍ未満である、請求項４に記載の炭化珪素パワーデバイス（１００；２００；３００；４００；７００；８００）。
  6. 前記第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）が、酸化シリコン層または窒化シリコン層である、請求項１～５のいずれか１項に記載の炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）。
  7. 炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）の製造方法であって、前記方法が、
    第１の導電性基板（２０；２５）を提供するステップと、
    前記基板（２０；２５）の第１の主面（２１）上に犠牲層（６０）を形成するステップと、
    前記犠牲層（６０）を構造化して、前記第１の主面（２１）から突出し、ピラーまたはフィンの形状を有する複数の犠牲構造（６５）を形成するステップであって、各犠牲構造（６５）が、前記基板（２０；２５）に隣接する第１の端部（６５Ａ）と、前記第１の端部（６５Ａ）の反対側の第２の端部（６５Ｂ）とを含む、ステップと、
    前記複数の犠牲構造（６５）上および前記第１の主面（２１）上に連続した絶縁材料層（７０）を形成するステップと、
    その後、各犠牲構造（６５）の前記第２の端部（６５Ｂ）上の絶縁材料層（７０）の一部を除去して各犠牲構造（６５）の前記第２の端部（６５Ｂ）を露出させ、残りの絶縁材料層（７０’）が各犠牲構造（６５）の側面を覆い、前記残りの絶縁材料層（７０’）の少なくとも一部が、前記炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）内に第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）を形成する、ステップと、
    その後、選択的エッチングによって各犠牲構造（６５）を除去して、前記残りの絶縁材料層（７０’）内に複数のキャビティ（７５）を形成するステップであって、前記第１の主面（２１）の露出部分（２４）が各キャビティ（７５）の底部に露出している、ステップと、
    前記ドレイン層（３５；２３５；３３５；４３５；７３５）を形成するために、各キャビティ（７５）内の前記第１の主面（２１）の前記露出部分（２４）上に選択的に前記第１導電型の第１の炭化珪素層を形成するステップと、
    チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）を形成するために、各キャビティ（７５）内の前記第１の炭化珪素層上に選択的に前記第２導電型の第２の炭化珪素層を形成するステップと、
    ソース層（３６；２３６；３３６；４３６；８３６）を形成するために、各キャビティ（７５）内の前記第２の炭化珪素層上に選択的に前記第１導電型の第３の炭化珪素層を形成するステップと、
    前記炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）において、前記残りの絶縁材料層（７０’）の前記第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）を形成する部分の上にゲート電極層（４５）を形成するステップと、
    を含み、
    完成した前記炭化珪素パワーデバイス（１００；２００；３００；４００；５００；６００；７００；８００）が、
    前記第１の主面（２１）と前記第１の主面（２１）の反対側の第２の主面（２２）とを有する前記第１導電型基板（２０；２５）と、前記基板（２０；２５）の前記第１の主面（２１）上に配置された複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）であって、各炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）が、前記第１の主面（２１）上に前記第１の主面（２１）から離れる方向に積層された以下の層、すなわち前記基板（２０；２５）上の前記第１導電型ドレイン層（３５；２３５；３３５；４３５；７３５）、前記ドレイン層（３５；２３５；３３５；４３５；７３５）上の前記第２導電型チャネル層（３７；２３７；３３７；４３７；５３７；６３７）、および前記第２導電型チャネル層（３７；２３７；３３７；４３７；５３７；６３７）上の前記第１導電型ソース層（３６；２３６；３３６；４３６；８３６）を含み、前記第２導電型が前記第１導電型とは異なる、複数の炭化珪素層積層体と、
    複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）が各炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の少なくとも前記ドレイン層（３５；２３５；３３５；４３５；７３５）および前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）を横方向に覆い、横方向に取り囲むように、前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の対応する１つの側面上にそれぞれ直接延在する前記複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）と、前記複数の第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）の間で前記第１の主面（２１）上に延在する第２の絶縁層部分（４３；２４３；３４３；４４３）とを含む連続した前記第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）と、
    前記ゲート電極層（４５）であって、前記第１の絶縁層部分（４２；２４２；３４２；４４２；５４２；６４２）によって前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の各々から電気的に分離されるように、前記第１の絶縁層（４０；２４０；３４０；４４０；５４０；６４０）上に直接延在するゲート電極層（４５）と、
    を備え、
    前記複数の炭化珪素層積層体（３０；２３０；３３０；４３０；５３０；６３０；７３０；８３０）の各々は、各チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）の各点が前記ゲート電極層（４５）の２つの対向する部分の間に横方向に挟まれるように、前記第１の主面（２１）から突出する前記ピラーまたは前記フィンの形状を有し、前記ゲート電極層（４５）の前記２つの対向する部分は、前記チャネル層（３７；２３７；３３７；４３７；５３７；６３７；７３７）の前記点を通って延びる直線に沿って２μｍ未満の距離（ｄ）を有する、方法。
  8. 前記犠牲層（６０）がアモルファスシリコンを含む、請求項７に記載の方法。
  9. 前記絶縁材料層（７０）が、熱酸化により形成される、請求項７または８に記載の方法。
  10. 前記ゲート電極層（４５）を形成する前に前記残りの絶縁材料層（７０’）上に第２の絶縁層（４４；７４４）を形成して、前記ゲート電極層（４５）を形成した後に前記第２の絶縁層（４４；７４４）が前記残りの絶縁材料層（７０’）と前記ゲート電極層（４５）との間で前記第１の主面（２１）に直交する垂直方向に挟まれるようにするステップを含む、請求項７～９のいずれか１項に記載の方法。
  11. 前記第２の絶縁層（４４；７４４）がスピンオングラス層である、請求項１０に記載の方法。
  12. 各犠牲構造（６５）が、５０ｎｍ～１０μｍの範囲、例示的には５μｍ～１０μｍの範囲の、前記第１の主面（２１）に直交する垂直方向の長さ（Ｌ）を有する、請求項７～１１のいずれか１項に記載の方法。
  13. 前記第１の炭化珪素層を形成するステップ、前記第２の炭化珪素層を形成するステップ、および前記第３の炭化珪素層を形成するステップが、それぞれ１４００℃未満の温度で行われる、請求項７～１２のいずれか１項に記載の方法。
  14. 各犠牲構造（６５）の前記第２の端部（６５Ｂ）上の前記絶縁材料層（７０）の部分を除去する前記ステップが、前記絶縁材料層（７０）上に連続した第１のマスキング材料層（９０）を形成する第１のステップと、前記第１のマスキング材料層（９０）をエッチバックして、各犠牲構造（６５）の前記第２の端部（６５Ｂ）上に前記絶縁材料層（７０）の部分を露出させる第１のマスキング層（９０’）を形成する第２のステップと、前記第１のマスキング層（９０’）をエッチングマスクとして使用して前記第２の端部（６５Ｂ）上の前記絶縁材料層（７０）の部分をエッチングする第３のステップと、を含む、請求項７～１３のいずれか１項に記載の方法。
  15. 前記第３の炭化珪素層の一部を除去して前記第２の炭化珪素層の一部を露出させるステップと、
    その後、前記第３の炭化珪素層および前記第２の炭化珪素層に電気的に接触する第１の主電極を（８５２）形成するステップであって、前記第１の主電極（８５２）が前記ゲート電極層（４５）から電気的に絶縁されている、ステップと、
    を含む、請求項７～１４のいずれか１項に記載の方法。
JP2023537658A 2020-12-21 2021-12-02 炭化珪素パワーデバイスおよびその製造方法 Pending JP2023554134A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP20216084.2 2020-12-21
EP20216084.2A EP4016645A1 (en) 2020-12-21 2020-12-21 Silicon carbide power device and method for manufacturing the same
PCT/EP2021/083908 WO2022135862A1 (en) 2020-12-21 2021-12-02 Silicon carbide power device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
JP2023554134A true JP2023554134A (ja) 2023-12-26
JPWO2022135862A5 JPWO2022135862A5 (ja) 2025-06-16

Family

ID=73856416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023537658A Pending JP2023554134A (ja) 2020-12-21 2021-12-02 炭化珪素パワーデバイスおよびその製造方法

Country Status (5)

Country Link
US (1) US20240079454A1 (ja)
EP (1) EP4016645A1 (ja)
JP (1) JP2023554134A (ja)
CN (1) CN116615806A (ja)
WO (1) WO2022135862A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115497917B (zh) * 2022-08-05 2025-04-22 北京智慧能源研究院 一种碳化硅芯片封装结构
US20240290879A1 (en) * 2023-02-27 2024-08-29 Globalfoundries U.S. Inc. Field-effect transistors with deposited gate dielectric layers
WO2025126658A1 (ja) * 2023-12-15 2025-06-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6631632B2 (ja) * 2015-09-16 2020-01-15 富士電機株式会社 半導体装置
EP3227924B1 (en) 2016-02-02 2020-07-22 ABB Power Grids Switzerland AG Power semiconductor device
US10056289B1 (en) * 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
JP2019102556A (ja) * 2017-11-29 2019-06-24 富士電機株式会社 半導体装置および半導体装置の製造方法
GB2572442A (en) * 2018-03-29 2019-10-02 Cambridge Entpr Ltd Power semiconductor device with a double gate structure
US11967616B2 (en) * 2018-12-07 2024-04-23 Hitachi Energy Ltd Vertical silicon carbide power MOSFET and IGBT and a method of manufacturing the same

Also Published As

Publication number Publication date
EP4016645A1 (en) 2022-06-22
US20240079454A1 (en) 2024-03-07
WO2022135862A1 (en) 2022-06-30
CN116615806A (zh) 2023-08-18

Similar Documents

Publication Publication Date Title
US10679983B2 (en) Method of producing a semiconductor device
US9876103B2 (en) Semiconductor device and transistor cell having a diode region
US9837527B2 (en) Semiconductor device with a trench electrode
US8035112B1 (en) SIC power DMOSFET with self-aligned source contact
JP3620513B2 (ja) 炭化珪素半導体装置
JP3216804B2 (ja) 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
US9117836B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
US8237195B2 (en) Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US20130153995A1 (en) Semiconductor device and method for manufacturing the same
US20080153235A1 (en) Insulated gate type semiconductor device and method for fabricating the same
JP2023554134A (ja) 炭化珪素パワーデバイスおよびその製造方法
CN116230774B (zh) 一种非对称碳化硅槽栅mosfet及其制造方法
WO2024234857A1 (zh) 集成沟道二极管的碳化硅槽栅mosfet器件及制造方法
JP2025515379A (ja) 炭化ケイ素プレーナーｍｏｓｆｅｔ素子及びその製造方法
CN118486734A (zh) 碳化硅沟槽栅金属氧化物半导体场效应晶体管及制备方法
JP4965756B2 (ja) 半導体装置
US7829898B2 (en) Power semiconductor device having raised channel and manufacturing method thereof
CN101233618A (zh) 半导体装置及其制造方法
CN109314142B (zh) 短沟道沟槽功率mosfet
US20240055495A1 (en) Power semiconductor device and method for manufacturing a power semiconductor device
EP4016644A1 (en) Power semiconductor device and method for manufacturing a power semiconductor device
CN114530504A (zh) 一种高阈值SiC MOSFET器件及其制造方法
CN115136322A (zh) 具有饱和接触部的mosfet和用于形成具有饱和接触部的mosfet的方法
CN116636013A (zh) 功率半导体器件和用于制造功率半导体器件的方法
JPWO2022135862A5 (ja)

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20240130

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20240205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20241112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250604

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20250604