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JP2023527254A - 表示基板及び表示装置 - Google Patents

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Abstract

表示基板及び表示装置を提供する。該表示基板は、ベース基板と、該ベース基板上に位置する画素列、第１走査線及び第２走査線とを含む。該画素列は、第１方向に沿って配置される複数のサブ画素を含み、第１走査線及び第２走査線は、第１方向に沿って延伸する。各サブ画素はデータ書き込みサブ回路、記録サブ回路、駆動サブ回路を含む画素回路を含む。該第１走査線及び第２走査線は、該制御信号を提供するように、該データ書き込み回路に電気的に接続され、該第１走査線と第２走査線は抵抗が同じであり、且つ該ベース基板での正投影の面積が同じである。該表示基板は、良い干渉防止性能を有する。

Description

本開示の実施例は表示基板及び表示装置に関する。
マイクロＯＬＥＤ（Ｍｉｃｒｏ ＯＬＥＤ）ディスプレイは、有機発光ダイオード（ＯＬＥＤ）技術とＣＭＯＳ技術との組み合わせに関し、オプトエレクトロニクス産業とマイクロエレクトロニクス産業との相互統合に関連しており、次世代のマイクロ表示技術の開発を促進しているとともに、シリコン上の有機エレクトロニクス、さらにはシリコン上の分子エレクトロニクスの研究及び開発を促進している。
マイクロＯＬＥＤ（Ｍｉｃｒｏ ＯＬＥＤ）ディスプレイは、高解像度、高輝度、豊かな色、低駆動電圧、高応答速度、及び低消費電力などの優れた表示特性を有し、将来性が期待される。
本開示の少なくとも一実施例は表示基板を提供し、該表示基板は、ベース基板と、画素列と、第１走査線及び第２走査線とを含む。前記画素列は、前記ベース基板上に位置し第１方向に沿って配置される複数のサブ画素を含み、第１走査線及び第２走査線は、ベース基板上に位置し、第１方向に沿って延びる。前記サブ画素のそれぞれには、データ書き込みサブ回路、記録サブ回路、駆動サブ回路を含む画素回路が含まれ、前記データ書き込みサブ回路は、第１制御電極、第２制御電極、第１端子及び第２端子を含み、前記データ書き込みサブ回路の第１制御電極及び第２制御電極はそれぞれ第１制御信号及び第２制御信号を受信するように構成され、前記データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の第２端子は前記記録サブ回路の第１端子に電気的に接続されており、前記第１制御信号及び前記第２制御信号に応答して前記データ信号を前記記録サブ回路の第１端子に伝送するように構成され、前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記駆動サブ回路の制御端子が前記記録サブ回路の第１端子に電気的に接続され、前記駆動サブ回路の第１端子が第１電源電圧を受けるように構成され、前記駆動サブ回路の第２端子が発光素子に接続されることに用いられ、前記駆動サブ回路は前記記録サブ回路の第１端子の電圧に応答して前記発光素子が発光するように駆動するように構成され、前記第１走査線は、前記第１制御信号を提供するように、前記複数のサブ画素のデータ書き込み回路の第１制御電極に電気的に接続され、前記第２走査線は、前記第２制御信号を提供するように、前記複数のサブ画素のデータ書き込み回路の第２制御電極に電気的に接続され、前記第１走査線と前記第２走査線は抵抗が同じであり、且つ前記ベース基板での正投影の面積が同じである。
いくつかの例では、前記第１走査線と前記第２走査線は同じ層に絶縁設置され、且つ、長さが同じであり、平均線幅が同じである。
いくつかの例では、前記表示基板は、前記第１走査線に電気的に接続される複数の第１走査線接続部と、前記第２走査線に電気的に接続される複数の第２走査線接続部とをさらに含み、前記複数の第１走査線接続部のそれぞれ及び前記複数の第２走査線接続部のそれぞれは、第１方向と交差する第２方向Ｄ２に沿って延び、前記第１走査線は前記複数の第１走査線接続部によって、前記複数のサブ画素のデータ書き込みサブ回路の第１制御電極に電気的に接続され、前記第２走査線は前記複数の第２走査線接続部によって前記複数のサブ画素のデータ書き込みサブ回路の第２制御電極に電気的に接続される。
いくつかの例では、前記複数の第１走査線接続部のベース基板での正投影の総面積は前記複数の第２走査線接続部のベース基板での正投影の総面積と同じである。
いくつかの例では、前記複数の第１走査線接続部と前記複数の第２走査線接続部は、第１方向において一つずつ交互に配置される。
いくつかの例では、前記複数の第１走査線接続部のそれぞれは、第２方向Ｄ２に沿う長さが同じであり、前記複数の第２走査線接続部のそれぞれは、第２方向Ｄ２に沿う長さが同じである。
いくつかの例では、前記第１方向において隣接する２つのサブ画素の第１制御電極または第２制御電極は、一体的な構造である。
いくつかの例では、第１方向において隣接する２つのサブ画素の第１制御電極で構成される一体的な構造は、第１制御電極群であり、第１方向において隣接する２つのサブ画素の第２制御電極で構成される一体的な構造は、第２制御電極群であり、前記第１方向において、前記第１制御電極群と前記第２制御電極群は交互に配置される。
いくつかの例では、前記第１制御電極群と前記第２制御電極群の数は、いずれも複数であり、前記複数の第１走査線接続部と前記複数の第１制御電極群は１対１で対応して電気的に接続され、前記複数の第２走査線接続部と前記複数の第２制御電極群は１対１で対応して電気的に接続される。
いくつかの例では、前記第１制御電極群における２つの第１制御電極は前記第１制御電極群に対応して接続される第１走査線接続部及びその延長線に対して軸対称であり、前記第２制御電極群における２つの第２制御電極は前記第２制御電極群に対応して接続される第２走査線接続部及びその延長線に対して軸対称である。
いくつかの例では、前記第１制御電極と前記第２制御電極は、同じ層に設置され、多結晶シリコン層に位置し、前記第１走査線接続部と前記第２走査線接続部は、同じ層に設置され、第１導電層に位置し、前記第２導電層が前記多結晶シリコン層の前記ベース基板から離れる側に位置し、前記第１走査線と前記第２走査線は、同じ層に設置され、前記第１導電層の前記ベース基板から離れる側に位置する導電層に位置する。
いくつかの例では、前記複数のサブ画素の少なくとも一つの第１制御電極及び第２制御電極は、前記第１方向に沿って配置され、且つ、前記第２方向に沿う対称軸に関して対称である。
いくつかの例では、前記複数のサブ画素の少なくとも一つについて、前記第２方向において、前記第１走査線は前記第２走査線の、前記少なくとも一つサブ画素のデータ書き込み回路の第１制御電極及び第２制御電極に近い側に位置する。
いくつかの例では、前記少なくとも一つのサブ画素の第１制御電極に接続される第１走査線接続部は、一体となる本体部と延伸部を含み、前記第２方向において、前記本体部が前記第１走査線と前記第１制御電極の間に位置し、前記延伸部が第１走査線の前記第１制御電極から離れる側に位置する。
いくつかの例では、前記第１方向において隣接する２つのサブ画素の第１制御電極は前記第２方向に沿う対称軸に関して対称であり、前記第１方向において隣接する２つのサブ画素の第２制御電極は前記第２方向に沿う対称軸に関して対称である。
いくつかの例では、前記第１方向において隣接する二つのサブ画素の画素回路構造は、前記第２方向に沿う対称軸に関して対称である。
いくつかの例では、前記データ書き込みサブ回路は第１データ書き込みトランジスタ及び第２データ書き込みトランジスタを含み、前記第１データ書き込みトランジスタのゲートと前記第２データ書き込みトランジスタのゲートはそれぞれ前記データ書き込みサブ回路の第１制御電極及び第２制御電極とされ、前記第１データ書き込みトランジスタの第１極は前記第２データ書き込みトランジスタの第１極に電気的に接続され、前記データ書き込みサブ回路の第１端子とされ、前記第１データ書き込みトランジスタの第２極は前記第２データ書き込みトランジスタの第２極に電気的に接続され、前記データ書き込みサブ回路の第２端子とされる。
いくつかの例では、前記表示基板は複数の画素行を備え、前記複数の画素行が前記第１方向と交差する第２方向に沿って配置されることで、前記複数の画素行における複数のサブ画素が複数の画素列として配置され、前記第２方向において隣接する二つのサブ画素の画素回路構造は前記第１方向に沿う対称軸に関して対称である。
いくつかの例では、隣接する二つの画素行に対応して接続される第１走査線は、前記第１方向に沿う対称軸に関して対称であり、隣接する二つの画素行に対応する第２走査線は、前記第１方向に沿う対称軸に関して対称である。
いくつかの例では、前記表示基板は、前記第２方向に沿って延伸する複数本のデータ線をさらに備え、前記複数本のデータ線は、複数のデータ線群として分けられ、複数のデータ線群のそれぞれが第１データ線と第２データ線を含み、前記複数のデータ線群が、それぞれ、データ信号を提供するように、前記複数の画素列と１対１で対応して電気的に接続される。
いくつかの例では、前記複数の画素行におけるｎ番目の画素行とｎ＋１番目の画素行において同じ画素列に位置する２つのサブ画素が１つの画素群を構成し、１つのデータ線を共有し、ｎが０より大きい奇数又は偶数である。
いくつかの例では、前記第２方向において、複数の画素群が前記第１データ線及び前記第２データ線に交互に接続される。
いくつかの例では、前記複数のサブ画素のそれぞれは、前記複数本のデータ線と同じ層に絶縁設置される遮蔽電極をさらに含み、各前記画素群における二つのサブ画素の遮蔽電極は、前記第１方向に沿う対称軸に関して対称であり、相互に接続されて一体的な構造になる。
いくつかの例では、各サブ画素列に位置する遮蔽電極が一つの遮蔽電極列を構成し、前記複数の遮蔽電極列と前記複数のデータ線群は、１対１で対応して設置され、各遮蔽電極列が対応するデータ線群における第１データ線と第２データ線との間に位置する。
いくつかの例では、前記複数のサブ画素のそれぞれは、前記駆動サブ回路の第２端と前記発光素子とを接続するための第１接続電極をさらに備え、前記複数のサブ画素のぞれぞれの遮蔽電極は第１接続電極と同じ層に絶縁設置され、且つ前記第２方向に沿って配置される。
いくつかの例では、前記遮蔽電極は、本体部と突出部とを備え、前記突出部は、前記本体部の第１接続電極に近接する一端から延出し、前記突出部は、第１ブランチと第２ブランチを備え、前記突出部の第１ブランチが前記第１方向に沿って延伸すると共に、前記本体部に接続され、前記突出部の第２ブランチが前記第２方向Ｄ２であって前記第１接続電極に近接する方向に沿って延伸すると共に、前記遮蔽電極と前記第１接続電極との間の隙間と第１方向Ｄ１において重なる。
いくつかの例では、前記表示基板は、前記第１方向に沿って延伸する複数本の第１電源線をさらに含み、前記複数本の第１電源線のそれぞれは、隣接する二つの画素行の間に位置し、第２電源電圧を提供するように、前記隣接する二つの画素行におけるサブ画素の記録サブ回路の第２端子に電気的に接続される。
いくつかの例では、前記表示基板は、前記第１方向に沿って延伸する複数本の第２電源線をさらに含み、前記複数本の第２電源線、前記複数本の第１電源線、前記第１走査線と前記第２走査線が同じ層に絶縁設置され、且つ前記第２導電層に位置し、前記複数本の第２電源線と前記複数の画素行とが１対１で対応して電気的に接続され、前記複数本の第２電源線のそれぞれは、第１電源電圧を提供するように、対応する画素行のサブ画素の駆動サブ回路に電気的に接続される。
いくつかの例では、前記表示基板は、前記第２方向に沿って延伸する複数本の第３電源線と複数本の第４電源線をさらに含み、前記複数本の第３電源線、前記複数本の第４電源線及び前記複数本のデータ線が同じ層に絶縁的に前記第３導電層に設置され、前記第３導電層が前記第２導電層の前記ベース基板から離れる側に位置し、前記複数本の第３電源線はそれぞれ第１ビアを介して第１電源線のぞれぞれに電気的に接続され、前記複数本の第４電源線はそれぞれ第２ビアを介して第２電源線のぞれぞれに電気的に接続される。
いくつかの例では、前記複数本の第３電源線及び前記複数本の第４電源線は、前記第１方向において１つずつ交互に配置され、各データ線群は隣接する第３電源線と第４電源線との間に位置する。
いくつかの例では、前記表示基板は、前記第２方向に沿って延伸する複数本の第４電源線と複数本の第５電源線をさらに含み、前記複数本の第５電源線、前記複数本の第６電源線が同じ層に間隔を空けて前記第４導電層に設置され、前記第４導電層が前記第３導電層の前記ベース基板から離れる側に位置し、前記複数本の第５電源線及び前記複数本の第６電源線は、前記第１方向において１つずつ交互に配置され、前記複数本の第５電源線は前記複数本の第３電源線と１対１で対応して電気的に接続され、前記複数本の第６電源線は前記複数本の第４電源線と１対１で対応して電気的に接続される。
いくつかの例では、前記複数のサブ画素のそれぞれは、第２接続電極をさらに備え、前記第２接続電極は、前記第４導電層であって、隣接する第５電源線と第６電源線との間に位置し、前記第２接続電極は、前記駆動サブ回路の第２端子と前記発光素子とを接続することに用いられる。
いくつかの例では、前記表示基板は、前記第１方向に沿って延伸する複数本の第７電源線と複数本の第８電源線をさらに含み、前記複数本の第７電源線、前記複数本の第８電源線が同じ層に間隔を空けて前記第２導電層に設置され、前記複数本の第７電源線と前記複数本の第８電源線はそれぞれ前記複数の画素行に１対１で対応して設置され、前記複数本の第７電源線のそれぞれは、前記第２電源電圧を提供するように、対応する一つの画素行のサブ画素の記録サブ回路の第２端子に電気的に接続され、前記複数本の第８電源線は、前記第１電源電圧を提供するように、前記ベース基板の第１ドーピング領域に接続されることに用いられ、前記複数本の第７電源線のぞれぞれの平均線幅が前記複数本の第１電源線のそれぞれの平均線幅よりも大きく、前記複数本の第８電源線のぞれぞれの平均線幅が前記複数本の第２電源線のそれぞれの平均線幅よりも大きい。
いくつかの例では、前記複数本のデータ線のそれぞれは、前記データ信号を提供するように、第３接続電極を介して前記第２導電層に位置する第４接続電極及び前記データ書き込みサブ回路の第１端子に電気的に接続され、前記第３接続電極は、前記データ書き込みサブ回路の第１制御電極及び第２制御電極と同じ層に間隔を空けて設置される。
いくつかの例では、前記複数本の第２電源線のそれぞれは、前記第１電源電圧を提供するように、第５接続電極及び前記駆動サブ回路の第１端子に電気的に接続され、第５接続電極と前記データ書き込みサブ回路の第１制御電極及び第２制御電極は、同じ層に間隔を空けて設置される。
いくつかの例では、前記複数本の第１電源線のそれぞれは、前記第２電源電圧を提供するように、少なくとも一つの第９電源線を介して前記ベース基板の第２ドーピング領域に接続され、前記少なくとも一つの第９電源線は、前記第１方向に沿って延伸し、前記データ書き込みサブ回路の第１制御電極及び第２制御電極と同じ層に間隔を空けて設置される。
本開示の少なくとも一実施例は表示装置を提供し、該表示装置は、前記表示基板及び前記表示基板上にある前記発光素子を含み、前記発光素子の第１電極が前記抵抗器の第２端子に電気的に接続される。
本開示の少なくとも一実施例はさらに表示装置を提供し、上記表示基板及び前記表示基板上にある前記発光素子を含み、前記発光素子の第１電極が前記抵抗器の第２端子に電気的に接続される。
本開示の実施例の技術的解決手段をより明確に説明するために、以下では実施例の図面を簡単に説明し、明らかなように、以下で説明される図面は本開示のいくつかの実施例のみに関し、本開示を限定するものではない。
図１Ａは本開示の少なくとも一実施例による表示基板の模式図１である。 図１Ｂは本開示の少なくとも一実施例による画素回路図１である。 図１Ｃは画素回路の構造模式図である。 図２Ａは本開示の少なくとも一実施例による画素回路図２である。 図２Ｂは本開示の少なくとも一実施例による画素回路図３である。 図２Ｃは本開示の少なくとも一実施例による画素回路の信号タイミング図である。 図３Ａは本開示の少なくとも一実施例による表示基板の模式図２である。 図３Ｂは図３Ａに示される表示基板の断面線Ｉ－Ｉ’に沿う模式図である。 図４Ａは本開示の少なくとも一実施例による表示基板の模式図３である。 図４Ｂは本開示の少なくとも一実施例による表示基板の１つのサブ画素の拡大模式図である。 図５Ａは図４Ａに示される表示基板の作製ステップの図を示す。 図５Ｂは図４Ａに示される表示基板の作製ステップの図を示す。 図５Ｃは図４Ａに示される表示基板の作製ステップの図を示す。 図５Ｄは図４Ａに示される表示基板の作製ステップの図を示す。 図５Ｅは図４Ａに示される表示基板の作製ステップの図を示す。 図６Ａは本開示の少なくとも一実施例による表示基板の第１導電層の模式図である。 図６Ｂは本開示の少なくとも一実施例による表示基板の第１導電層の模式図である。 図６Ｃは図６Ｂの断面線ＩＶ－ＩＶ’に沿う断面図を示す。 図７Ａは本開示の少なくとも一実施例による表示基板の第２導電層の模式図である。 図７Ｂは本開示の少なくとも一実施例による表示基板の第２導電層の模式図である。 図８Ａは本開示の少なくとも一実施例による表示基板の第３導電層の模式図である。 図８Ｂは本開示の少なくとも一実施例による表示基板の第３導電層の模式図である。 図９Ａは本開示の少なくとも一実施例による表示基板の第４導電層の模式図である。 図９Ｂは本開示の少なくとも一実施例による表示基板の第４導電層の模式図である。 図１０Ａは本開示の少なくとも一実施例による表示基板の模式図４である。 図１０Ｂは図１０Ａにおける表示基板の破線に示される領域の拡大模式図である。 図１０Ｃは図１０Ｂの断面線Ｖ－Ｖ’に沿う断面図である。 図１１Ａは本開示の少なくとも一実施例による表示基板の模式図５である。 図１１Ｂは本開示の少なくとも一実施例による表示基板の模式図６である。 図１１Ｃは図１１Ｂに示される表示基板の断面線ＩＩ－ＩＩ’に沿う断面図である。 図１１Ｄは図１１Ｂに示される表示基板の断面線ＩＩＩ－ＩＩＩ’に沿う断面図である。 図１２は本開示の少なくとも一実施例による表示装置の模式図である。
本開示の実施例の目的、技術的解決手段及び利点をより明確にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術的解決手段を明確かつ完全に説明する。無論、説明される実施例は本開示の一部の実施例であり、実施例のすべてではない。説明される本開示の実施例に基づき、当業者が進歩性のある労働を必要とせずに得るすべての他の実施例は、本開示の保護範囲に属する。
別段の定義がない限り、本開示に使用される専門用語又は科学用語は、当業者によって理解される通常の意味を有するものとする。本開示に使用される「第１」、「第２」及び類似する単語は順序、数、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「１つ」、「一」又は「該」などの類似する単語は、数量を制限するものではなく、少なくとも１つあることを意味する。「含む」又は「備える」などの類似する単語は該単語の前に示される要素または部品が、該単語の後にリストされる要素または部品及びその同等物を含むが、他の要素または部品を排除しないことを意味する。「接続」又は「連結」などの類似する単語は物理的または機械的な接続に限定されず、直接または間接的な電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためにのみ用いられ、説明される対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する場合がある。
ＯＬＥＤ（有機発光ダイオード：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示分野では、高解像度製品の急速な発展に伴って、表示基板の構造設計、例えば画素及び信号線の配置などに対する要求が高くなる。例えば、解像度４ＫのＯＬＥＤ表示装置と比較して、解像度８Ｋの大型ＯＬＥＤ表示装置は、設置を必要とするサブ画素ユニットの数が倍に増加し、それに応じて画素密度が倍に増加するため、一方では、信号線の線幅もそれに応じて小さくなり、その結果、信号線自体の抵抗が大きくなり、他方では、信号線間が重なることが多くなり、その結果、信号線の寄生容量が大きくなり、これらは、信号線の抵抗容量負荷が大きくなることをもたらす。それに応じて、抵抗容量負荷による信号遅延（ＲＣ ｄｅｌａｙ）及び電圧降下（ＩＲ ｄｒｏｐ）、電圧上昇（ＩＲ ｒｉｓｅ）などの現象は深刻になる。これらの現象は表示製品の表示品質を深刻に損なってしまう。
マイクロＯＬＥＤ（Ｍｉｃｒｏ ＯＬＥＤ）ディスプレイは、一般には１００マイクロメートルよりも小さいサイズ、例えば５０マイクロメートルよりも小さいサイズなどを有し、有機発光ダイオード（ＯＬＥＤ）技術とＣＭＯＳ技術との組み合わせに関し、ＣＭＯＳ回路を含むシリコン系基板にＯＬＥＤアレイを作製する。
マイクロＯＬＥＤはＡＲ、ＶＲ分野に広く適用され、技術の継続的な発展に伴い、より高い解像度が求められるため、表示基板の構造設計、例えば画素及び信号線の配置などに対する要求が高くなる。
本開示の少なくとも一実施例による表示基板は、設計において最適化されたレイアウト及び配線設計処理により、５．４５ｕｍ×１３．６ｕｍのサブ画素面積を実現でき、高い解像度（ＰＰＩ）及び画素回路アレイの配置の最適化を実現すると共に、比較的良い表示効果を有する。
図１Ａは本開示の少なくとも一実施例による表示基板のブロック図である。図１Ａに示されるように、該表示基板１０はアレイ状に分布される複数のサブ画素１００、複数の走査線１１及び複数のデータ線１２を含む。各サブ画素１００は発光素子及び該発光素子を駆動する画素回路を含む。複数の走査線１１及び複数のデータ線１２は互いに交差して表示領域においてアレイ状に分布される複数の画素領域を定義し、各画素領域に１つのサブ画素１００の画素回路が設置される。該画素回路は、例えば通常の画素回路、例えば２Ｔ１Ｃ（すなわち２つのトランジスタ及び１つのコンデンサ）画素回路、４Ｔ２Ｃ、５Ｔ１Ｃ、７Ｔ１ＣなどのｎＴｍＣ（ｎ、ｍは正の整数である）画素回路であり、異なる実施例では、該画素回路はさらに、内部補償サブ回路又は外部補償サブ回路を含む補償サブ回路を含んでもよく、補償サブ回路はトランジスタ、コンデンサなどを含んでもよい。例えば、必要に応じて、該画素回路はさらにリセット回路、発光制御サブ回路、及び検出回路などを含んでもよい。例えば、該表示基板はさらに非表示領域に位置するゲート駆動サブ回路１３及びデータ駆動サブ回路１４を含んでもよい。該ゲート駆動サブ回路１３は、各種の走査信号を提供するように、走査線１１を介して画素回路に接続され、該データ駆動サブ回路１４は、データ信号を提供するように、データ線１２を介して画素回路に接続される。図１Ａに示されるゲート駆動サブ回路１３とデータ駆動サブ回路１４との表示基板での位置関係、及び走査線１１とデータ線１２との表示基板での位置関係は例に過ぎず、実際の配置位置は必要に応じて設計できる。
例えば、表示基板１０はさらに制御回路（図示せず）を含んでもよい。例えば、該制御回路は、該データ信号を印加するようにデータ駆動サブ回路１４を制御し、該走査信号を印加するようにゲート駆動サブ回路を制御するように構成される。該制御回路の一例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は様々な形態であってもよく、例えばプロセッサ及びメモリを含み、メモリは実行可能なコードを含み、プロセッサは、上記検出方法を実行するように実行可能なコードを実行する。
例えば、プロセッサは中央処理装置（ＣＰＵ）又はデータ処理能力及び／又は命令実行機能を有する他の形態の処理装置であってもよく、例えばマイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）などを含んでもよい。
例えば、記録装置は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形態のコンピュータ可読記録媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは、例えばランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュ（ｃａｃｈｅ）などを含んでもよい。不揮発性メモリは、例えば読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリなどを含んでもよい。コンピュータ可読記録媒体には１つ又は複数のコンピュータプログラム命令をストレージでき、プロセッサは該プログラム命令が所望する機能を実行できる。コンピュータ可読記録媒体にはさらに各種のアプリケーションプログラム及び各種のデータをストレージできる。
該画素回路は必要に応じて駆動サブ回路、データ書き込みサブ回路、補償サブ回路及び記録サブ回路を含んでもよく、必要に応じて発光制御サブ回路、リセット回路などをさらに含んでもよい。
図１Ｂは画素回路の模式図を示す。図１Ｂに示されるように、該画素回路はデータ書き込みサブ回路１１１、駆動サブ回路１１２及び記録サブ回路１１３を含む。
データ書き込みサブ回路１１１は記録サブ回路１１３の第１端子に電気的に接続されており、制御信号（第１制御信号ＳＥＬ）に応答してデータ信号Ｖｄを記録サブ回路１１３の第１端子に伝送するように構成される。記録サブ回路１１３の第２端子は、例えば第２電源電圧ＶＳＳを受けるように構成される。
駆動サブ回路１１２は制御電極１５０、第１電極１５１及び第２電極１５２を含み、駆動サブ回路の制御電極１５０は記録サブ回路の第１端子に電気的に接続され、駆動サブ回路１１２の第１電極１５１は第１電源電圧ＶＤＤを受けるように構成され、駆動サブ回路１１２の第２電極１５２は第１ノードＳに電気的に接続され、且つ発光素子１２０の第１電極１２１に接続される。駆動サブ回路１１２は記録サブ回路の第１端子の電圧に応答して発光素子１２０が発光するように駆動するように構成される。該発光素子１２０の第２電極１２２は、例えば第１共通電圧Ｖｃｏｍ１を受けるように構成される。
本開示の少なくともいくつかの実施例では、図１Ｂに示されるように、該画素回路はさらにバイアスサブ回路１１４を含む。該バイアスサブ回路１１４は制御端子、第１端子及び第２端子を含み、該バイアスサブ回路１１４の制御端子はバイアス信号を受信するように構成され、該バイアスサブ回路１１４の第１端子は、例えば第２電源電圧ＶＳＳを受けるように構成され、該バイアスサブ回路１１４の第２端子は第１ノードＳに電気的に接続される。例えば、該バイアス信号は第２共通電圧Ｖｃｏｍ２である。例えば、該バイアス信号Ｖｃｏｍ２は定電圧信号、例えば０．８Ｖ－１Ｖであり、該バイアスサブ回路１１４は該バイアス信号の動作で常開状態にあり、定電流を提供するように構成され、それにより、発光素子１２０に印加された電圧とデータ信号とが線形関係になり、グレースケールを高精度で制御することに寄与し、それにより、表示効果を向上させる。以下、具体的な回路を参照しながらさらに説明する。
例えば、データ信号（電圧）Ｖｄは高から低へ変化する場合、書き込み発光素子１２０の第１電極１２１のグレースケール電圧は迅速に変化する必要があり、該バイアスサブ回路１１４は、発光素子１２０の第１電極１２１が電荷を迅速に放出することを許可することもできるので、良い動的コントラストを実現する。
本開示の実施例に用いられるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じであるスイッチングデバイスであってもよく、本開示の実施例では、金属－酸化物半導体電界効果トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは構造が対称であってもよいため、そのソース、ドレインは構造的に区別しなくてもよい。本開示の実施例では、トランジスタのゲート以外の２つの極を区別するために、一方の極を第１極として、他方の極を第２極として直接説明する。また、トランジスタの特性によって、トランジスタをＮ型トランジスタとＰ型トランジスタとに分けることができる。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。
本開示の実施例による表示基板は、例えばガラス基板、シリコン基板などの剛性基板を用いてもよく、優れた耐熱性及び耐久性を有するフレキシブル材料、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン、ポリアクリレート、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレングリコールテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメチルメタクリレート（ＰＭＭＡ）、三酢酸セルロース（ＴＡＣ）、シクロオレフィンポリマー（ＣＯＰ）及びシクロオレフィンコポリマー（ＣＯＣ）などで形成されてもよい。本開示の実施例はいずれもシリコン基板を例として説明し、すなわち、画素構造はシリコン基板上に作製されるが、本開示の実施例はこれを限定しない。
例えば、該画素回路は相補型金属酸化物半導体回路（ＣＭＯＳ回路）を含み、すなわち、該画素回路は単結晶シリコンベース基板上に作製される。成熟したＣＭＯＳ集積回路技術のため、シリコン系プロセスは高い精度を実現できる（例えばＰＰＩは６５００、さらには１００００以上に達することができる）。
例えば、表示基板にはプロセス変動によりサブ画素における発光素子１２０の第１電極１２１と第２電極１２２とが短絡するため、発光素子１２０の第１電極１２１の電圧が高すぎる（例えば第１共通電圧Ｖｃｏｍ１が高電位である）又は低すぎる（例えば第１共通電圧Ｖｃｏｍ１が低電位である）ことを引き起こし、第１ノードＳにおいてラッチアップ現象を引き起こし、ＣＭＯＳ回路の故障をもたらし、表示基板に暗線が発生したなどの不良を引き起こす。
いくつかの例では、例えば、該データ書き込みサブ回路は第１データ書き込みトランジスタＰ１を含み、駆動サブ回路は駆動トランジスタＮ２を含む。例えば、第１データ書き込みトランジスタはＰ型金属－酸化物半導体電界効果トランジスタ（ＰＭＯＳ）であり、駆動トランジスタＮ２はＮ型金属－酸化物半導体電界効果トランジスタ（ＮＭＯＳ）であり、該駆動トランジスタＮ２のゲート、第１極、第２極はそれぞれ該駆動サブ回路１１２の制御電極１５０、第１電極１５１及び第２電極１５２とする。このような場合、例えば、発光素子１２０の第２電極１２２に提供した第１共通電圧Ｖｃｏｍ１が低電位であり、且つ発光素子１２０の第１電極１２１と第２電極１２２とが短絡した場合、該第１電極１２１に直接接続される駆動トランジスタの第２極の電位が低すぎることを引き起こす。
図１Ｃは該画素回路のラッチアップ現象を形成する模式図を示す。該駆動トランジスタＮ２のＮ型活性領域（例えば第２極）、Ｐ型シリコン系ベース、該第１データ書き込みトランジスタＰ１が位置するＮ型ウェル領域及び該第１データ書き込みトランジスタＰ１のＰ型活性領域（例えば第１極）は相互に接続される２つの寄生トランジスタＱ１、Ｑ２を形成し、Ｎ－Ｐ－Ｎ－Ｐ構造を構成する。駆動トランジスタＮ２の第２極（すなわち第１ノードＳ）の電位が低すぎるため、該駆動トランジスタＮ２の第２極（Ｎ型高濃度ドーピング領域）とＰ型ベースとの間のＰＮ接合（エミッタ接合）の順方向バイアスを引き起こし、Ｑ１が導通し、寄生トランジスタＱ２を導通するのに十分な電流を提供すると共に、逆に寄生トランジスタＱ１に電流をフィードバックし、悪循環が形成され、最終的に、大部分の電流はトランジスタのゲート電圧で制御されることがなく、直接的にＶＤＤから寄生トランジスタを通過してＶＳＳに到着して、ＣＭＯＳ画素回路の故障をもたらし、且つ該ラッチアップ現象は、寄生トランジスタＱ２がエミッター、すなわちデータ線から電流を絶えず引くので、該データ線に接続される１列のサブ画素が故障し、表示基板に暗線が発生したという不良などをもたらし、表示効果を大幅に損なってしまう。
本開示の少なくともいくつかの実施例では、少なくとも１つのサブ画素はさらに抵抗器を含み、該抵抗器は該駆動サブ回路１１２の第２電極１５２と該発光素子１２０の第１電極１２１との間に接続されて、第１ノードＳの電位を上げ又は下げるようにし、それにより、ラッチアップ現象を軽減又は回避することができ、回路の信頼性を向上させ、且つ表示効果を向上させる。
図２Ａは本開示の少なくとも一実施例による画素回路の模式図である。図２Ａに示されるように、該画素回路はさらに抵抗器１３０を含み、抵抗器１３０の第１端子１３１は駆動サブ回路１１２の第２電極１５２に電気的に接続され、第２端子１３２は発光素子１２０の第１電極１２１に電気的に接続される。すなわち、駆動サブ回路１１２の第２電極１５２は抵抗器１３０によって発光素子１２０の第１電極１２１に電気的に接続される。
例えば、該抵抗器１３０は定抵抗器又は可変抵抗器であり、他のデバイス（例えばトランジスタ）で形成される等価抵抗器であってもよい。
例えば、該抵抗器１３０は駆動サブ回路１１２の制御電極１５０と同じ層に絶縁設置され、且つ前記抵抗器の抵抗率が前記駆動サブ回路の制御電極の抵抗率よりも高い。例えば、抵抗器の抵抗率は該制御電極の抵抗率の１０倍以上である。
なお、本開示で言及される「同じ層に設置される」とは、２種（又は２種以上）の構造が同じ蒸着プロセスによって形成され且つ同じパターニングプロセスによってパターニングして形成された構造であり、それらの材料は同じであってもよく、異なってもよい。例えば、同じ層に設置される複数の構造を形成する前駆体の材料は同じであり、最終的に形成された材料は同じであってもよく、異なってもよい。本開示における「一体的な構造」とは、２種（又は２種以上）の構造が同じ蒸着プロセスで形成され且つ同じパターニングプロセスによってパターニングして形成された、相互に接続される構造であり、それらの材料は同じであってもよく、異なってもよい。
このように設置すれば、駆動サブ回路の制御電極及び抵抗器を同じパターニングプロセスにおいて形成でき、それによりプロセスを節約する。
例えば、抵抗器及び前記駆動サブ回路の制御電極の材料はいずれも多結晶シリコン材料であり、且つ抵抗器へのドーピングした濃度は制御電極へのドーピングした濃度よりも低く、従って、抵抗器は制御電極より高い抵抗率を有する。例えば、抵抗器は真性多結晶シリコン又は低濃度でドーピングされた多結晶シリコンであってもよく、制御電極は高濃度でドーピングされた多結晶シリコンである。
別のいくつかの例では、制御電極及び抵抗器の材料は異なってもよい。例えば、制御電極及び抵抗器の材料はそれぞれ金属及び該金属に対応する金属酸化物を含んでもよい。例えば、該金属は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及びこれらを組み合わせた合金材料を含んでもよい。
本開示の少なくとも一実施例では、該データ書き込みサブ回路１１１は相補する２つのトランジスタを相互に並列接続することにより構成される伝送ゲート回路を含んでもよく、該制御信号は逆相となる２つの制御信号を含む。該データ書き込みサブ回路１１１は伝送ゲート構造の回路を用いることで、データ信号を損失せずに記録サブ回路１１３の第１端子に伝送することに寄与できる。
例えば、データ書き込みサブ回路は第１制御電極、第２制御電極、第１端子及び第２端子を含み、データ書き込みサブ回路の第１制御電極及び第２制御電極はそれぞれ第１制御信号及び第２制御信号を受信するように構成され、データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、データ書き込みサブ回路の第２端子は記録サブ回路の第１端子に電気的に接続されており、前記第１制御信号及び前記第２制御信号に応答して前記データ信号を前記記録サブ回路の第１端子に伝送するように構成される。
ただし、本開示の実施例の説明において、第１ノードＳは必ずしも実際に存在する部材を示すものではなく、回路図において関連する回路を接続する合流点を示すものである。
なお、本開示の実施例の説明において、符号Ｖｄはデータ信号端子とデータ信号のレベルの両方を示すことができ、同様に、符号ＳＥＬは制御信号と制御信号端子の両方を示すことができ、符号Ｖｃｏｍ１、Ｖｃｏｍ２は第１共通電圧、第２共通電圧を示すことができ、第１共通電圧端子及び第２共通電圧端子を示すこともでき、符号ＶＤＤは第１電圧端子と第１電源電圧の両方を示すことができ、符号ＶＳＳは第２電圧端子と第２電源電圧の両方を示すことができる。以下の各実施例はこれと同じであり、説明を省略する。
図２Ｂは図２Ａに示される画素回路の具体的な実現例の回路図を示す。図２Ｂに示されるように、該データ書き込みサブ回路１１１は相互に並列接続される第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＮ１を含む。該第１データ書き込みトランジスタＰ１及び第２データ書き込みトランジスタＮ１はそれぞれＰ型金属－酸化物半導体電界効果トランジスタ（ＰＭＯＳ）、及びＮ型金属－酸化物半導体電界効果トランジスタ（ＮＭＯＳ）である。該制御信号は相互に逆相となる第１制御信号ＳＥＬと第２制御信号ＳＥＬ＿Ｂを含み、該第１データ書き込みトランジスタＰ１のゲートは該データ書き込みサブ回路の第１制御電極として、該第１制御信号ＳＥＬを受信するように構成され、該第２データ書き込みトランジスタＮ１のゲートは該データ書き込みサブ回路の第２制御電極として、該第２制御信号ＳＥＬ＿Ｂを受信するように構成される。該第２データ書き込みトランジスタＮ１の第１極と第１データ書き込みトランジスタＰ１の第１極とは電気的に接続されて該データ書き込みサブ回路の第１端子として、データ信号Ｖｄを受信するように構成され、第２データ書き込みトランジスタＮ１の第２極と第１データ書き込みトランジスタＰ１の第２極とは電気的に接続されて該データ書き込みサブ回路の第２端子として、駆動サブ回路１１２の制御電極１５０に電気的に接続される。
例えば、該第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＮ１はサイズが同じであり、同じチャネルアスペクト比を有する。
該データ書き込みサブ回路１１１はトランジスタの相補的な電気的特性を利用し、高レベルの伝送でも低レベルの伝送でも、低いオン状態抵抗を有し、それにより、電気信号を完全に伝送する長所を有し、データ信号Ｖｄを損失せずに記録サブ回路１１３の第１端子に伝送できる。
例えば、図２Ｂに示されるように、該駆動サブ回路１１２は駆動トランジスタＮ２を含み、例えば、該駆動トランジスタＮ２はＮＭＯＳである。該駆動トランジスタＮ２のゲート、第１極及び第２極はそれぞれ駆動サブ回路１１２の制御電極、第１電極及び第２電極とする。
例えば、該記録サブ回路１１３はストレージコンデンサＣｓｔを含み、該ストレージコンデンサＣｓｔは第１コンデンサ電極１４１及び第２コンデンサ電極１４２を含み、該第１コンデンサ電極１４１及び第２コンデンサ電極１４２はそれぞれ該記録サブ回路１１３の第１端子及び第２端子とする。
例えば、該抵抗器１３０は抵抗Ｒを含む。例えば、駆動サブ回路１１２の第２電極１５２とベース基板との間にＰＮ接合が形成され、抵抗器１３０の抵抗値は、駆動トランジスタＮ２が飽和領域で作動する時、すなわち、該画素回路が作動することで発光素子１２０が発光するように駆動する時、該ＰＮ接合がオフになるように設定される。このような場合、発光素子１２０の２つの電極の間に短絡が発生するとしても、該抵抗器１３０に電圧降下が存在するため、該第２電極１５２の電位を保護でき、それによりラッチアップ現象を回避する。
例えば、抵抗器１３０の抵抗値Ｒは
Figure 2023527254000002
 であり、Ｖｓは前記ベース基板のバイアス電圧であり、Ｖｃｏｍ１は発光素子の第２電極に提供した第１共通電圧であり、Ｖｏｎは前記ＰＮ接合の導通電圧であり、Ｉｓは駆動トランジスタＮ２が飽和領域で作動する飽和電流であり、すなわち、
Figure 2023527254000003
 であり、μｎは駆動トランジスタのキャリア移動度であり、Ｃｏｘはゲート絶縁層の単位面積あたりの容量であり、Ｗ／Ｌはチャネル領域のアスペクト比であり、Ｖｇｓは駆動トランジスタのゲートとソースとの電圧差であり、Ｖｔｈは駆動トランジスタの閾値電圧である。例えば、該導通電圧Ｖｏｎは０．６－０．７Ｖである。上記設定により、駆動トランジスタＮ２が飽和領域で作動する際に駆動サブ回路１１２の第２電極１５２とベース基板との間に形成されるＰＮ接合はオフになることを確保できる。
例えば、発光素子１２０は具体的には有機発光ダイオード（ＯＬＥＤ）として実現される。例えば、発光素子１２０は上部発光構造のＯＬＥＤであってもよく、赤色光、緑色光、青色光又は白色光などを発することができる。例えば、該発光素子１２０はマイクロＯＬＥＤ（Ｍｉｃｒｏ ＯＬＥＤ）である。本開示の実施例は発光素子の具体的な構造を制限しない。例えば、該発光素子１２０の第１電極１２１はＯＬＥＤの陽極であり、第２電極１２２はＯＬＥＤの陰極であり、すなわち、該画素回路は共通陰極構造である。しかし、本開示の実施例はこれを制限せず、回路構造の変化によって、該画素回路は共通陽極構造であってもよい。
例えば、該バイアスサブ回路１１４はバイアストランジスタＮ３を含み、該バイアストランジスタＮ３のゲート、第１極及び第２極はそれぞれバイアスサブ回路１１４の制御端子、第１端子及び第２端子とする。
図２Ｃは図２Ｂに示される画素回路の信号タイミング図を示し、以下では図２Ｂに示される信号タイミング図を参照しながら図２Ｃに示される画素回路の作動原理を説明する。例えば、第２データ書き込みトランジスタ、駆動トランジスタ、バイアストランジスタはいずれもＮ型トランジスタであり、第１データ書き込みトランジスタはＰ型トランジスタであるが、本開示の実施例はこれを限定しない。
図２Ｃは連続する２つの表示周期Ｔ１及びＴ２における各信号の波形図を示し、例えば、該データ信号Ｖｄは、表示周期Ｔ１において高グレースケール電圧であり、表示周期Ｔ２において低グレースケール電圧である。
例えば、図２Ｃに示されるように、各フレームの画像の表示過程はデータ書き込み段階１及び発光段階２を含む。該画素回路の作動過程は、第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂがいずれもオン信号であり、第１データ書き込みトランジスタＰ１及び第２データ書き込みトランジスタＮ１が導通し、データ信号Ｖｄが第１データ書き込みトランジスタＰ１及び第２データ書き込みトランジスタＮ１を経由して駆動トランジスタＮ２のゲートに伝送れるデータ書き込み段階１と、第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂがいずれもオフ信号であり、ストレージコンデンサＣｓｔのブートストラップ現象のため、ストレージコンデンサＣｓｔの両端の電圧が変化せず、駆動トランジスタＮ２が飽和状態で作動しながら電流が変化せず、且つ発光素子１２０が発光するように駆動する発光段階２と、を含む。画素回路が表示周期Ｔ１から表示周期Ｔ２に入ると、データ信号Ｖｄは高グレースケール電圧から低グレースケール電圧になり、バイアストランジスタＮ３は第２共通電圧Ｖｃｏｍ２の制御により安定したドレイン電流を生成し、該ドレイン電流は、ＯＬＥＤの表示グレースケールが迅速に変化する必要がある場合、ＯＬＥＤ陽極に蓄えられた電荷を迅速に放出できる。例えば、該放電過程が表示周期Ｔ２のデータ書き込み段階１で発生するため、該表示周期Ｔ２の発光段階２で該ＯＬＥＤ陽極の電圧が迅速に低下するようにし、それにより、高い動的コントラストを実現し、表示効果を向上させる。
図２Ｂに参照されるように、例えば、発光段階では、発光素子ＯＬＥＤはグレースケールデータを書き込む時の発光電流がナノアンペアオーダー（例えば数ナノアンペア）であるが、バイアストランジスタＮ３はバイアス信号、すなわち第２共通電圧Ｖｃｏｍ２によって制御されて飽和領域で作動して生じた電流がマイクロアンペアオーダー（例えば１マイクロアンペア）であり、従って、駆動トランジスタＮ２を流れる電流がほとんど該バイアストランジスタＮ３に流れ込み、両者を同じように扱うことができ、すなわち、
Figure 2023527254000004
 であり、ここで、駆動トランジスタＮ２とバイアストランジスタＮ３が同じトランジスタ導電係数μｎＣｏｘＷ／Ｌを有すると仮定すると、
Figure 2023527254000005
 を得る。ここで、Ｖｇｓ１及びＶｔｈ１はそれぞれ駆動トランジスタＮ２のゲートとソースとの電圧差Ｖｇｓ１及び閾値電圧であり、Ｖｇｓ２及びＶｔｈ２はそれぞれバイアストランジスタＮ３のゲートとソースとの電圧差及び閾値電圧であり、また、
Figure 2023527254000006
 は一定値であるため、Ｋ０と表記され、すなわち、
Figure 2023527254000007
 であり、すなわち、
Figure 2023527254000008
 であり、Ｖｄは発光段階では駆動トランジスタＮ２のゲートに保持されるデータ信号であり、Ｖ０は第１ノードＳの電圧である。それにより、第１ノードＳの電圧Ｖ０とデータ信号（データ電圧）Ｖｄとが線形関係になると推定できる。
例えば、該第１ノードＳは発光素子１２０に直接電気的に接続される場合、電圧Ｖ０は該発光素子１２０の第１電極１２１に直接印加され、例えばＯＬＥＤの陽極電圧である。第１ノードＳは抵抗器１３０を介して該発光素子１２０に電気的に接続される場合、発光素子１２０を流れる電流は非常に小さいため、該第１ノードＳの電圧は該発光素子１２０の第１電極１２１の電圧ほぼ等しくてもよい。すなわち、発光素子１２０の第１電極１２１の電圧とデータ信号（データ電圧）Ｖｄとを線形関係になるようにし、それによりグレースケールを高精度で制御することを実現でき、表示効果を向上させる。
例えば、第１制御信号ＳＥＬと第２制御信号ＳＥＬ＿Ｂは差分相補信号であり、振幅が同じであり、位相が反対である。このように、回路の干渉防止性能を向上させることに寄与する。例えば、該第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂは同じゲート駆動回路ユニット（例えばＧＯＡユニット）から出力できるため、回路を簡略化する。
例えば、図１Ａに示されるように、表示基板１０はさらにデータ駆動回路１３及び走査駆動回路１４を含んでもよい。データ駆動回路１３は必要（例えば表示装置に入力される画像信号）に応じてデータ信号、例えば上記データ信号Ｖｄを送信できるように構成される。走査駆動回路１４は、例えば上記第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂを含む各種の走査信号を出力するように構成され、例えば集積回路チップ（ＩＣ）又は表示基板上に直接作製されるゲート駆動回路（ＧＯＡ）である。
例えば、該表示基板はシリコン基板を用いてベース基板１０１として、該画素回路、データ駆動回路１３及び走査駆動回路１４はいずれも該シリコン基板に集積できる。この場合、シリコン系回路は高い精度を実現できるため、該データ駆動回路１３及び走査駆動回路１４は、必ずしも非表示領域に位置するとは限らず、例えば該表示基板の表示領域に対応する領域に形成されてもよい。
例えば、表示基板１０はさらに制御回路（図示せず）を含む。例えば、該制御回路は、該データ信号Ｖｄを印加するようにデータ駆動回路１３を制御し、各種の走査信号を印加するようにゲート駆動回路１３を制御するように構成される。該制御回路の一例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は様々な形態であってもよく、例えばプロセッサ及びメモリを含み、メモリは実行可能なコードを含み、プロセッサは、上記検出方法を実行するように該実行可能なコードを実行する。
例えば、プロセッサは中央処理装置（ＣＰＵ）又はデータ処理能力及び／又は命令実行能力を有する他の形態の処理装置であってもよく、例えばマイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）などを含んでもよい。
例えば、記録装置は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形態のコンピュータ可読記録媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは例えばランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュ（ｃａｃｈｅ）などを含んでもよい。不揮発性メモリは例えば読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリなどを含んでもよい。コンピュータ可読記録媒体に１つ又は複数のコンピュータプログラム命令を記録でき、プロセッサ１２１は該プログラム命令が所望する機能を実行できる。コンピュータ可読記録媒体にさらに各種のアプリケーションプログラム及び各種のデータ、例えば上記検出方法で取得される電気的特性パラメータなどを記録できる。
以下では、図２Ｂに示される画素回路を例として本開示の少なくとも一実施例による表示基板を例示的に説明するが、本開示の実施例はこれに限定されない。
図３Ａは本開示の少なくとも一実施例による表示基板１０の模式図である。例えば、図３Ａに示されるように、該表示基板１０はベース基板１０１を含み、複数のサブ画素１００が該ベース基板１０１に位置する。複数のサブ画素１００はサブ画素アレイとして配置され、該サブ画素アレイの行方向は第１方向Ｄ１であり、列方向は第２方向Ｄ２であり、第１方向Ｄ１と第２方向Ｄ２とは交差し、例えば直交する。図３Ａは２行６列のサブ画素、すなわち２つの画素行２０及び６つの画素列３０を例示的に示し、且つ相互に間隔をあけて３つの画素列の領域を破線フレームでそれぞれ示す。
例えば、ベース基板１０１は剛性基板、例えばガラス基板、シリコン基板などであってもよく、優れた耐熱性及び耐久性を有するフレキシブル材料、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン、ポリアクリレート、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレングリコールテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメチルメタクリレート（ＰＭＭＡ）、三酢酸セルロース（ＴＡＣ）、シクロオレフィンポリマー（ＣＯＰ）及びシクロオレフィンコポリマー（ＣＯＣ）などで形成されてもよい。本開示の実施例はいずれも該ベース基板１０１がシリコン基板であることを例として説明するが、本開示の実施例はこれに限定されない。
例えば、該ベース基板１０１は単結晶シリコン又は高純度シリコンを含む。画素回路はＣＭＯＳ半導体プロセスによってベース基板１０上に形成され、例えば、ドーピングプロセスによってベース基板１０１にトランジスタの活性領域（トランジスタのチャネル領域、第１極及び第２極を含む）を形成し、且つシリコン酸化プロセス又は化学気相成長プロセス（ＣＶＤ）によって各絶縁層を形成し、スパッタリングプロセスによって複数の導電層を形成することにより配線構造などを形成する。各トランジスタの活性領域はベース基板１０１の内部に位置する。
図３Ｂは図３Ａの断面線Ｉ－Ｉ’に沿う断面図を示す。明確にするために、図３Ｂは直接接続関係がない配線又は電極構造を省略する。
例えば、図３Ｂに示されるように、該表示基板１０はベース基板１０１、ベース基板１０１に順に位置する第１絶縁層２０１、多結晶シリコン層１０２、第２絶縁層２０２、第１導電層３０１、第３絶縁層２０３、第２導電層３０２、第４絶縁層２０４、第３導電層３０３、第５絶縁層２０５及び第４導電層３０４を含む。以下では、該表示基板１０における構造を層ごとに説明し、図３Ｂを参照して併せて説明する。
説明の明確さ及び便宜のために、図４Ａは、該表示基板１０の第１導電層３０１の下に位置する部分、すなわち、ベース基板１０１及びその上の第１絶縁層２０１及び多結晶シリコン層１０２を示し、各トランジスタ（Ｐ１、Ｎ１－Ｎ３）、ストレージコンデンサＣｓｔ及び抵抗器１３０を含み、図４Ｂは図４Ａにおける１つのサブ画素１００の拡大模式図であり、明確にするために、図４Ａは対応して図３Ａにおける断面線Ｉ－Ｉ’も示す。図５Ａ－図５Ｅは図４Ａに示される基板構造の形成過程を示す。
図４Ｂに示されるように、例えば、ベース基板１０１の基板面に平行な方向において、第１データ書き込みトランジスタＰ１及び駆動トランジスタＮ２は、ストレージコンデンサＣｓｔの対向する両側に位置し、例えば、第２方向Ｄ２において該ストレージコンデンサＣｓｔの対向する両側に位置する。
図１Ｃと併せて参照されるように、このように設置すると、第１データ書き込みトランジスタＰ１と駆動トランジスタＮ２との距離を大きくすることに寄与し、それにより寄生回路の抵抗を増大させ、ＣＭＯＳ回路のラッチアップ現象が生じるリスクをさらに低減させる。
例えば、ストレージコンデンサ１４０の第２コンデンサ電極１４２の材料は導体又は半導体である。例えば、図３Ｂ及び図４Ｂに示されるように、ストレージコンデンサ１４０の第２コンデンサ電極１４２はベース基板１０１の第１領域４０１であり、例えば、該ベース基板１０１はＰ型シリコン系ベースであり、該第２コンデンサ電極１４２の材料はＰ型単結晶シリコンである。第１コンデンサ電極１４１に電圧が印加されると、ベース基板１０１のにおける該第１コンデンサ電極１４１の下方に位置する半導体である第１領域４０１は反転領域を形成して導体になって、該第１領域４０１の両側の接触穴領域（図４Ｂに示される接触穴領域１４５ａ、１４５ｂ）に電気的に接続される。このような場合、該第１領域４０１に対してドーピングなどの処理を別途行っていない。
別の例では、該第１領域４０１は、例えばベース基板１０１における導体化領域、例えば高濃度ドーピング領域であり、それにより第２コンデンサ電極１４２は安定した高い導電率を得ることができる。
例えば、該ベース基板１０１はさらに、ベース基板１０１におけるＮ型ウェル領域である第２領域４０２を含む。図４Ｂに示されるように、例えば、第１データ書き込みトランジスタＰ１と抵抗器１３０は第２方向Ｄ２において第２領域４０２に並列に設置される。多結晶シリコン材料の抵抗器１３０をＮ型ベースに設置することで、寄生現象を減少させ、回路の特性を向上させることに寄与する。
例えば、ベース基板１０１の基板面に平行な方向において、抵抗器（Ｒ）１３０と第１データ書き込みトランジスタＰ１は第２コンデンサ電極１４２の同じ側に位置する。例えば、ベース基板１０１の基板面に平行な方向において、駆動トランジスタＮ２とバイアストランジスタＮ３は第２コンデンサ電極１４２の同じ側に位置する。
例えば、図４Ｂに示されるように、第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＰ１は第１方向Ｄ１において並列に設置され、且つ第２方向Ｄ２に沿う対称軸に関して対称である。例えば、第１データ書き込みトランジスタＰ１のゲート１６０と第２データ書き込みトランジスタＮ１のゲート１７０は第１方向Ｄ１において並べて設置され、且つ第２方向Ｄ２に沿う対称軸に関して対称である。
例えば、抵抗器１３０はＵ型構造であり、例えば非対称なＵ型構造であり、例えば該Ｕ型構造の２つのブランチの長さが等しくない。例えば、図４Ｂに示されるように、抵抗器１３０の第２端子１３２は駆動トランジスタＮ２により近い。
抵抗器１３０をＵ型構造として設置することで、抵抗器が占めた配置面積を節約することに寄与し、それにより配置の空間利用率を高め、表示基板の解像度を向上させることに寄与する。例えば、同じ空間において、Ｕ型構造の抵抗器は抵抗器の長さを増大させることができ、それにより所望する抵抗値を得る。
また、抵抗器１３０を非対称構造として設計することは、同様に、配置空間を合理的に利用するためであり、例えば、図４Ｂに示されるように、該Ｕ型抵抗器のより短いブランチの上方に接触穴領域４１１ａが設置され、該接触穴領域４１１ａが第１方向Ｄ１において該抵抗器１３０の第２端子１３２と並列する。例えば、該接触穴領域４１１ａはＮ型高濃度ドーピング領域（Ｎ＋）である。例えば、該接触穴領域４１１は第１データ書き込みトランジスタＰ１が位置するウェル領域４０１をバイアスするためのものであり、それによりラッチアップ現象及びベースバイアス現象による閾値電圧変化を回避し、回路の安定性を向上させる。例えば、図３Ｂに示されるように、Ｐ型ベース１０１に対して低電圧バイアスを印加し、Ｎ型ウェル領域４０２に対して高電圧バイアスを印加することにより、両者の間の寄生ＰＮ接合を逆バイアスし、デバイスを電気的に分離し、且つデバイス間の寄生現象を低減させ、回路の安定性を向上させることができる。
例えば、Ｕ型構造の開口は第１コンデンサ電極１４１を向き、抵抗器１３０の第１端子１３１と第２端子１３２はそれぞれＵ型構造の２つの端部に位置する。図に示されるように、該抵抗器１３０の第１端子１３１には、駆動トランジスタＮ２のゲート１５０に電気的に接続されるための接触穴領域１３３が設置され、該抵抗器１３０の第２端子１３２には、発光素子１２０の第１電極１２１に電気的に接続されるための接触穴領域１３４が設置される。
例えば、該抵抗器１３０の材料は多結晶シリコン材料を含み、該接触穴領域１３３、１３４は、接触抵抗を低減させるためのドーピング領域であり、該抵抗器１３０における該接触穴領域以外の本体領域は、例えば真性領域又は低濃度ドーピング領域であり、それにより所望する抵抗値を得る。
例えば、ストレージコンデンサ１４０の第１コンデンサ電極１４１と抵抗器１３０は同じ層に絶縁設置され、いずれも多結晶シリコン材料を含み、ストレージコンデンサ１４０の第１コンデンサ電極１４１へのドーピングした濃度は抵抗器１３０の本体領域へのドーピングした濃度よりも高い。例えば、該抵抗器１３０の本体領域は真性多結晶シリコン材料である。
例えば、各トランジスタＰ１、Ｎ１－Ｎ３のゲート１６０、１７０、１５０、１８０とストレージコンデンサ１４０の第１コンデンサ電極１４１は同じ層に設置され、いずれも多結晶シリコン材料を含む。例えば、図４Ｂに示されるように、駆動トランジスタＮ２のゲート１５０と第１コンデンサ電極１４１は相互に接続されて一体的な構造になる。
図４Ｂはさらにそれぞれ各トランジスタＰ１、Ｎ１－Ｎ３の活性領域Ｐ１ａ、Ｎ１ａ、Ｎ２ａ及びＮ３ａを示し、且つ第１データ書き込みトランジスタＰ１の第１極１６１及び第２極１６２、第２データ書き込みトランジスタＮ１の第１極１７１及び第２極１７２、駆動トランジスタＮ２の第１極１５１及び第２極１５２、バイアストランジスタＮ３の第１極１８１及び第２極１８２を示す。
図４Ｂはさらにそれぞれ第１データ書き込みトランジスタＰ１のゲート接触領域１６５、第１接触領域１６３及び第２極接触領域１６４、第２データ書き込みトランジスタＮ１のゲート接触領域１７５、第１接触領域１７３及び第２極接触領域１７４、駆動トランジスタＮ２のゲート接触領域１５５、第１接触領域１５３及び第２極接触領域１５４、並びにバイアストランジスタＮ３のゲート接触領域１８５、第１接触領域１８３及び第２極接触領域１８４を示す。例えば、各第１極接触領域は、対応する第１極に電気的接触を形成するための領域であり、各第２極接触領域は、対応する第２極に電気的接触を形成するための領域であり、各ゲート接触領域は、対応するゲートに電気的接触を形成するための領域である。
例えば、第１データ書き込みトランジスタＰ１の活性領域Ｐ１ａと第２データ書き込みトランジスタＮ１の活性領域Ｎ１ａは第１方向Ｄ１において並列に設置され、且つ第２方向Ｄ２に沿う対称軸に関して対称である。
図４Ｂに示されるように、駆動トランジスタＮ２の活性領域Ｎ２ａの面積は他のトランジスタの活性領域の面積よりも大きいため、大きなアスペクト比を得ることができ、駆動トランジスタＮ２の駆動能力を向上させることに寄与し、それにより表示効果を向上させる。
図４Ｂに示されるように、活性領域が大きいトランジスタ、例えば駆動トランジスタＮ２及びバイアストランジスタＮ３は、十分な空間があるため、その第１極及び第２極にそれぞれ少なくとも２つの接触穴領域を設置できるので、接続対象となる構造との十分な接触を行い且つ並列接続構造を形成することができ、それにより接触抵抗を低減させる。
図４Ｂは第１コンデンサ電極１４１における接触穴領域１４４及び第２コンデンサ電極１４２に電気的に接続されるように構成される接触穴領域１４５ａ、１４５ｂをさらに示す。図４Ｂに示されるように、第１コンデンサ電極１４１と第２コンデンサ電極１４２はそれぞれ少なくとも２つの接触穴領域を対応して設置することで接触抵抗を低減させる。
図４Ａと併せて参照されるように、第１方向Ｄ１において隣接する２つのサブ画素１００におけるトランジスタ（例えば各トランジスタの形状、サイズなどを含む）及びストレージコンデンサ、抵抗器の分布は第２方向Ｄ２に沿う対称軸に関して対称であり、すなわち、該２つのサブ画素において対応する構造はそれぞれ第２方向Ｄ２に沿う対称軸に関して対称である。第２方向Ｄ２において隣接する２つのサブ画素１００におけるトランジスタの分布は第１方向に関して軸対称である。
このように対称的に設置されることで、プロセスによる誤差の均一性をできるだけ向上させることができ、それにより表示基板の均一性を向上させる。また、このように対称的に設置されることで、基板において同じ層に設置され且つ相互に接続できるいくつかの構造を一体的に形成でき、個別設置されることに比較して、画素の配置をよりコンパクトにすることができ、空間の利用率を高め、それにより表示基板の解像度を向上させる。
例えば、図４Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素１００の第２領域４０２は一体的な構造であり、第２方向Ｄ２において隣接する２つのサブ画素１００の第２領域４０２は一体的な構造であり、すなわち、該隣接する４つのサブ画素１００における第１データ書き込みトランジスタＮ１と抵抗器１３０は同じウェル領域に位置する。独立したウェル領域を個別設置することに比較して、このように設置すると、設計規則を満たす上で、画素の配置をよりコンパクトにすることができ、表示基板の解像度を向上させることに寄与する。
例えば、図４Ａに示されるように、第２方向Ｄ２において隣接する２つのサブ画素の第１データ書き込みトランジスタＰ１の活性領域Ｐ１ａは相互に接続されて一体的な構造になり、すなわち、該２つの第１データ書き込みトランジスタＰ１の活性領域Ｐ１ａは同じ第２領域４０２の同じドーピング領域Ａ１（Ｐウェル）に位置し、且つ該２つの第１データトランジスタＰ１の第１極は、同じデータ信号Ｖｄを受信するように、相互に接続されて一体的な構造になる。
例えば、図４Ａに示されるように、第２方向Ｄ２において隣接する２つのサブ画素の第２データ書き込みトランジスタＮ１の活性領域Ｎ１ａは相互に接続されて一体的な構造になり、すなわち、該２つの第２データ書き込みトランジスタＮ１の活性領域Ｎ１ａはベース基板１０１の同じドーピング領域Ａ２（Ｎウェル）に位置し、且つ該２つの第２データ書き込みトランジスタＮ１の第１極は、同じデータ信号Ｖｄを受信するように、相互に接続されて一体的な構造になる。
例えば、図４Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素１００の第１データ書き込みトランジスタＰ１のゲート又は第２データ書き込みトランジスタＮ２のゲートは相互に接続されて一体的な構造になる。
各行の画素において、第１データ書き込みトランジスタＰ１のゲートはいずれも同じ第１制御信号ＳＥＬを受信するように構成され、第２データ書き込みトランジスタＮ１のゲートはいずれも同じ第２制御信号ＳＥＬ＿Ｂを受信するように構成される。また、第１方向Ｄ１において隣接する２つのサブ画素のトランジスタは鏡面対称であり、第１方向Ｄ１において、２つのサブ画素の第１書き込みトランジスタＰ１が隣接する場合と第２書き込みトランジスタＮ１が隣接する場合とが交互に発生する。従って、隣接する２つの第１データ書き込みトランジスタＰ１のゲートは直接接続されて一体的な構造になって第１制御電極群１９１を形成し、隣接する第２データ書き込みトランジスタＮ１のゲートは直接接続されて一体的な構造になって第２制御電極群１９２を形成することができる。このように設置すると、設計規則を満たす上で、画素の配置をよりコンパクトにすることができ、表示基板の解像度を向上させることに寄与する。
図４Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素１００においては、それらの駆動トランジスタＮ２が隣接する場合、２つの駆動トランジスタＮ２の活性領域Ｎ２ａが相互に接続されて一体的な構造になり、すなわち、該２つの駆動トランジスタＮ２の活性領域Ｎ２ａはベース基板１０１の同じドーピング領域Ｂ（Ｎウェル）に位置し、且つ該２つの駆動トランジスタＮ２の第１極は、同じ第１電源電圧ＶＤＤを受けるように、相互に接続されて一体的な構造になって第３制御電極群１９３を形成する。それらのバイアストランジスタＮ３が隣接する場合、２つのバイアストランジスタＮ３のゲートが、同じ第２共通電圧Ｖｃｏｍ２を受けるように、相互に接続されて一体的な構造になり、２つのバイアストランジスタＮ３の活性領域Ｎ３ａが相互に接続されて一体的な構造になり、すなわち、該２つのバイアストランジスタＮ３の活性領域Ｎ３ａはベース基板１０１の同じドーピング領域Ｃ（Ｎウェル）に位置し、該２つのバイアストランジスタＮ３の第１極は、同じ第２電源電圧ＶＳＳを受けるように、相互に接続されて一体的な構造になる。
このように設置すると、設計規則を満たすうえで、画素の配置をよりコンパクトにすることができ、表示基板の解像度を向上させることに寄与する。
図５Ａ－図５Ｄは図４Ａに示される基板構造の形成過程を示し、明確にするために、図は２行２列のサブ画素、すなわち、隣接する４つのサブ画素１００のみを示す。
以下では、図６Ａ－５Ｄを参照しながら本開示の実施例による表示基板の形成過程を例示的に説明するが、これは、本開示を限定するものではない。
例えば、シリコン系ベース基板を提供し、例えばその材料はＰ型単結晶シリコンである。Ｎ型トランジスタ（例えば駆動トランジスタ）は該Ｐ型シリコンベースに直接作製でき、すなわち、該Ｐ型ベースは該Ｎ型トランジスタのチャネル領域とすることで、ＮＭＯＳデバイスの高速という長所を発揮することに有利であり、回路の性能を向上させる。
図５Ａに示されるように、例えば、Ｐ型シリコンベース基板にＮ型ドーピングしてＮ型ウェル領域、すなわち第２領域４０２を形成して、第１データ書き込みトランジスタＰ１及び抵抗器１３０のベースとする。
例えば、第１方向Ｄ１において隣接する２つのサブ画素の第２領域４０２が相互に接続され、第２方向Ｄ２において隣接する２つのサブ画素の第２領域４０２は相互に接続されてもよい。例えば、該Ｎ型ドーピングする時には、該ベース基板１０１のドーピングされていない領域を遮る。
図４Ｂ及び図５Ｂに示されるように、例えば、該ベース基板１０１に第１絶縁層２０１を形成し、次に、該第１絶縁層２０１に多結晶シリコン層１０２を形成する。
該第１絶縁層２０１は各トランジスタのゲート絶縁層を含み、さらにストレージコンデンサＣｓｔの誘電体層１０４を含む。該多結晶シリコン層１０２は第１コンデンサ電極１４１、抵抗器１３０及び各トランジスタ（Ｐ１、Ｎ１－Ｎ３）のゲート１５０、１６０、１７０、１８０を含む。
該第１データ書き込みトランジスタＰ１のゲートは該第２領域４０２に位置し、該Ｎ型ウェル領域は該Ｐ型トランジスタのチャネル領域とする。該抵抗器１３０も該第２領域４０２内に位置しており、多結晶シリコン材料の抵抗器１３０をＮ型ベースに形成することで、寄生現象を減少させ、回路の特性を向上させることに寄与する。各Ｎ型トランジスタはＰ型ベースに直接形成される。
図５Ｂに示されるように、第１方向Ｄ１において隣接する２つのサブ画素における多結晶シリコン層のパターンは第２方向Ｄ２に沿う対称軸に関して対称であり、第２方向Ｄ２において隣接する２つのサブ画素における多結晶シリコン層のパターンは第１方向Ｄ１に沿う対称軸に関して対称である。
例えば、第１方向Ｄ１において隣接する２つのサブ画素の第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＮ１のゲートはそれぞれは一体成形されることがでこる。
例えば、第２方向Ｄ２において隣接する２つのサブ画素の第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＮ１のゲートはそれぞれ前記第１方向に沿う対称軸に関して対称である。
例えば、熱酸化法によってベース基板に該第１絶縁層を形成する。例えば、該第１絶縁層の材料はシリコンの窒化物、酸化物又は窒素酸化物である。
例えば、化学気相成長プロセス（ＰＶＤ）によって該第１絶縁層に多結晶シリコン材料層を形成し、次に該多結晶シリコン材料層に対してリソグラフィプロセスを行って該多結晶シリコン層１０２を形成する。
図５Ｃはベース基板のドーピングウィンドウ領域１０３（左図）を示し、且つ図５Ｂに示される基板構造に該ドーピングウィンドウ領域（右図）を示す。例えば、ベース基板に電気的に接続するための接触穴領域を形成するように、該ドーピングは高濃度ドーピングである。例えば、該ドーピングウィンドウ領域は各トランジスタのソース領域及びドレイン領域を含む。例えば、該ドーピングウィンドウ領域はさらにベースにおける各接触穴領域及び抵抗器１３０における接触穴領域、例えば図４Ｂに示される接触穴領域４００ａ、４００ｂ、４１１ａ、４１１ｂ、１４５ａ、１４５ｂ、１３３、１３４を含む。例えば、トランジスタのゲートは多結晶シリコン材料で形成されるため、該多結晶シリコンゲートに対してドーピングを行う必要もある。ドーピングする時、対応するドーピングウィンドウ領域及びアモルファスシリコン領域のみを露出させるように非ドーピング領域を遮るためのバリア層を形成する必要がある。
なお、図５Ｃは各ドーピングウィンドウ領域のみを示し、実際にドーピングプロセスを行う時に対応するバリア層／マスク層を設置して対応するドーピングウィンドウ領域及び多結晶シリコン領域を露出させてドーピングすればよい。例えば、該バリア層／マスク層の材料はフォトレジスト又は酸化物材料であってもよい。
図５Ｄに示されるように、抵抗器１３０に対応してバリア層１３５を形成する。抵抗器１３０の抵抗値を保護するために、ドーピングする過程では、抵抗器１３０がドーピングによって損傷されることを回避するように、抵抗器１３０を遮る必要がある。該バリア層１３５は抵抗器１３０の本体部分を遮り、抵抗器１３０の両端の接触穴領域１３３、１３４のみを露出させる。
例えば、該バリア層１３５はシリコンの窒化物、酸化物又は窒素酸化物であってもよく、フォトレジスト材料であってもよい。ドーピングプロセスが終わった後、該バリア層１３５は表示基板に残ってもよく、除去されてもよい。
別のいくつかの例では、該抵抗器１３０のバリア層１３５はドーピングする時に他の領域のバリア層／マスク層とともに形成されてもよく、本開示の実施例はこれを限定しない。
例えば、ドーピングする過程では、例えばＮ型トランジスタのソース領域とドレイン領域及びＰ型トランジスタのソース領域とドレイン領域を形成するように、Ｎ型ドーピング及びＰ型ドーピングをそれぞれ行う必要がある。Ｎ型ドーピングプロセスを行う場合、Ｎ型ドーピングしない領域を遮るバリア層を形成する必要があり、Ｐ型ドーピングプロセスを行う場合、Ｐ型ドーピングしない領域を遮るバリア層を形成する必要がある。
図５Ｅには、異なるシェードパターン（左図）でＮ型ドーピング領域ＳＮ及びＰ型ドーピング領域ＳＰを示し、且つ図５Ｄに示される基板に該Ｎ型ドーピング領域ＳＮ及びＰ型ドーピング領域ＳＰ（右図）を示す。該Ｎ型ドーピング領域ＳＮ及びＰ型ドーピング領域ＳＰは図４Ｂにも示され、併せて参照してもよい。
例えば、Ｎ型ドーピングプロセスを行うことは、該Ｐ型ドーピング領域ＳＰ、及びＮ型ドーピング領域ＳＮのうちのドーピングウィンドウ領域及び多結晶シリコン領域以外の領域を被覆するバリア層を形成し、Ｎ型ドーピング領域ＳＮのうちのドーピングウィンドウ領域及び多結晶シリコン領域、すなわち該ＳＮ領域と図５Ｃに示されるドーピングウィンドウ領域１０３及び多結晶シリコン領域との重畳領域のみを残すことを含み、そしてＮ型ドーピングプロセスを行う。図４Ｂと対照して、該Ｎ型ドーピングプロセスによってトランジスタＮ１－Ｎ３のゲート及び第１極と第２極、並びに接触穴領域４１１ａ、４１１ｂ、１４５ａ、１４５ｂを形成することができる。該Ｎ型ドーピングプロセスは、例えばイオン注入プロセスであってもよく、ドーピング元素は、例えばホウ素元素であってもよい。
例えば、Ｐ型ドーピングプロセスを行うことは、該Ｎ型ドーピング領域ＳＮ、及びＰ型ドーピング領域ＳＰのうちのドーピングウィンドウ領域及び多結晶シリコン領域以外の領域を被覆するバリア層を形成し、Ｐ型ドーピング領域ＳＰのうちのドーピングウィンドウ領域及び多結晶シリコン領域、すなわち該ＳＰ領域と図５Ｃに示されるドーピングウィンドウ領域１０３及び多結晶シリコン領域との重畳領域のみを残すことを含み、そしてＰ型ドーピングプロセスを行う。図４Ｂと対照して、該Ｐ型ドーピングプロセスによってトランジスタＰ１のゲート、第１極と第２極、及び接触孔４００ａ、４００ｂ、１３３、１３４を形成することができる。該Ｐ型ドーピングプロセスは、例えばイオン注入プロセスであってもよく、ドーピング元素は、例えばリン元素であってもよい。
ドーピングする過程では、例えばイオン注入プロセスを用い、多結晶シリコンパターンをマスクとすることによって、イオンのシリコン系ベースへの注入はちょうど該多結晶シリコンの両側に発生し、それにより各トランジスタの第１極と第２極が形成され、自己位置合わせを実現する。また、もともと抵抗が高い多結晶シリコンはドーピングプロセスによって抵抗率が低下し、各トランジスタのゲート及び該第１コンデンサ電極を形成できる。従って、多結晶シリコン材料を抵抗器及びゲートの材料とすることで、複数の有益な効果を有し、且つプロセスコストを節約する。
このように、図４Ａに示される、各トランジスタＰ１、Ｎ１－Ｎ３、抵抗器１３０、及びストレージコンデンサＣｓｔを含む表示基板の構造が形成される。
例えば、第１方向Ｄ１において隣接する２つのサブ画素における対応するトランジスタ、抵抗器及びストレージコンデンサＣｓｔはそれぞれ第２方向Ｄ２に沿う対称軸に関して対称であり、第２方向Ｄ２において隣接する２つのサブ画素における対応するトランジスタ、抵抗器及びストレージコンデンサＣｓｔはそれぞれ第１方向Ｄ１に沿う対称軸に関して対称である。
なお、本実施例では、ストレージコンデンサＣｓｔは電界効果によって形成されるコンデンサであり、第１コンデンサ電極１４１に電圧を印加した後、ベース基板１０１における該第１コンデンサ電極１４１の下方に位置する領域に反転電荷が発生して、該ストレージコンデンサＣｓｔの下極板、すなわち第２コンデンサ電極１４２を導体化する。
別のいくつかの実施例では、該第２コンデンサ電極１４２を形成するために、ベース基板１０１における該第１コンデンサ電極１４１の下方に位置する領域に対して導体化処理（例えばドーピング処理）を予め行ってもよい。本開示の実施例はこれを限定しない。
図４Ａに示される基板上に第２絶縁層２０２、第１導電層３０１、第３絶縁層２０３、第２導電層３０２、第４絶縁層２０４、第３導電層３０３、第５絶縁層２０５及び第４導電層３０４が順に形成されることで、図３Ａに示される表示基板が形成される。
図６Ａ及び図６Ｂはそれぞれ第１導電層３０１のパターン及び該第１導電層３０１が図４Ａに示される基板構造上に設置される場合を示し、図６Ｃは図６Ｂの断面線ＩＶ－ＩＶ’に沿って切断した断面図を示し、図６Ｂは第２絶縁層２０２におけるビアも示し、該ビアは図４Ｂにおける各接触領域と１対１で対応し、各接触穴領域を第１導電層３０１におけるパターンに電気的に接続することに用いられる。明確にするために、図は２行６列のサブ画素のみを示し、且つ破線フレームで１つのサブ画素１００の領域を示し、また、図６Ｂはさらに図３Ａ中の断面線Ｉ－Ｉ’が位置する位置を対応して示す。
図６Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素における第１導電層のパターンは第２方向Ｄ２に沿う対称軸に関して対称であり、第２方向Ｄ２において隣接する２つのサブ画素における第１導電層のパターンは第１方向Ｄ１に沿う対称軸に関して対称である。以下では、１つのサブ画素を例として該第１導電層のパターンを例示的に説明する。
図６Ａに示されるように、該第１導電層３０１は、抵抗器１３０の第１端子１３１を駆動サブ回路１１２の第２電極１５２に電気的に接続するための接続電極３１３を含む。
例えば、図６Ｂと併せて参照されるように、該接続電極３１３の第１端子は第２絶縁層２０２におけるビア２２５によって抵抗器１３０の第１端子１３１に電気的に接続され、該接続電極３１３の第２端子は第１分岐部３３１及び第２分岐部３３２を含み、図３Ｂと併せて参照されるように、該第１分岐部３３１は第２絶縁層２０２におけるビア２２６ａによって駆動トランジスタＮ２の第１極１５１に電気的に接続され、該第２分岐部３３２は第２絶縁層２０２におけるビア２２６ｂによってバイアストランジスタＮ３の第１極１８１に電気的に接続される。
例えば、図６Ｂに示されるように、第２方向Ｄ２において、該ビア２２５及びビア２２６ａはそれぞれ第１コンデンサ電極１４１の対向する両側に位置し、すなわち、該接続電極３１３のベース基板１０１での正投影は第２方向Ｄ２において該第１コンデンサ電極１４１のベース基板１０１での正投影を通る。
例えば、接触抵抗を低減させるために、該ビア２２６ａ及びビア２２６ｂは少なくとも２つ設置されてもよい。
例えば、図６Ａ及び図６Ｂと併せて参照されるように、該第１導電層３０１はさらに接続電極３１４を含み、該接続電極３１４は第２絶縁層２０２におけるビア２２９によって抵抗器１３０の第２端子１３２に電気的に接続され、該接続電極３１４は発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。
例えば、該接続電極３１４はＬ型であり、一方のブランチが抵抗器１３０の第２端子１３２に電気的に接続され、他方のブランチが発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。
例えば、図６Ｂ及び図６Ｃに示されるように、該第１導電層３０１はさらに、ベース基板に垂直な方向において第１コンデンサ電極１４１と重なる第３コンデンサ電極３１５を含む。該第３コンデンサ電極３１５は、第２コンデンサ電極１４２に電気的に接続されるように、第２絶縁層２０２におけるビア２２７によって接触穴領域１４５ａに電気的に接続される、。すなわち、ベース基板に垂直な方向において、第２コンデンサ電極１４２及び第３コンデンサ電極３１５はそれぞれ第１コンデンサ電極１４１の両側に位置し、且つ相互に電気的に接続され、これにより、並列接続コンデンサの構造が形成され、ストレージコンデンサＣｓｔの容量値を増大させる。
例えば、図６Ｂ及び図６Ｃに示されるように、該第１導電層３０１はさらに、ベース基板に垂直な方向において第１コンデンサ電極１４１及び第２コンデンサ電極１４２と重なる第４コンデンサ電極３１６を含む。該第４コンデンサ電極３１６は、第２コンデンサ電極１４２に電気的に接続されるように、第２絶縁層２０２におけるビア２２８によって接触穴領域１４５ｂに電気的に接続される。該第４コンデンサ電極３１６は、ストレージコンデンサＣｓｔの容量値をさらに増大させ、回路の性能を向上させることができる。
例えば、第３コンデンサ電極３１５と第４コンデンサ電極３１６は第１方向Ｄ１において接続電極３１３の両側に位置する。
例えば、図６Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素において隣接する第３コンデンサ電極３１５は、同じ第２電源電圧ＶＳＳを受けるように、一体形成されてもよく、第１方向Ｄ１において隣接する２つのサブ画素において隣接する第４コンデンサ電極３１６は、同じ第２電源電圧ＶＳＳを受けるように、一体形成されてもよい。
例えば、接触抵抗を低減させるように、該ビア２２７及びビア２２８はそれぞれ少なくとも２つ設置されてもよい。例えば、該少なくとも２つのビア２２７は第２方向Ｄ２に沿って配列され、該少なくとも２つのビア２２８は第２方向Ｄ２に沿って配置される。
例えば、該第１導電層３０１はさらに接続電極３１７を含み、該接続電極３１７は、データ書き込みサブ回路の第２端子を記録サブ回路の第１端子に電気的に接続し、すなわち第１データ書き込みトランジスタＰ１の第２極１６１、第２データ書き込みトランジスタＮ１の第２極１７１及び第１コンデンサ電極１４１を電気的に接続することに用いられる。
図６Ａ及び図６Ｂと併せて参照されるように、該接続電極３１７は３つの端部を含み、例えばＴ型構造である。図３Ｂと併せて参照されるように、該接続電極３１７の第１端子は第２絶縁層２０２におけるビア２６１ａによって第１データ書き込みトランジスタＰ１の第２極に電気的に接続され、該接続電極３１７の第２端子は第２絶縁層２０２におけるビア２６１ｂによって第２データ書き込みトランジスタＮ１の第２極に電気的に接続され、該接続電極３１７の第３端子は第２絶縁層２０２におけるビア２６１ｃによって第１コンデンサ電極１４１に電気的に接続される。
例えば、図６Ｂに示されるように、第２方向Ｄ２において、接続電極３１４は接続電極３１７の第３端子と少なくとも部分的に重なる。このように設置すると、画素の配置がよりコンパクトになり、それにより表示基板の空間利用率を高め、表示基板の解像度を向上させる。
図６Ａ及び図６Ｂと併せて参照されるように、該第１導電層３０１はさらに第１走査線接続部３１１及び第２走査線接続部３１２を含み、該第１走査線接続部３１１は、該第１データ書き込みトランジスタＰ１のゲートが第１制御信号ＳＥＬを受信するように、第１走査線に電気的に接続されることに用いられる。該第２走査線接続部３１２は、該第２データ書き込みトランジスタＮ１のゲートが第１制御信号ＳＥＬ＿Ｂを受信するように、第２走査線に電気的に接続されることに用いられる。
例えば、該第１走査線接続部３１１は第２絶縁層２０２におけるビア２２１によって第１データ書き込みトランジスタＰ１のゲートに電気的に接続され、第２走査線接続部３１２は第２絶縁層２０２におけるビア２２２によって第２データ書き込みトランジスタＮ１のゲートに電気的に接続される。
例えば、図６Ａに示されるように、第１方向Ｄ１において隣接するサブ画素は第１走査線接続部３１１又は第２走査線接続部３１２を共有する。
該第１走査線接続部及び第２走査線接続部の具体的な説明について、以下の図１０Ａ－１０Ｂについての説明を参照できる。
図６Ａに示されるように、該第１導電層３０１はさらにデータ線接続部２４５（本開示の第３接続電極の一例）を含み、該データ線接続部２４５は、該第１データ書き込みトランジスタＰ１の第１極及び第２データ書き込みトランジスタＮ１の第１極がデータ線で伝送されるデータ信号Ｖｄを受信するように、データ線に電気的に接続されることに用いられる。
図６Ｂに示されるように、該データ線接続部２４５は第２絶縁層２０２におけるビア２２３によって第１データ書き込みトランジスタＰ１の第１極１６１に電気的に接続され、第２絶縁層２０２におけるビア２２４によって第２データ書き込みトランジスタＮ１の第１極１７１に電気的に接続される。
例えば、図６Ａに示されるように、複数のデータ線接続部２４５は第１方向Ｄ１において間隔をあけて配置され、例えば２つのサブ画素行の境界に位置する。例えば、第２方向Ｄ２において隣接する２つのサブ画素は１つのデータ線接続部２４５を共有する。
該データ線接続部の具体的な説明について、以下の図８Ａ－８Ｄの第２データ線接続部についての説明を参照できる。
図６Ａ及び図６Ｂに参照されるように、該第１導電層３０１はさらに接続電極３１８を含み、該接続電極３１８が第２絶縁層２０２におけるビア２３０によって駆動トランジスタＮ２の第１極に電気的に接続される。
図４Ａ及び図６Ｂに参照されるように、該第１導電層３０１はさらに接続電極３１９ａ、３１９ｂ、３１９ｃを含み、これらの接続電極はいずれもトランジスタのベースをバイアスするために設置されるものであり、例えば第１電源電圧ＶＤＤ（高電圧）を受けるように、Ｎ型ベースを第１電源電圧端子に接続することに用いられ、又は、第２電源電圧ＶＳＳ（低電圧）を受けるように、Ｐ型ベースを第２電源電圧端子に接続することに用いられ、それにより、ベースバイアス現象などの寄生現象を回避し、回路の安定性を向上させる。
図４Ｂと併せて参照されるように、該接続電極３１９ａ、３１９ｂはそれぞれ第２絶縁層２０２におけるビア２６２ａ、２６２ｂによってベース基板１０１の第２領域（Ｎウェル領域）４０２における接触穴領域４１１ａ、４１１ｂに電気的に接続され、該接続電極３１９ａ及び３１９ｂは、該第１データ書き込みトランジスタＰ１のＮ型ベースをバイアスするように、第１電圧端子ＶＤＤに接続されることに用いられる。該接続電極３１９ｃは第２絶縁層２０２におけるビア２６２ｃによってベース基板１０１における接触穴領域４００ａに電気的に接続され、該接続電極３１９ｃは、第２データ書き込みトランジスタＮ１が位置するＰ型ベースをバイアスするように、第２電圧端子ＶＳＳに接続されることに用いられる。
図６Ａ－６Ｂと併せて参照されるように、該第１導電層３０１はさらにバイアス電圧線２５０を含み、該バイアス電圧線２５０は、第２共通電圧Ｖｃｏｍ２を提供するように、第１方向Ｄ１に沿って延伸し、且つ第２絶縁層２０２におけるビア２６３によってバイアストランジスタＮ３のゲートに電気的に接続される。
図４Ｂ、図６Ａ－６Ｂと併せて参照されるように、該第１導電層３０１はさらに電源線２６０（本開示の第９電源線の一例）を含み、該電源線２６０は第１方向Ｄ１に沿って延伸し、第２電源電圧ＶＳＳを伝送することに用いられる。該電源線２６０は、第２電源電圧ＶＳＳを提供するように、第２絶縁層２０２におけるビア２６４ａによってバイアストランジスタＮ３の第１極に電気的に接続され、且つ第２データ書き込みトランジスタＮ１が位置するＰ型ベース（本開示の第２トンピング領域の一例）をバイアスするように、第２絶縁層２０２におけるビア２６４ｂによってベース基板１０１における接触穴領域４００ｂに電気的に接続される。
図７Ａは第２導電層３０２の模式図を示し、図７Ｂは第１導電層３０１をもとに第２導電層３０２を示し、図７Ｂは第３絶縁層２０３におけるビアも示し、該第３絶縁層２０３におけるビアは第１導電層３０１におけるパターンと第２導電層３０２におけるパターンとを接続することに用いられる。明確にするために、図は４行６列のサブ画素のみを示し、且つ破線で２つのサブ画素行の境界線を示し、また、図７Ｂはさらに図３Ａの断面線Ｉ－Ｉ’が位置する位置を対応して示す。
図７Ａに示されるように、第１方向Ｄ１において隣接する２つのサブ画素における第２導電層のパターンは第２方向Ｄ２に沿う対称軸に関して対称であり、第２方向Ｄ２において隣接する２つのサブ画素における第２導電層のパターンは第１方向Ｄ１に沿う対称軸に関して対称である。以下では、１つのサブ画素を例として該第２導電層のパターンを例示的に説明する。
図７Ａに示されるように、該第２導電層３０２は第１方向Ｄ１に沿って延伸する電源線２７０ａ、２７０ｂ、２８０ａ、２８０ｂを含み、該電源線２７０ａ、２７０ｂが第２電源電圧ＶＳＳを伝送することに用いられ、該電源線２８０ａ、２８０ｂが第１電源電圧ＶＤＤを伝送することに用いられる。該電源線２７０ａ、２８０ａ、２７０ｂ、２８０ｂは第２方向Ｄ２において１つずつ交互に配列される。
図３Ｂ、図７Ａ及び図７Ｂと併せて参照されるように、該電源線２７０ａ（本開示の第１電源線の一例）は第３絶縁層２０３において第１方向Ｄ１に沿って配列される複数のビア２３５によって第１導電層３０１における電源線２６０に電気的に接続されることで、並列接続構造が形成されて、配線の抵抗を効果的に低減させる。例えば、該電源線２７０ｂは、該第２電源電圧ＶＳＳを提供するように、例えば、第３絶縁層２０３において第２方向Ｄ２に沿って配列されるビア２３６によって第４コンデンサ電極３１６に電気的に接続される。例えば、該電源線２７０ｂはさらに、該第２電源電圧ＶＳＳを提供するように、例えば第３絶縁層２０３において第２方向Ｄ２に沿って配列されるビア２６７によって第３コンデンサ電極３１５に電気的に接続される。
例えば、電源線２７０ｂ（本開示の第７電源線の一例）は、該電源線２７０ｂに電気的に接続される第４コンデンサ電極３１６及び第３コンデンサ電極３１５はいずれも大きい面積を有するため、その平均線幅が第２方向Ｄ２において電源線２７０ａの平均線幅よりも大きい。電源線２７０ｂは、大きい幅を有するように設置されることで、第４コンデンサ電極３１６及び第３コンデンサ電極３１５との間に複数の接続穴２３６、２６７を形成することに寄与し、それにより接触抵抗を効果的に低減させる。
図７Ａ及び図７Ｂと併せて参照されるように、該電源線２８０ａ（本開示の第２電源線の一例）は、第１電源電圧ＶＤＤを提供するように、第３絶縁層２０３におけるビア２３７によって第１導電層３０１における接続電極３１８（本開示の第５電源線の一例）に電気的に接続されて、駆動トランジスタＮ２の第１極に接続される。該電源線２８０ｂは、ベース基板１０１における第２領域（Ｎウェル領域）４０２（本開示の第１トンピング領域の一例）を高電圧バイアスするように、第３絶縁層２０３におけるビア２３８によって第１導電層３０１における接続電極３１９ａに電気的に接続され、例えば、複数のビア２３８は第２方向Ｄ２に沿って配列される。
例えば、電源線２８０ｂ（本開示の第８電源線の一例）は、該電源線２８０ｂに電気的に接続される接続電極３１９ａは第２方向Ｄ２において比較的大きいサイズを有するため、その平均線幅が第２方向Ｄ２において電源線２８０ａの平均線幅よりも大きい。電源線２８０ｂは、比較的大きい幅を有するように設置されることで、接続電極３１９ａとの間に複数の接続穴２３８を形成することに寄与し、それにより接続電極３１９ａとの接触面積を増大させて、接触抵抗を効果的に低減させる。
例えば、該第２導電層３０２はさらに第１方向Ｄ１に沿って延伸する複数の第１走査線２１０及び複数の第２走査線２２０を含む。例えば、図１Ａに示される走査線１１は該第１走査線２１０又は第２走査線２２０であってもよい。
図６Ａ及び図６Ｂと併せて参照されるように、該第１走査線２１０は第３絶縁層２０３におけるビア２３１によって第１走査線接続部３１１に電気的に接続され、該第２走査線２２０は第３絶縁層２０３におけるビア２３２によって第２走査線接続部３１２に電気的に接続される。
該第１走査線及び第２走査線の具体的な説明について、以下の図１０Ａ－１０Ｂについての説明を参照できる。
例えば、図３Ｂ、図７Ａ及び図７Ｂと併せて参照されるように、該第２導電層３０２はさらに接続電極３２３を含み、該接続電極３２３が第３絶縁層２０３におけるビア２３９によって第１導電層３０１における接続電極３１４に電気的に接続されて、抵抗器１３０の第２端子１３２に接続される。該接続電極３２３は発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。例えば、該ビア２３９の数は少なくとも２つである。
例えば、図７Ａ及び図７Ｂと併せて参照されるように、該第２導電層３０２はさらに接続電極３２４を含み、該接続電極３２４は、ベース基板１０１における第２領域（Ｎウェル領域）４０２の接触穴領域４１１ｂに電気的に接続されるように、第３絶縁層２０３におけるビア２６５によって第１導電層３０１における接続電極３１９ｂに電気的に接続される。
例えば、図７Ａ及び図７Ｂと併せて参照されるように、該第２導電層３０２はさらに接続電極３２５を含み、該接続電極３２５は、ベース基板１０１における接触穴領域４００ａに電気的に接続されるように、第３絶縁層２０３におけるビア２６６によって第１導電層３０１における接続電極３１９ｃに電気的に接続される。
例えば、該接続電極３２５は十字型構造である。例えば、該接続電極３２４と接続電極３２５は第１方向Ｄ１において交互に分布し、且つ２つのサブ画素行の境界に位置する。
例えば、図７Ａに示されるように、該第２導電層３０２はさらにデータ線接続部２４４（本開示の第４接続電極の一例）を含む。図７Ｂと併せて参照されるように、該データ線接続部２４４はビア２３３によって第１導電層３０１におけるデータ線接続部２４５に電気的に接続される。
例えば、図７Ａに示されるように、複数のデータ線接続部２４４は第１方向Ｄ１において間隔をあけて配置され、隣接する２つのデータ線接続部２４４の間ごとに１つの接続電極３２４又は接続電極３２５が設置される。
例えば、該データ線接続部２４４は２つのサブ画素行の境界に位置する。例えば、第２方向Ｄ２において隣接する２つのサブ画素は１つのデータ線接続部２４４を共有する。
例えば、図７Ａ及び図７Ｂと併せて参照されるように、第２方向Ｄ２において、各列のサブ画素におけるデータ線接続部２４４はデータ線接続部２４５の両側に交互に位置し、それぞれビア２３３、２３４によって該データ線接続部２４５の第１端子及び第２端子に電気的に接続され、それにより該データ線接続部２４５を異なるデータ線に接続する。
該データ線接続部の具体的な説明について、以下の図１１Ａ－１１Ｄの第１データ線接続部についての説明を参照できる。
図８Ａは第３導電層３０３の模式図を示し、図８Ｂは第２導電層３０２をもとに第３導電層３０３を示し、図８Ｂは第４絶縁層２０４におけるビアも示し、該第４絶縁層２０４におけるビアは第２導電層３０２におけるパターンと第３導電層３０３におけるパターンとを接続することに用いられる。明確にするために、図は４行６列のサブ画素に対応する導電パターンのみを示し、且つ図８Ａに破線で２行のサブ画素の境界線を示し、また、図８Ｂはさらに図３Ａの断面線Ｉ－Ｉ’の位置を対応して示す。
例えば、該第３導電層３０３は第２方向Ｄ２に沿って延伸する複数のデータ線を含み、該データ線は、データ信号Ｖｄを提供するように、サブ画素におけるデータ書き込みサブ回路の第１端子に接続されることに用いられる。例えば、図８Ａに示されるように、該複数のデータ線は、第１方向Ｄ１において１つずつ交互に配置される複数の第１データ線２４１及び複数の第２データ線２４２を含む。例えば、図１Ａに示されるデータ線１２は該第１データ線２４１又は第２データ線２４２であってもよい。
例えば、該データ線は複数のデータ線群に分けられ、各データ線群が１つの第１データ線２４１及び１つの第２データ線２４２を含む。例えば、各サブ画素列はそれぞれ１つのデータ線群に対応して接続され、すなわち、１つの第１データ線２４１及び１つの第２データ線２４２に接続され、すなわち、１列のサブ画素が２つのデータ線によって駆動される。このようにして、各データ線における負荷を低減させることに寄与し、それによりデータ線の駆動能力を向上させ、信号の遅延を低減させ、表示効果を向上させる。
図８Ｂに参照されるように、第１データ線２４１は、第４絶縁層２０４におけるビア４０３によって図７Ｂに示される第２導電層３０２において第１行のサブ画素と第２行のサブ画素との間に位置するデータ線接続部２４４に電気的に接続されることで、該第１行及び第２行のサブ画素にデータ信号を提供し、該第２データ線２４２は第４絶縁層２０４におけるビア４０４によって図７Ｂに示される第２導電層３０２において第３行のサブ画素と第４行のサブ画素との間に位置するデータ線接続部２４４に電気的に接続されることで、該第３行及び第４行のサブ画素にデータ信号を提供する。
例えば、図１１Ａに示されるように、各サブ画素列は２つのデータ線、すなわち第１データ線２４１及び第２データ線２４２に対応して接続される。各列のサブ画素について、隣接するｎ番目の画素行とｎ＋１番目の画素行に位置する２つのサブ画素が１つの画素群２４０を構成し、１つのデータ線を共有し、ｎが０より大きい奇数又は偶数である。各列のサブ画素について、第２方向Ｄ２において、Ｎ番目の画素群２４０が第１データ線２４１に接続され、Ｎ＋１番目の画素群２４０が第２データ線２４２に接続され、Ｎが自然数であり、すなわち、第２方向Ｄ２において、画素群２４０が第１データ線２４１及び第２データ線２４２に交互に接続され、奇数番目の画素群が一方のデータ線を共有し、偶数番目の画素群が他方のデータ線を共有する。
該第１データ線及び第２データ線の具体的な説明について、以下の図１１Ａ－１１Ｄについての説明を参照できる。対照を容易にするために、図８Ｂは図１１Ｂの断面線ＩＩ－ＩＩ’及びＩＩＩ－ＩＩＩ’に対応する位置を示す。
例えば、該第３導電層３０３は第２方向Ｄ２に沿って延伸する電源線３３０、３４０をさらに含む。該電源線３３０は第１電源電圧ＶＤＤを伝送することに用いられ、該電源線３４０は第２電源電圧ＶＳＳを伝送することに用いられる。図８Ａに示されるように、電源線３３０（本開示の第４電源線の一例）と電源線３４０（本開示の第３電源線の一例）は第１方向Ｄ１において１つずつ交互に配置される。
図８Ｂに参照されるように、電源線３３０はそれぞれ第４絶縁層２０４におけるビア４０５、４０６（本開示の第２ビアの幾つの例）によって第２導電層３０２における各電源線２８０ａ、２８０ｂに電気的に接続されることで、第１電源電圧を伝送するためのメッシュ状の電源線構造が形成される。このような構造は電源線における抵抗を低減させることに寄与し、それにより電源線における電圧降下を低減させ、且つ第１電源電圧ＶＤＤを表示基板の各サブ画素に均一に伝送することに寄与する。該電源線３３０はさらに、第１データ書き込みトランジスタＰ１及び抵抗器１３０が位置するＮ型ベースをバイアスするように、第４絶縁層におけるビア４０７によって第２導電層３０２における接続電極３２４（図７Ａを参照する）に電気的に接続されて、ベース基板１０１における第２領域（Ｎウェル領域）４０２における接触穴領域４１１ｂに電気的に接続される。
図８Ｂに参照されるように、該電源線３４０はそれぞれ第４絶縁層２０４におけるビア４０８（本開示の第１ビアの一例）によって第２導電層３０２における各電源線２７０ａ、２７０ｂに電気的に接続されることで、第２電源電圧を伝送するためのメッシュ状の電源線構造が形成される。このような構造は電源線における抵抗を低減させることに寄与し、それにより電源線における電圧上昇を低減させ、且つ第２電源電圧ＶＳＳを表示基板の各サブ画素に均一に伝送することに寄与する。該電源線３４０はさらに、トランジスタＮ１－Ｎ３が位置するＰ型ベースをバイアスするように、第４絶縁層におけるビア４１２によって第２導電層３０２における接続電極３２５（図３Ｂ及び図６Ａを参照する）に電気的に接続されて、ベース基板１０１における接触穴領域４００ａに電気的に接続される。
例えば、第１方向において、複数の電源線３４０と複数の電源線３３０は一つずつ交互に配置され、各データ線群が隣接する電源線３４０と電源線３３０との間に位置する。
図８Ａに示されるように、該第３導電層３０３はさらに、１つのデータ線群における第１データ線２４１と第２データ線２４２との間に位置する接続電極３３３を含む。図７Ｂに示されるように、該接続電極３３３は第４絶縁層におけるビア４１３によって第２導電層における電源線２７０ｂに電気的に接続され、例えば該ビア４１３の数は少なくとも２つであり、それにより該接続電極３３３は、該電源線２７０ｂに十分に接触して、接触抵抗を低減させることができる。該電源線２７０ｂに並列接続される接続電極３３３を設置することにより、電源線２７０ｂにおける抵抗を低減させることに寄与し、それにより電源線における電圧上昇を低減させ、且つ第２電源電圧ＶＳＳを表示基板の各サブ画素に均一に伝送することに寄与することができる。
図３Ｂ、図８Ａ及び図８Ｂに示されるように、該第３導電層３０３はさらに接続電極３３４（本開示の第１接続電極の一例）を含み、該接続電極３３４は第４絶縁層におけるビア４１４によって第２導電層３０２における接続電極３２３に電気的に接続されて、抵抗器１３０の第２端子１３２に接続される。該接続電極３３４は発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。例えば、該ビア４１４の数は少なくとも２つである。
図８Ａ及び図８Ｂに示されるように、該第３導電層３０３はさらに遮蔽電極３４１を含み、例えば、該遮蔽電極３４１は第２方向Ｄ２に沿って延伸し、１つのデータ線群における第１データ線２４１と第２データ線２４２との間に位置し、例えば、第１データ線２４１と第２データ線２４２は該第２データ線の遮蔽電極３４１の両側に対称的に設置される。該遮蔽電極３４１は、２つのデータ線の間に設置され、遮蔽機能を果たして２つのデータ線における信号が相互に混信することを防止する。例えば、該遮蔽電極３４１は、遮蔽能力を向上させるように、定電圧を受ける。本実施例では、該遮蔽電極３４１は第２電源電圧ＶＳＳを受けることに用いられる。
例えば、図８Ａに示されるように、複数の遮蔽電極３４１は、それぞれ複数のサブ画素に分布される。例えば、各サブ画素群における二つのサブ画素の遮蔽電極３４１同士は、第１方向Ｄ１に沿う対称軸に関して対称であり、且つ一体となる遮蔽電極群として接続される。１対１で対応して設置される複数の遮蔽電極３４１を含み、各遮蔽電極は対応するデータ線群における第１データ線と第２データ線との間に位置する。
例えば、８Ａに示されるように、各サブ画素列における複数の遮蔽電極は、第２方向Ｄ２に沿って遮蔽電極列となるように配置され、複数の遮蔽電極列は、複数のデータ線群と１対１で対応して設置され、各遮蔽電極列は対応するデータ線群における第１データ線と第２データ線との間に位置する。
図８Ａに示されるように、接続電極３３３、接続電極３３４、及び遮蔽電極３４１は第２方向Ｄ２において配置され、且つ第１データ線２４１と第２データ線２４２との間に位置する。接続電極３３３、接続電極３３４、及び遮蔽電極３４１は１つの遮蔽壁を構成し、第１データ線２４１及び第２データ線２４２が延伸する範囲の全体内に、遮蔽機能を果たして２つのデータ線における信号が相互に混信することを防止する。
例えば、図８Ａに示されるように、該接続電極３３３及び遮蔽電極３４１はそれぞれ接続電極３３４の両側に位置し、且つ接続電極３３４と間隔をあけて設置される。該接続電極３３３の該接続電極３３４に近接する一端は突出部３３３ａを有し、該突出部３３３ａは、Ｌ型であり、その第１ブランチが第１方向Ｄ１に沿って延伸すると共に、該接続電極３３３の本体部に接続され、その第２ブランチが第２方向Ｄ２であって該接続電極３３４に近接する方向に沿って延伸すると共に該接続電極３３３と接続電極３３４との間の隙間と第１方向Ｄ１において重なり、それにより遮蔽能力を向上させ、ひいては２つのデータ線の間の信号混信を回避する。
同様に、該遮蔽電極３４１の該接続電極３３４に近接する一端は、該遮蔽電極３４１と該接続電極３３４との間の隙間をさらに遮って、遮蔽能力を向上させるためのＬ型の突出部３４１ａを有する。
図８Ａに示されるように、該遮蔽電極３４１は、本体部３４１ｂと突出部３４１ａとを備え、該突出部３４１ａは、該本体部３４１ｂの接続電極３３４に近接する一端から延出する。該突出部３４１ａは、その第１ブランチが第１方向Ｄ１に沿って延伸すると共に、本体部３４１ｂに接続され、その第２ブランチが第２方向Ｄ２であって該接続電極３３４に近接する方向に沿って延伸すると共に該遮蔽電極３４１と該接続電極３３４との間の隙間と第１方向Ｄ１において重なる。
このようにして、該遮蔽壁は、第２方向Ｄ２において完全に遮ることを実現し、該第１データ線２４１と第２データ線２４２は、第１方向Ｄ１において直接向かい合う領域がなく、優れた信号を遮蔽する機能を果たすことで、表示データが良い安定性を有し、表示効果を向上させる。
図９Ａは第４導電層３０４の模式図を示し、図９Ｂは第３導電層３０３をもとに第４導電層３０４を示し、図９Ｂは第５絶縁層２０５におけるビアも示し、該第５絶縁層２０５におけるビアは第３導電層３０３におけるパターンと第４導電層３０４におけるパターンとを接続することに用いられる。明確にするために、図は４行６列のサブ画素のみを示し、且つ破線で２行のサブ画素の境界線を示し、また、図９Ｂはさらに図３Ａの断面線Ｉ－Ｉ’の位置を対応して示す。
例えば、該第４導電層３０４は第２方向Ｄ２に沿って延伸する電源線３５０、３６０を含む。該電源線３５０（本開示の第６電源線の一例）は第１電源電圧ＶＤＤを伝送することに用いられ、該電源線３６０（本開示の第５電源線の一例）は第２電源電圧ＶＳＳを伝送することに用いられる。図９Ａに示されるように、電源線３５０と電源線３６０は第１方向Ｄ１において１つずつ交互に配置される。
例えば、複数の電源線３５０と複数の電源線３３０は１対１で対応して設置され、複数の電源線３６０と複数の電源線３４０は１対１で対応して設置され、ベース基板１０１に垂直な方向において、各電源線３５０は対応する電源線３３０と重なり且つ電気的に接続（例えば並列接続）され、各電源線３６０は対応する電源線３４０と重なり且つ電気的に接続（例えば並列接続）される。それにより、電源線における抵抗を低減させ、表示の均一性を向上させる。
図９Ｂに参照されるように、電源線３５０は第５絶縁層２０５におけるビア２５１によって対応する電源線３３０に電気的に接続され、電源線３６０は第５絶縁層におけるビア２５２によって対応する電源線３４０に電気的に接続される。例えば、該ビア２５１、２５２の数はそれぞれ少なくとも２つである。
図９Ａ及び図９Ｂと併せて参照されるように、該第４導電層３０４はさらに接続電極３４２を含み、該接続電極３４２が第５絶縁層におけるビア２５３によって第３導電層３０３における接続電極３３３に電気的に接続され、例えば該ビア２５３の数が少なくとも２つであり、それにより該接続電極３４２は該接続電極３３３に十分に接触して、接触抵抗を低減させることができる。接続電極３４２を設置することにより、電源線２７０ｂにおける抵抗器をさらに低減させることに寄与して、電源線における電圧上昇を低減させ、且つ第２電源電圧ＶＳＳを表示基板の各サブ画素に均一に伝送することに寄与する。
図３Ｂ、図９Ａ及び図９Ｂと併せて参照されるように、該第４導電層３０４はさらに接続電極３４３（本開示の第２接続電極の一例）を含み、該接続電極３４３が第５絶縁層におけるビア２５４によって第３導電層３０３における接続電極３３４に電気的に接続されて、抵抗器１３０の第２端子１３２に接続される。該接続電極３４３は発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。例えば、該ビア２５４の数は少なくとも２つである。
図９Ａ及び図９Ｂと併せて参照されるように、該第４導電層３０４はさらに接続電極３４４を含み、該接続電極３４４が第５絶縁層におけるビア２５５によって第３導電層３０３における遮蔽電極３４１に電気的に接続される。図９Ａに示されるように、該第４導電層３０４は、該接続電極３４４を該接続電極３４４と直接隣接する電源線３６０に接続する接続部３４５をさらに含む。
例えば、図９Ａに示されるように、電源線３６０の両側に位置する接続電極３４４は該電源線３６０に対して対称的に設置される。該電源線３６０、その両側に位置する接続電極３４４、及び該接続電極に対応する接続部３４５が相互に接続されて一体的な構造になる。このようにして、該電源線３６０は、遮蔽電極の遮蔽能力を向上させるように、該遮蔽電極３４１に第２電源電圧ＶＳＳを提供することができる。
例えば、各ビア内に導電材料（例えばタングステン）をさらに充填することによって導電することができる。
図９Ｂは該接続電極３４３の接触穴領域２５６も示し、該接触穴領域２５６は発光素子１２０の第１電極１２１に電気的に接続されることに用いられる。
なお、該断面線Ｉ－Ｉ’に沿って、接続電極３４３の該接触穴領域２５６に位置する部分は、接続電極３４３の該ビア２５４に対応する部分と連続していないが（図９Ｂに示されるＦ領域）、ここで説明を簡単にするために、図３Ｂに示される断面図には、連続した接続電極３４３に該接触穴領域２５６及び該ビア２５４を示し、すなわち、実際の状況と一致する。例えば、該表示基板１０は、図３Ｂに示されるように、第６絶縁層２０６をさらに含み、該第６絶縁層２０６において、接続電極３４３の接触穴領域２５６に対応してビア２５７が形成され、該ビア２５７に導電材料（例えばタングステン）が充填され、そして、発光素子１２０を形成するために、研磨プロセス（例えば化学機械研磨）によって平坦な表面を形成する。
例えば、該ビア２５７の数は少なくとも２つである。
例えば、図３Ｂに示されるように、発光素子１２０の第１電極１２１に接続される接続電極３１４、３２３、３３４、３４３において電気的接続のための接触穴領域は、それぞれその数が少なくとも２つであるため、接続電極の間の接触抵抗を低減させ、ひいては抵抗器１３０と該発光素子１２０の第１電極１２１との間の接続抵抗を低減させ、それによりデータ信号が抵抗器１３０から該第１電極１２１に伝送される伝送経路での電圧降下を低減させ、該電圧降下による陽極電位損失（グレースケール損失）に起因する色かぶり、表示ムラなどの問題を軽減させ、表示効果を向上させる。
例えば、図３Ｂに示されるように、ベース基板１０１に垂直な方向において、発光素子１２０の第１極１２１に対応するビア２５７、２５４、４１４は相互に重なっていない。基板に垂直な方向においてビアが積み重なることによりビアが位置する箇所には接続不良、断線や凹凸が発生しやすいため、上記のように設置すると、発光素子１２０の第１電極１２１の電気的接続の品質を向上させ、表示効果を向上させる。
図３Ｂに示されるように、該発光素子１２０は、該第６絶縁層２０６に順に設置される第１電極１２１、発光層１２３及び第２電極１２２を含む。例えば、該第１電極１２１及び第２電極１２２はそれぞれＯＬＥＤの陽極及び陰極である。例えば、複数の第１電極１２１は同じ層において間隔をあけて設置され、複数のサブ画素と１対１で対応する。例えば、第２電極１２２は共通電極であり、その全面が該表示基板１０内に配置される。
例えば、図３Ｂに示されるように、該表示基板はさらに、発光素子１２０のベース基板１０１から離れる側に位置する第１パッケージ層１２４、カラーフィルタ層１２５及びカバープレート１２６などを含む。
例えば、該第１パッケージ層１２４は、発光素子及び画素回路への外部の湿気及び酸素の侵入によるデバイスの損傷を防止するために、該発光素子を密封するように構成される。例えば、パッケージ層１２４は有機薄膜を含み、又は有機薄膜及び無機フィルムが交互に積層された構造を含む。例えば、該パッケージ層１２４と発光素子との間には、前期段階の製造プロセスでの発光素子に残った水蒸気やゾルを吸収するように構成される吸水層がさらに設置されてもよい。カバープレート１２６は、例えばガラスカバープレートである。
例えば、図３Ｂに示されるように、該表示基板は、該カラーフィルタ層１２５とカバープレート１２６との間に位置する第２パッケージ層１２７をさらに含んでもよく、該第２パッケージ層１２７が該カラーフィルタ層１２５を保護できる。
例えば、該発光素子１２０は白色光を発するように構成され、カラーフィルタ層１２４と組み合わせてフルカラー表示を実現する。
別のいくつかの例では、該発光素子１２０は三原色の光を発するように構成され、この場合、カラーフィルタ層１２４は必須なものではない。本開示の実施例は、表示基板１０がフルカラー表示を実現する方式を限定しない。
以下の表Ａは第１絶縁層～第６絶縁層の厚さ範囲及び例示的な数値を例示的に示し、表Ｂは第１導電層～第４導電層の厚さ範囲及び例示的な数値を例示的に示し、表Ｃは第２絶縁層におけるビアＶＩＡ２、第３絶縁層におけるビアＶＩＡ３、第４絶縁層におけるビアＶＩＡ４、第５絶縁層におけるビアＶＩＡ５及び第６絶縁層におけるビアＶＩＡ６のサイズ及び例示的な数値を例示的に示し、表Ｄは各トランジスタ（Ｎ１－Ｎ４、Ｐ１）のチャネル幅、長さ及びアスペクト比の例示的な数値を例示的に示すが、これは本開示を限定するものではない。
Figure 2023527254000009
Figure 2023527254000010
Figure 2023527254000011
Figure 2023527254000012
例えば、表Ａに示されるように、第１～第６絶縁層において、第１絶縁層２０１の厚さが最も小さく、第２絶縁層２０２の厚さが最も大きい。これは、第１絶縁層２０１が各トランジスタのゲート絶縁層を含み、ストレージコンデンサＣｓｔの誘電体層１０４をさらに含み、該第１絶縁層２０１の厚さを小さく設定すると、トランジスタのゲート制御能力を向上させることに寄与し、且つ大きなストレージ容量を得ることに寄与するためである。また、第２絶縁層２０２は電界酸化層として、それを厚く設定すると、各トランジスタの間の電気的分離に寄与する。例えば、第３絶縁層２０３、第４絶縁層２０４、第５絶縁層２０５及び第６絶縁層２０６の厚さは同じであり又は近い。例えば、第２絶縁層２０２の厚さは第３絶縁層２０３／第４絶縁層２０４／第５絶縁層２０５／第６絶縁層２０６の厚さの１．５－２倍である。
例えば、ビアの平面形状は長方形（例えば正方形）又は円形であってもよく、表Ｃにおけるサイズが該長方形の平均辺長又は穴径を示す。例えば、表Ｃに示されるように、各絶縁層における複数のビアのサイズは同じである。例えば、第２～第６絶縁層のうち、第６絶縁層２０６におけるビアのサイズは最も大きい。これは、第６絶縁層２０６が発光素子に最も近く、発光素子の駆動過程では、電流が最下層のトランジスタから上へ発光素子に収束するため、第６絶縁層２０６におけるビアのサイズを最も大きくして大きな収束電流を伝送するためである。
例えば、第１データ書き込みトランジスタＰ１と第２データ書き込みトランジスタＮ１との間の間隔の範囲は０．４－０．４５マイクロメートルであり、例えば０．４２マイクロメートルであり、それにより画素密度を向上させることに寄与する。図４Ｂに示されるように、該間隔Ｄ０は該第１データ書き込みトランジスタＰ１のゲート１６０と第２データ書き込みトランジスタＮ１のゲート１７０との互いに最も近い辺の間の距離である。
例えば、図４Ｂに示されるように、抵抗器１３０の等価長さは４．４マイクロメートル、平均幅は０．４２マイクロメートルである。
例えば、図４Ｂに示されるように、該ストレージコンデンサＣｓｔの有効容量面積は２０平方マイクロメートルであり、すなわち、該多結晶シリコン層１０２が該ストレージコンデンサＣｓｔを形成するための有効面積は２０平方マイクロメートルである。例えば、各サブ画素に対する該ストレージコンデンサＣｓｔの面積の比は２０％－３５％であり、例えば２７％である。本開示の実施例による表示基板は合理的な配置により、ストレージコンデンサの面積比を効果的に高めることができ、それにより容量値を向上させる。
例えば、多結晶シリコン層１０２の厚さは２００ナノメートルである。
本開示の少なくとも一実施例はさらに表示基板を提供し、該表示基板はベース基板と、該ベース基板に位置する画素行、第１走査線、及び第２走査線とを含む。該画素行は該ベース基板に位置し且つ第１方向に沿って配置される複数のサブ画素を含み、該第１走査線及び第２走査線は第１方向に沿って延伸し、各サブ画素は、データ書き込みサブ回路、記録サブ回路及び駆動サブ回路を含む画素回路を含む。該データ書き込みサブ回路は第１制御電極、第２制御電極、第１端子及び第２端子を含み、該データ書き込み回路の第１制御電極及び第２制御電極は、それぞれ、第１制御信号及び第２制御信号を受信するように構成され、該データ書き込みサブ回路の第１端子は、データ信号を受信するように構成され、該データ書き込み回路の第２端子は該記録サブ回路の第１端子に電気的に接続され、該第１制御信号及び該第２制御信号に応答して該データ信号を該記録サブ回路の第１端子に伝送するように構成され、該駆動サブ回路は制御端子、第１端子及び第２端子を含み、該駆動サブ回路の制御端子は該記録サブ回路の第１端子に電気的に接続され、該駆動サブ回路の第１端子は、第１電源電圧を受けるように構成され、該駆動サブ回路の第２端子は発光素子に接続されることに用いられ、該駆動サブ回路は、該記録サブ回路の第１端子の電圧に応答して該発光素子が発光するように駆動するように構成され、該第１走査線は、該第１制御信号を提供するように、該複数のサブ画素のデータ書き込み回路の第１制御電極に電気的に接続され、該第２走査線は、該第２制御信号を提供するように、該複数のサブ画素のデータ書き込み回路の第２制御電極に電気的に接続され、該第１走査線と該第２走査線は抵抗が同じであり、且つ該ベース基板での正投影の面積が同じである。
いくつかの例では、例えば、該第１走査線及び第２走査線は、対応する制御信号を走査駆動回路から各サブ画素に伝送する配線の表示領域での部分であり、従って、抵抗値及び面積を比較する際に、該配線の表示領域外に位置する部分を考慮しない。
別のいくつかの例では、例えば、該第１走査線及び第２走査線は、対応する制御信号を走査駆動回路から各サブ画素に伝送する配線のすべての部分を示してもよく、すなわち、該配線の表示領域及び非表示領域に位置する部分、例えば図１Ａに示されるＳ部分を含んでもよい。例えば、該第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂは同じゲート駆動回路ユニット（例えばＧＯＡユニット）から出力できる。
このように設置すると、該第１走査線及び第２走査線における抵抗容量（ＲＣ）の負荷が同じであることを確保できる。図１Ａに参照されるように、制御信号が走査駆動回路１４から各サブ画素に伝送される過程では、走査線１１（例えば該第１走査線及び第２走査線）の表示領域（破線フレームに示される）外に位置する部分の比率が小さく、従って、該走査線１１の表示領域に位置する部分の抵抗容量の負荷を同じく設定すると、該第１制御信号ＳＥＬ及び第２制御信号ＳＥＬ＿Ｂの同期性を向上させることができ、図２Ｃと併せて参照されるように、例えば、データ書き込み段階１から発光段階２に入る時、このように設置すると、第１制御信号ＳＥＬの立ち上がりエッジと第２制御信号ＳＥＬ＿Ｂの立ち下がりエッジは同じ時点に発生することを可能にする。従って、画素回路の干渉防止性能を向上させる。
本開示はさらに表示基板を提供し、複数の画素列を含み、複数の画素行が第２方向に沿って配置され、該第１方向と該第２方向とが交わり、それにより複数の画素行における複数のサブ画素は複数の画素列として配置される。
なお、本開示の実施例による表示基板の発明は上記いずれか１つの実施例による表示基板１０に適用できる。しかしながら、本開示の実施例による表示基板はシリコン系表示基板に限定されず、例えばガラス基板又はフレキシブル基板にも適用でき、このような場合、該発光素子は、例えば底部発光、両面発光の構造であってもよい。
図１０Ａは本開示の少なくとも一実施例による表示基板の模式図を示す。明確にするために、図は２行６列のサブ画素を示す。図３Ａに記載の表示基板に比べて、該表示基板は第３及び第４導電層を省略する。以下では、図１０Ａを参照しながら本開示の実施例による表示基板における第１走査線及び第２走査線の設置について例示的に説明するが、本開示の実施例はこれに限定されない。
例えば、図１０Ａに示されるように、各サブ画素行はそれぞれ１つの第１走査線２１０及び１つの第２走査線２２０に対応して接続されるが、これは本開示を限定するものではない。
例えば、表示基板１０は第１走査線２１０に電気的に接続される複数の第１走査線接続部３１１及び第２走査線２２０に電気的に接続される複数の第２走査線接続部３１２をさらに含み、第１走査線２１０が該複数の第１走査線接続部３１１によって１行のサブ画素のデータ書き込み回路の第１制御電極（すなわち第１データ書き込みトランジスタのゲート）に電気的に接続され、第２走査線２２０が複数の第２走査線接続部３１２によって該行のサブ画素のデータ書き込み回路の第２制御電極（すなわち第２データ書き込みトランジスタのゲート）に電気的に接続される。
例えば、該第１走査線２１０と第２走査線２２０は同じ層に絶縁設置され且つ材料が同じである。
例えば、該複数の第１走査線接続部３１１及び複数の第２走査線接続部３１２は、同じ層で間隔をあけて設置され且つ材料が同じであり、且つ該第１走査線２１０及び第２走査線２２０と異なる導電層に位置する。
図１０Ｂは図１０Ａにおける破線フレーム領域Ｅの拡大模式図を示し、明確にするために、図は第１データ書き込みトランジスタＰ１及び第２データ書き込みトランジスタＮ１のゲート、第１走査線２１０、第２走査線２２０及び第１走査線接続部３１１、第２走査線接続部３１２のみを示す。対照を容易にするために、図７Ｂも該Ｅ領域の位置を対応して示す。図１０Ｃは図１０Ｂの断面線Ｖ－Ｖ’に沿う断面図を示す。
例えば、第１走査線２１０と第２走査線２２０は、その長さ及び平均線幅がそれぞれ同じである。
例えば、第１走査線接続部３１１と第２走査線接続部３１２は第１方向Ｄ１において交互に配置され、且つ延伸方向が第１方向Ｄ１と異なり、第１走査線接続部３１１は、第１走査線２１０及び第２走査線２２０のベース基板での正投影の両方と交わり、第２走査線接続部３１２は、第１走査線２１０及び第２走査線２２０のベース基板での正投影の両方と交わる。例えば、第１走査線接続部３１１と第２走査線接続部３１２はいずれも線状構造であり、第２方向Ｄ２に沿って延伸する。
例えば、複数の第１走査線接続部３１１のベース基板での正投影の総面積は複数の第２走査線接続部３１２のベース基板での正投影の総面積と同じである。従って、該複数の第１走査線接続部３１１と該複数の第２走査線接続部３１２における寄生容量は同じである。
このように設置すると、該第１制御信号及び第２制御信号がそれぞれ第１走査線及び第２走査線からデータ書き込みサブ回路に伝送される時の配線（対応する走査線及び接続部を含む）における寄生容量による負荷を同じくして、第１制御信号と第２制御信号の同期性をさらに向上させる。
例えば、該第１走査線及び第２走査線にそれぞれ電気的に接続される第１データ書き込みトランジスタＰ１及び第２データ書き込み回路Ｎ１のサイズも同じであり、従って、それぞれに接続される走査線による負荷も同じであり、第１制御信号と第２制御信号の同期性をさらに向上させ、それにより回路の干渉防止性能を向上させる。
例えば、複数の第１走査線接続部３１１のそれぞれは、第２方向Ｄ２に沿う長さが同じであり、複数の第１走査線接続部３１１のそれぞれの平均線幅は同じである。複数の第２走査線接続部３１２のそれぞれは、第２方向Ｄ２に沿う長さが同じであり、複数の第２走査線接続部３１２のそれぞれの平均線幅は同じである。
例えば、該第１走査線２１０はビア２３１によって第１走査線接続部３１１に電気的に接続され、該第２走査線２２０はビア２３２によって第２走査線接続部３１２に接続され、該ビア２３１及びビア２３２はいずれも第３絶縁層２０３に位置する。
例えば、図１０Ｂに示されるように、第１方向Ｄ１において隣接する２つのサブ画素の第１制御電極で構成される第１制御電極群１９１は隣接する２つのサブ画素の第２制御電極群１９２と第１方向Ｄ１において１つずつ交互に配置される。
例えば、図１０Ｂに示されるように、第１走査線接続部３１１はビア２２１によって第１制御電極群１９１又は第１制御電極に電気的に接続され、第２走査線接続部３１２はビア２２２によって第２制御電極群１９２又は第２制御電極に電気的に接続される。例えば、複数の第１走査線接続部３１１と複数の第１制御電極群１９１は１対１で対応して電気的に接続され、複数の第２走査線接続部３１２と複数の第２制御電極群１９２は１対１で対応して電気的に接続される。
例えば、第１走査線２１０及び第２走査線２２０は、複数の第１制御電極群１９１及び複数の第２制御電極群１９２の同じ側に位置し、且つ第１走査線２１０が該複数の第１制御電極群１９１及び第２制御電極群１９２により近い。
例えば、図１０Ｂに示されるように、ベース基板に垂直な方向において、第１走査線２１０は第１走査線接続部３１１及び第２走査線接続部３１２の両方と交差し、第２走査線２２０は第１走査線接続部３１１及び第２走査線接続部３１２の両方と交差する。該ビア２３１は第１走査線２１０と第１走査線接続部３１１とが交差する箇所に位置し、該ビア２３２は第２走査線２２０と第２走査線接続部３１２とが交差する箇所に位置する。
例えば、図１０Ｂに示されるように、ビア２３１とビア２３２は第１方向Ｄ１において交互に配置され、且つ第２方向においてずらして配置され、ビア２３１は該ビア２３２よりも該複数の第１制御電極群１９１及び第２制御電極群１９２に近い。
図１０Ｂに示されるように、該第２走査線接続部３１２の一端はビア２３２によって第２走査線２２０に電気的に接続され、他端はビア２２２によって接続対象となる第２制御電極又は第２制御電極群に電気的に接続される。該第１走査線２１０はビア２３２とビア２２２との間を通過する。
例えば、図１０Ｂに示されるように、第１走査線接続部３１１は本体部３２１及び延伸部３２２を含み、該延伸部３２２は、該本体部３２１が第２方向に沿って該第１走査線２０から離れて延伸する部分である。該本体部３２１は、第１走査線接続部３１１と第１制御電極又は第１制御電極群とを電気的に接続することに用いられ、第２方向Ｄ２において第１走査線２１０とそれに接続される第１制御電極又は第１制御電極群との間に位置し、延伸部３２２は、第２方向Ｄ２において、第１走査線２１０の接続される第１制御電極又は第１制御電極群から離れる側に位置する。
ここで、延伸部３２２は仮想構造とされるので、実際に電気的接続の機能を発揮できず、該延伸部３２２が設置されることで、該第１走査線接続部３１１と第２走査線接続部３１２が同じ長さを有すると共に、同じ面積を有し、同じ容量負荷を形成する。
例えば、図１０Ｂに示されるように、該ビア２２１は第１制御電極群１９１の中間部に位置し、ビア２２２は第２制御電極群１９２の中間部に位置する。第１制御電極群１９１における２つの第１制御電極は該第１制御電極群に対応して接続される第１走査線接続部３１１及びその延長線に対して軸対称であり、第２制御電極群１９２における２つの第２制御電極は該第２制御電極群に対応して接続される第２走査線接続部３１２及びその延長線に対して軸対称である。
図１０Ａに参照されるように、隣接する２つの画素行に対応して接続される第１走査線２１０は第１方向Ｄ１に沿う対称軸に関して対称であり、隣接する２つの画素行に対応する第２走査線２２０は第１方向Ｄ１に沿う対称軸に関して対称である。
該表示基板１０は第２方向Ｄ２に沿って延伸する複数のデータ線を含み、該データ線は、データ信号Ｖｄを提供するように、サブ画素におけるデータ書き込みサブ回路の第１端子に接続されることに用いられる。
図１１Ａは本開示の別のいくつかの実施例による表示基板の模式図を示し、図は本開示の少なくとも一実施例による表示基板のデータ線の模式図を示すが、本開示の実施例はこれに限定されない。
図８Ａと併せて参照されるように、該データ線は複数のデータ線群に分けられ、各データ線群が１つの第１データ線２４１及び１つの第２データ線２４２を含む。複数のデータ線群は、該データ信号Ｖｄを提供するように、複数の画素列と１対１で対応して電気的に接続される。各サブ画素列はそれぞれ１つの第１データ線２４１及び１つの第２データ線２４２に電気的に接続され、すなわち１列のサブ画素は２つのデータ線によって駆動される。
１つのサブ画素列を駆動するために２つのデータ線を設置することにより、各データ線における負荷を低減させることができ、それによりデータ線の駆動能力を向上させ、信号の遅延を低減させ、表示効果を向上させる。
本開示の実施例による表示基板は構造において対称性を有するため、信号線の配置を上記データ線の駆動方式と合わせることができ、設計最適化の効果を実現する。
例えば、図４Ａと併せて参照されるように、１つの画素群２４０における２つの第１データ書き込みトランジスタＰ１の第１極は相互に接続されて一体的な構造になり（Ａ１領域を参照する）、２つの第２データ書き込みトランジスタＮ１の第１極は相互に接続されて一体的な構造になり（Ａ２領域を参照する）、従って、上記データ線の駆動方式と合わせることで、２つのトランジスタにそれぞれデータ線に接続するための接続ビアを設置することなく、限られた接触領域内において該一体構造の第１極にデータ線に接続するための接続ビアを設置することにより、該データ線と画素群２４０における２つの第１データ書き込みトランジスタＰ１又は２つの第２データ書き込みトランジスタＮ２とを電気的に接続することができる。これは、プロセスを節約するだけでなく、設計規則に制限されても、配置設計をよりコンパクトにして、表示基板の解像度を向上させる。
図１１Ｂは隣接する２つの画素群２４０におけるデータ線の接続構造を示し、明確にするために、第１データ線及び第２データ線が各画素群におけるサブ画素に接続される部分図のみを選択的に示し、且つ、信号線の連続関係を表すように、２つの画素群に対応する部分図を繋いでおり、破線は２つの画素群の境界線を示す。
図１１Ｂに示されるように、ベース基板に垂直な方向において、第１データ線２４１は第１データ書き込みトランジスタＰ１と重なり、且つ１つの画素行２４０における隣接する２つの第１データ書き込みトランジスタＰ１の第１極に電気的に接続され、第２データ線２４２は第２データ書き込みトランジスタＮ１と重なり、且つ１つの画素群２４０における隣接する２つの第２データ書き込みトランジスタＮ１の第１極に電気的に接続される。
例えば、図１１Ｂに示されるように、ベース基板に垂直な方向において、第１データ線２４１は第１データ書き込みトランジスタＰ１のゲート１６０と重なり、第２データ線２４２は第２データ書き込みトランジスタＮ１のゲート１７０と重なり、すなわち、第１データ線２４１及び第２データ線２４２の両方は、画素領域を通過するため、画素空間を別途占めることなく、空間利用率を高める。
図１１Ｃ及び図１１Ｄはそれぞれ図１１Ｂの断面線ＩＩ－ＩＩ’及びＩＩＩ－ＩＩＩ’に沿う断面図を示し、該断面線は、例えば第１方向Ｄ１に沿う。明確にするために、図は、データ線に電気的に接続される構造のみを示し、他の構造を省略する。図１１Ｃ及び１１Ｄに示されるように、第１データ線２４１及び第２データ線２４２は第３導電層３０３に位置し、それぞれ第４絶縁層２０４におけるビア４０３、４０４によって第２導電層３０２における対応する第１データ線接続部２４４に電気的に接続される。ベース基板に垂直な方向において、該第１データ線接続部２４４はそれぞれ対応する第１データ線２４１又は第２データ線２４２と重なる。該第１データ線接続部２４４は第３絶縁層２０３におけるビア２３３、２３４によって第１導電層３０１における第２データ線接続部２４５に電気的に接続され、そして、該第２データ線接続部２４５は第２絶縁層２０２におけるビア２２３及びビア２２４によってそれぞれ第１データ書き込みトランジスタＰ１の第１極１６１及び第２データ書き込みトランジスタＮ１の第１極１７１に電気的に接続され、それによりデータ信号をトランジスタに伝送する。
１つの画素行における隣接する２つの第１データ書き込みトランジスタＰ１の第１極、２つの第２データ書き込みトランジスタＮ１の第１極はそれぞれ接続されて一体的な構造になり、且つ第２データ線接続部２４５は１つのサブ画素における第１データ書き込みトランジスタＰ１の第１極と第２データ書き込みトランジスタＮ１の第１極を電気的に接続するため、該第２データ線接続部２４５は１つのサブ画素群において第２方向Ｄ２において隣接する２つのサブ画素の２つの第１データ書き込みトランジスタＰ１の第１極１６１と２つの第２データ書き込みトランジスタＮ１の第１極１７１を相互に電気的に接続し、対応する第１データ線接続部２４４によって対応する第１データ線２４１又は第２データ線２４２に接続される。このことからわかるように、４つのトランジスタの第１極は、第３絶縁層及び第４絶縁層においてそれぞれ１つのビアを設置するだけでデータ線との電気的接続を実現でき、レイアウト空間を大幅に節約し、空間利用率を高める。
図１１Ｂ－１１Ｄに示されるように、例えば、第１データ線２４１と第２データ線２４２は第２データ線接続部２４５の両側に対称的に設置される。
例えば、図１１Ｃ及び１１Ｄに示されるように、該第３導電層はさらに、第１データ線２４１と第２データ線２４２との間に位置する遮蔽電極３４１を含み、例えば、第１データ線２４１と第２データ線２４２は該第２データ線の遮蔽電極３４１の両側に対称的に設置される。該遮蔽電極３４１は２つのデータ線の間に設置され、遮蔽機能を果たし、２つのデータ線における信号が相互に混信することを防止する。例えば、該遮蔽電極３４１は、遮蔽能力を向上させるように、定電圧を受けるように構成され、例えば、該遮蔽電極３４１は、第２電源電圧を受けるように構成される。
例えば、図４Ａに示されるように、第２方向Ｄ２において隣接する２つのサブ画素１００の第１データ書き込みトランジスタＰ１の第１極１６１は相互に接続されて一体的な構造になり、第２方向Ｄ２において隣接する２つのサブ画素１００の第２データ書き込みトランジスタＮ１の第１極１７１は相互に接続されて一体的な構造になる。
例えば、上記第１～第４導電層の材料は金属材料、例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び以上の金属を組み合わせた合金材料である。例えば、第１～第４導電層の材料は導電金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、及び酸化亜鉛アルミニウム（ＡＺＯ）などであってもよい。
例えば、第１絶縁層～第６絶縁層の材料は、例えば無機絶縁層であり、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素などのケイ素の酸化物、ケイ素の窒化物又はケイ素の窒素酸化物、又は酸化アルミニウム、窒化チタンなどの金属窒素酸化物を含む絶縁材料である。
例えば、該発光素子１２０は上部発光構造であり、第１電極１２１は反射性を有するが、第２電極１２２は透過性又は半透過性を有する。例えば、第１電極１２１は、陽極とするように、高仕事関数の材料であり、例えばＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１２２は、陰極とするように、低仕事関数の材料、例えば半透過性の金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
本開示の少なくとも一実施例はさらにディスプレイパネルを提供し、以上のいずれも１つの表示基板１０を含む。なお、本開示の少なくとも一実施例による上記表示基板１０は、発光素子１２０を含んでも良いが、発光素子１２０を含まなくてもよく、すなわち、該発光素子１２０は表示基板１０を完成した後にパネル工場で形成することができる。該表示基板１０自体が発光素子１２０を含まない場合、本開示の実施例によるディスプレイパネルは表示基板１０に加えて、発光素子１２０をさらに含む。
本開示の少なくとも一実施例はさらに表示装置４０を提供し、図１２に示されるように、該表示装置４０は上記いずれか１つの表示基板１０又はディスプレイパネルを含み、本実施例における表示装置は、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲーターなど表示機能を有する任意の製品又は部材であってもよい。
以上の説明は、本開示の具体的な実施形態に過ぎないが、本開示の保護範囲を限定するものではなく、本開示の保護範囲は前記特許請求の範囲に準じるべきである。
１０ 表示基板
１１ 走査線
１２ データ線
１３ ゲート駆動サブ回路
１４ データ駆動サブ回路
２０ 画素行
３０ 画素列
１００ サブ画素
１０１ ベース基板
１０２ 多結晶シリコン層
１１１ データ書き込みサブ回路
１１２ 駆動サブ回路
１１３ 記録サブ回路
１１４ バイアスサブ回路
１２０ 発光素子
１２１ 発光素子の第１電極
１２２ 発光素子の第２電極
１２３ 発光層
１２４ 第１パッケージ層
１２５ カラーフィルタ層
１２６ カバープレート
１２７ 第２パッケージ層
１３０ 抵抗器
１３１ 抵抗器の第１端子
１３２ 抵抗器の第２端子
１３３、１３４ 接触穴領域
１３５ バリア層
１４０ ストレージコンデンサ
１４１ 第１コンデンサ電極
１４２ 第２コンデンサ電極
１４４、１４５ａ、１４５ｂ 接触穴領域
１５０ 駆動サブ回路の制御電極
１５１ 駆動サブ回路の第１電極
１５２ 駆動サブ回路の第２電極
１５０、１６０、１７０、１８０ トランジスタのゲート
１５１ 駆動トランジスタＮ２の第１極
１５２ 駆動トランジスタＮ２の第２極
１５３ 駆動トランジスタＮ２の第１接触領域
１８４ 駆動トランジスタＮ２の第２接触領域
１８５ 駆動トランジスタＮ２のゲート接触領域
１６１ 第１データ書き込みトランジスタＰ１の第１極
１６２ 第１データ書き込みトランジスタＰ１の第２極
１６３ 第１データ書き込みトランジスタＰ１の第１接触領域
１６４ 第１データ書き込みトランジスタＰ１の第２接触領域
１６５ 第１データ書き込みトランジスタＰ１のゲート接触領域
１７１ 第２データ書き込みトランジスタＮ１の第１極
１７２ 第２データ書き込みトランジスタＮ１の第２極
１７３ 第２データ書き込みトランジスタＮ１の第１接触領域
１７４ 第２データ書き込みトランジスタＮ１の第２接触領域
１７５ 第２データ書き込みトランジスタＮ１のゲート接触領域
１８１ バイアストランジスタＮ３の第１極
１８２ バイアストランジスタＮ３の第１極
１８３ バイアストランジスタＮ３の第１接触領域
１８４ バイアストランジスタＮ３の第２接触領域
１８５ バイアストランジスタＮ３のゲート接触領域
１９１ 第１制御電極群
１９２ 第２制御電極群
１９３ 第３制御電極群
２０１ 第１絶縁層
２０２ 第２絶縁層
２０３ 第３絶縁層
２０４ 第４絶縁層
２０５ 第５絶縁層
２１０ 第１走査線
２２０ 第２走査線
２２１、２２２、２２３、２２４、２２５、２２６ａ、２２６ｂ、２２７、２２８、２３０、３１、２３２、２３３、２３４、２３５、２３６、２３８、２３９、２５１、２５２、２５３、２５４、２５５、２５７、２６１ａ、２６１ｂ、２６１ｃ、２６２ａ、２６２ｂ、２６３、２６４ａ、２６４ｂ、２６７ ビア
２４０ 画素群
２４１ 第１データ線
２４２ 第２データ線
２４４、２４５ データ線接続部
２５０ バイアス電圧線
２５６ 接触穴領域
２６０、２７０ａ、２７０ｂ、２８０ａ、２８０ｂ 電源線
３０１ 第１導電層
３０２ 第２導電層
３０３ 第３導電層
３０４ 第４導電層
３１１ 第１走査線接続部
３１２ 第２走査線接続部
３１３、３１４、３１７、３１９ａ、３１９ｂ、３１９ｃ、３２３、３２４、３２５、３３３、３３４、３４２、３４３、３４４ 接続電極
３１５ 第３コンデンサ電極
３１６ 第４コンデンサ電極
３２１ 第１走査線接続部の本体部
３２２ 第１走査線接続部の延伸部
３３０、３４０、３５０、３６０ 電源線
３３１ 第１分岐部
３３２ 第２分岐部
３３３ａ 接続電極の突出部
３４１ 遮蔽電極
３４１ａ 遮蔽電極の突出部
３４１ｂ 遮蔽電極の本体部
３４５ 接続部
４００ａ、４００ｂ、４１１ａ、４１１ｂ、１４５ａ、１４５ｂ 接触穴領域
４０１ ベース基板の第１領域
４０２ ベース基板の第２領域
４０５、４０６、４０７、４０８、４１４ ビア

Claims (37)

  1. 表示基板であって、
    ベース基板と、
    前記ベース基板上に位置し、第１方向に沿って配置される複数のサブ画素を含む画素列と、
    ベース基板上に位置し、第１方向に沿って延びる第１走査線及び第２走査線とを含み、
    前記サブ画素のそれぞれには、データ書き込みサブ回路、記録サブ回路、駆動サブ回路を含む画素回路が含まれ、
    前記データ書き込みサブ回路は、第１制御電極、第２制御電極、第１端子及び第２端子を含み、前記データ書き込みサブ回路の第１制御電極及び第２制御電極はそれぞれ第１制御信号及び第２制御信号を受信するように構成され、前記データ書き込みサブ回路の第１端子はデータ信号を受信するように構成され、前記データ書き込みサブ回路の第２端子は前記記録サブ回路の第１端子に電気的に接続されており、前記第１制御信号及び前記第２制御信号に応答して前記データ信号を前記記録サブ回路の第１端子に伝送するように構成され、
    前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、前記駆動サブ回路の制御端子が前記記録サブ回路の第１端子に電気的に接続され、前記駆動サブ回路の第１端子が第１電源電圧を受けるように構成され、前記駆動サブ回路の第２端子が発光素子に接続されることに用いられ、前記駆動サブ回路は前記記録サブ回路の第１端子の電圧に応答して前記発光素子が発光するように駆動するように構成され、
    前記第１走査線は、前記第１制御信号を提供するように、前記複数のサブ画素のデータ書き込み回路の第１制御電極に電気的に接続され、前記第２走査線は、前記第２制御信号を提供するように、前記複数のサブ画素のデータ書き込み回路の第２制御電極に電気的に接続され、
    前記第１走査線と前記第２走査線は抵抗が同じであり、且つ前記ベース基板での正投影の面積が同じである、
    表示基板。
  2. 前記第１走査線と前記第２走査線は同じ層に絶縁設置され、且つ、長さが同じであり、平均線幅が同じである、請求項１に記載の表示基板。
  3. 前記第１走査線に電気的に接続される複数の第１走査線接続部と、前記第２走査線に電気的に接続される複数の第２走査線接続部とをさらに含み、
    前記複数の第１走査線接続部のそれぞれ及び前記複数の第２走査線接続部のそれぞれは、第１方向と交差する第２方向Ｄ２に沿って延び、
    前記第１走査線は前記複数の第１走査線接続部によって、前記複数のサブ画素のデータ書き込みサブ回路の第１制御電極に電気的に接続され、前記第２走査線は前記複数の第２走査線接続部によって前記複数のサブ画素のデータ書き込みサブ回路の第２制御電極に電気的に接続される、請求項１又は２に記載の表示基板。
  4. 前記複数の第１走査線接続部のベース基板での正投影の総面積は前記複数の第２走査線接続部のベース基板での正投影の総面積と同じである、請求項３に記載の表示基板。
  5. 前記複数の第１走査線接続部と前記複数の第２走査線接続部は、第１方向において一つずつ交互に配置され、請求項３または４に記載の表示基板。
  6. 前記複数の第１走査線接続部のそれぞれは、第２方向Ｄ２に沿う長さが同じであり、前記複数の第２走査線接続部のそれぞれは、第２方向Ｄ２に沿う長さが同じである、
    請求項３－５のいずれか１項に記載の表示基板。
  7. 前記第１方向において隣接する２つのサブ画素の第１制御電極または第２制御電極は、一体的な構造である、請求項３－６のいずれか１項に記載の表示基板。
  8. 第１方向において隣接する２つのサブ画素の第１制御電極で構成される一体的な構造は、第１制御電極群であり、第１方向において隣接する２つのサブ画素の第２制御電極で構成される一体的な構造は、第２制御電極群であり、前記第１方向において、前記第１制御電極群と前記第２制御電極群は交互に配置される、請求項７に記載の表示基板。
  9. 前記第１制御電極群と前記第２制御電極群の数は、いずれも複数であり、前記複数の第１走査線接続部と前記複数の第１制御電極群は１対１で対応して電気的に接続され、前記複数の第２走査線接続部と前記複数の第２制御電極群は１対１で対応して電気的に接続される、請求項８に記載の表示基板。
  10. 前記第１制御電極群における２つの第１制御電極は前記第１制御電極群に対応して接続される第１走査線接続部及びその延長線に対して軸対称であり、前記第２制御電極群における２つの第２制御電極は前記第２制御電極群に対応して接続される第２走査線接続部及びその延長線に対して軸対称である、請求項８または９に記載の表示基板。
  11. 前記第１制御電極と前記第２制御電極は、同じ層に設置され、多結晶シリコン層に位置し、
    前記第１走査線接続部と前記第２走査線接続部は、同じ層に設置され、第１導電層に位置し、前記第２導電層が前記多結晶シリコン層の前記ベース基板から離れる側に位置し、
    前記第１走査線と前記第２走査線は、同じ層に設置され、前記第１導電層の前記ベース基板から離れる側に位置する導電層に位置する、請求項３－１０のいずれか１項に記載の表示基板。
  12. 前記複数のサブ画素の少なくとも一つの第１制御電極及び第２制御電極は、前記第１方向に沿って配置され、且つ、前記第２方向に沿う対称軸に関して対称である、請求項３－１１のいずれか１項に記載の表示基板。
  13. 前記複数のサブ画素の少なくとも一つについて、前記第２方向において、前記第１走査線は前記第２走査線の、前記少なくとも一つサブ画素のデータ書き込み回路の第１制御電極及び第２制御電極に近い側に位置する、請求項３－１２のいずれか１項に記載の表示基板。
  14. 前記少なくとも一つのサブ画素の第１制御電極に接続される第１走査線接続部は、一体となる本体部と延伸部を含み、
    前記第２方向において、前記本体部が前記第１走査線と前記第１制御電極の間に位置し、前記延伸部が第１走査線の前記第１制御電極から離れる側に位置する、請求項１３に記載の表示基板。
  15. 前記第１方向において隣接する２つのサブ画素の第１制御電極は前記第２方向に沿う対称軸に関して対称であり、前記第１方向において隣接する２つのサブ画素の第２制御電極は前記第２方向に沿う対称軸に関して対称である、請求項１－１４のいずれか１項に記載の表示基板。
  16. 前記第１方向において隣接する二つのサブ画素の画素回路構造は、前記第２方向に沿う対称軸に関して対称である、請求項１－１５のいずれか１項に記載の表示基板。
  17. 前記データ書き込みサブ回路は第１データ書き込みトランジスタ及び第２データ書き込みトランジスタを含み、
    前記第１データ書き込みトランジスタのゲートと前記第２データ書き込みトランジスタのゲートはそれぞれ前記データ書き込みサブ回路の第１制御電極及び第２制御電極とされ、
    前記第１データ書き込みトランジスタの第１極は前記第２データ書き込みトランジスタの第１極に電気的に接続され、前記データ書き込みサブ回路の第１端子とされ、
    前記第１データ書き込みトランジスタの第２極は前記第２データ書き込みトランジスタの第２極に電気的に接続され、前記データ書き込みサブ回路の第２端子とされる、請求項１－１６のいずれか１項に記載の表示基板。
  18. 前記複数の画素行が前記第１方向と交差する第２方向に沿って配置されることで、前記複数の画素行における複数のサブ画素が複数の画素列として配置され、
    前記第２方向において隣接する二つのサブ画素の画素回路構造は前記第１方向に沿う対称軸に関して対称である、請求項１－１７のいずれか１項に記載の表示基板。
  19. 隣接する二つの画素行に対応して接続される第１走査線は、前記第１方向に沿う対称軸に関して対称であり、
    隣接する二つの画素行に対応する第２走査線は、前記第１方向に沿う対称軸に関して対称である、請求項１８に記載の表示基板。
  20. 前記第２方向に沿って延伸する複数本のデータ線をさらに備え、
    前記複数本のデータ線は、複数のデータ線群として分けられ、複数のデータ線群のそれぞれが第１データ線と第２データ線を含み、
    前記複数のデータ線群が、それぞれ、データ信号を提供するように、前記複数の画素列と１対１で対応して電気的に接続される、請求項１８または１９に記載の表示基板。
  21. 前記複数の画素行におけるｎ番目の画素行とｎ＋１番目の画素行において同じ画素列に位置する２つのサブ画素が１つの画素群を構成し、１つのデータ線を共有し、ｎが０より大きい奇数又は偶数である、請求項２０に記載の表示基板。
  22. 前記第２方向において、複数の画素群が前記第１データ線及び前記第２データ線に交互に接続される、請求項２１に記載の表示基板。
  23. 前記複数のサブ画素のそれぞれは、前記複数本のデータ線と同じ層に絶縁設置される遮蔽電極をさらに含み、
    各前記画素群における二つのサブ画素の遮蔽電極は、前記第１方向に沿う対称軸に関して対称であり、相互に接続されて一体的な構造になる、請求項２１または２２に記載の表示基板。
  24. 各サブ画素列に位置する遮蔽電極が一つの遮蔽電極列を構成し、
    前記複数の遮蔽電極列と前記複数のデータ線群は、１対１で対応して設置され、
    各遮蔽電極列が対応するデータ線群における第１データ線と第２データ線との間に位置する、請求項２３に記載の表示基板。
  25. 前記複数のサブ画素のそれぞれは、前記駆動サブ回路の第２端と前記発光素子とを接続するための第１接続電極をさらに備え、前記複数のサブ画素のぞれぞれの遮蔽電極は第１接続電極と同じ層に絶縁設置され、且つ前記第２方向に沿って配置される、請求項２３または２４に記載の表示基板。
  26. 前記遮蔽電極は、本体部と突出部とを備え、
    前記突出部は、前記本体部の第１接続電極に近接する一端から延出し、
    前記突出部は、第１ブランチと第２ブランチを備え、
    前記突出部の第１ブランチが前記第１方向に沿って延伸すると共に、前記本体部に接続され、前記突出部の第２ブランチが前記第２方向Ｄ２であって前記第１接続電極に近接する方向に沿って延伸すると共に、前記遮蔽電極と前記第１接続電極との間の隙間と第１方向Ｄ１において重なる、請求項２５に記載の表示基板。
  27. 前記第１方向に沿って延伸する複数本の第１電源線をさらに含み、
    前記複数本の第１電源線のそれぞれは、隣接する二つの画素行の間に位置し、第２電源電圧を提供するように、前記隣接する二つの画素行におけるサブ画素の記録サブ回路の第２端子に電気的に接続される、請求項２０－２６のいずれか１項に記載の表示基板。
  28. 前記第１方向に沿って延伸する複数本の第２電源線をさらに含み、
    前記複数本の第２電源線、前記複数本の第１電源線、前記第１走査線と前記第２走査線が同じ層に絶縁設置され、且つ前記第２導電層に位置し、
    前記複数本の第２電源線と前記複数の画素行とが１対１で対応して電気的に接続され、前記複数本の第２電源線のそれぞれは、第１電源電圧を提供するように、対応する画素行のサブ画素の駆動サブ回路に電気的に接続される、請求項２７に記載の表示基板。
  29. 前記第２方向に沿って延伸する複数本の第３電源線と複数本の第４電源線をさらに含み、
    前記複数本の第３電源線、前記複数本の第４電源線及び前記複数本のデータ線が同じ層に絶縁的に前記第３導電層に設置され、前記第３導電層が前記第２導電層の前記ベース基板から離れる側に位置し、
    前記複数本の第３電源線はそれぞれ第１ビアを介して第１電源線のぞれぞれに電気的に接続され、前記複数本の第４電源線はそれぞれ第２ビアを介して第２電源線のぞれぞれに電気的に接続される、請求項２８に記載の表示基板。
  30. 前記複数本の第３電源線及び前記複数本の第４電源線は、前記第１方向において１つずつ交互に配置され、
    各データ線群は隣接する第３電源線と第４電源線との間に位置する、請求項２９に記載の表示基板。
  31. 前記第２方向に沿って延伸する複数本の第４電源線と複数本の第５電源線をさらに含み、
    前記複数本の第５電源線、前記複数本の第６電源線が同じ層に間隔を空けて前記第４導電層に設置され、前記第４導電層が前記第３導電層の前記ベース基板から離れる側に位置し、
    前記複数本の第５電源線及び前記複数本の第６電源線は、前記第１方向において１つずつ交互に配置され、
    前記複数本の第５電源線は前記複数本の第３電源線と１対１で対応して電気的に接続され、前記複数本の第６電源線は前記複数本の第４電源線と１対１で対応して電気的に接続される、請求項２９または３０に記載の表示基板。
  32. 前記複数のサブ画素のそれぞれは、第２接続電極をさらに備え、
    前記第２接続電極は、前記第４導電層であって、隣接する第５電源線と第６電源線との間に位置し、
    前記第２接続電極は、前記駆動サブ回路の第２端子と前記発光素子とを接続することに用いられる、請求項３１に記載の表示基板。
  33. 前記第１方向に沿って延伸する複数本の第７電源線と複数本の第８電源線をさらに含み、
    前記複数本の第７電源線、前記複数本の第８電源線が同じ層に間隔を空けて前記第２導電層に設置され、
    前記複数本の第７電源線と前記複数本の第８電源線はそれぞれ前記複数の画素行に１対１で対応して設置され、前記複数本の第７電源線のそれぞれは、前記第２電源電圧を提供するように、対応する一つの画素行のサブ画素の記録サブ回路の第２端子に電気的に接続され、前記複数本の第８電源線は、前記第１電源電圧を提供するように、前記ベース基板の第１ドーピング領域に接続されることに用いられ、
    前記複数本の第７電源線のぞれぞれの平均線幅が前記複数本の第１電源線のそれぞれの平均線幅よりも大きく、前記複数本の第８電源線のぞれぞれの平均線幅が前記複数本の第２電源線のそれぞれの平均線幅よりも大きい、請求項２８－３２のいずれか１項に記載の表示基板。
  34. 前記複数本のデータ線のそれぞれは、前記データ信号を提供するように、第３接続電極を介して前記第２導電層に位置する第４接続電極及び前記データ書き込みサブ回路の第１端子に電気的に接続され、
    前記第３接続電極は、前記データ書き込みサブ回路の第１制御電極及び第２制御電極と同じ層に間隔を空けて設置される、請求項２８－３３のいずれか１項に記載の表示基板。
  35. 前記複数本の第２電源線のそれぞれは、前記第１電源電圧を提供するように、第５接続電極及び前記駆動サブ回路の第１端子に電気的に接続され、
    第５接続電極と前記データ書き込みサブ回路の第１制御電極及び第２制御電極は、同じ層に間隔を空けて設置される、請求項２８－３４のいずれか１項に記載の表示基板。
  36. 前記複数本の第１電源線のそれぞれは、前記第２電源電圧を提供するように、少なくとも一つの第９電源線を介して前記ベース基板の第２ドーピング領域に接続され、前記少なくとも一つの第９電源線は、前記第１方向に沿って延伸し、前記データ書き込みサブ回路の第１制御電極及び第２制御電極と同じ層に間隔を空けて設置される、請求項２７－３５のいずれか１項に記載の表示基板。
  37. 表示装置であって、
    請求項１－３６のいずれか１項に記載の表示基板及び前記表示基板上にある前記発光素子を含み、前記発光素子の第１電極が前記抵抗器の第２端子に電気的に接続される、表示装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007830A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 회로 기판 및 이를 포함하는 표시 장치
CN113593497B (zh) * 2021-07-30 2022-04-19 惠科股份有限公司 显示面板、驱动方法和显示装置
CN115424567B (zh) * 2022-08-22 2024-09-10 厦门天马显示科技有限公司 显示模组及显示装置
KR20240059740A (ko) * 2022-10-26 2024-05-08 삼성디스플레이 주식회사 표시 장치
US20250104645A1 (en) * 2022-12-21 2025-03-27 Chengdu Boe Optoelectronics Technology Co., Ltd. Display Substrate and Display Apparatus
CN118840952A (zh) * 2023-04-25 2024-10-25 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板、显示装置
CN119654671A (zh) * 2023-04-28 2025-03-18 京东方科技集团股份有限公司 阵列基板和显示装置
CN119673087A (zh) * 2025-02-24 2025-03-21 南京芯视元电子有限公司 微显示系统

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10177190A (ja) * 1996-10-18 1998-06-30 Canon Inc アクティブマトリクス基板、該アクティブマトリクス基板を用いた液晶装置、及び該液晶装置を用いた表示装置
JP2004505303A (ja) * 2000-07-20 2004-02-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アクティブマトリクス表示装置
JP2004347628A (ja) * 2003-05-19 2004-12-09 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示素子、ｅｌ表示装置、ｅｌ表示素子の駆動方法
JP2007219533A (ja) * 2003-03-26 2007-08-30 Semiconductor Energy Lab Co Ltd 発光装置及び素子基板
JP2009116324A (ja) * 2007-10-19 2009-05-28 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器
WO2012137472A1 (ja) * 2011-04-05 2012-10-11 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
JP2013228529A (ja) * 2012-04-25 2013-11-07 Seiko Epson Corp 電気光学装置および電子機器
JP2014119759A (ja) * 2012-12-13 2014-06-30 Beijing Boe Optoelectronics Technology Co Ltd タッチディスプレイ回路、その駆動方法、アレイ基板およびディスプレイ装置
US20150366026A1 (en) * 2014-06-11 2015-12-17 Stmicroelectronics International N.V. Integrated device comprising a matrix of oled active pixels with improved dynamic range
US20160365046A1 (en) * 2014-12-16 2016-12-15 Shenzhen China Star Optoelectronics Technology Co. , Ltd. Liquid crystal display panel
CN108877671A (zh) * 2018-07-24 2018-11-23 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
JP2019124890A (ja) * 2018-01-19 2019-07-25 株式会社ジャパンディスプレイ Ｔｆｔ基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002108250A (ja) 2000-09-29 2002-04-10 Sharp Corp アクティブマトリックス駆動型自発光表示装置及びその製造方法
KR100873076B1 (ko) * 2007-03-14 2008-12-09 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치 및 그의구동방법
JP5096103B2 (ja) * 2007-10-19 2012-12-12 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 表示装置
US8766883B2 (en) * 2009-08-20 2014-07-01 Emagin Corporation Dual-mode AMOLED pixel driver, a system using a dual-mode AMOLED pixel driver, and a method of operating a dual-mode AMOLED pixel driver
CN103295540B (zh) * 2012-06-07 2015-06-10 上海天马微电子有限公司 有源矩阵显示面板的驱动方法及驱动装置、显示器
KR101962852B1 (ko) * 2012-10-09 2019-03-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102021028B1 (ko) * 2012-12-04 2019-09-16 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103454798B (zh) * 2013-08-30 2017-01-25 合肥京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN103971636A (zh) * 2014-04-22 2014-08-06 上海和辉光电有限公司 有源矩阵有机发光二极管驱动电路
CN103985352B (zh) 2014-05-08 2017-03-08 京东方科技集团股份有限公司 补偿像素电路及显示装置
KR102296945B1 (ko) * 2014-07-04 2021-09-01 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102263252B1 (ko) * 2014-12-09 2021-06-10 삼성디스플레이 주식회사 표시 패널 및 표시 장치
JP6533065B2 (ja) * 2015-02-12 2019-06-19 株式会社ジャパンディスプレイ 表示装置
KR102600620B1 (ko) * 2016-05-16 2023-11-09 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
US10360854B2 (en) 2017-06-14 2019-07-23 Lg Display Co., Ltd. Gate driving circuit having a compensating auxiliary load and display device using the same
CN107403810B (zh) * 2017-07-21 2022-01-18 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
CN107424569A (zh) * 2017-08-03 2017-12-01 京东方科技集团股份有限公司 像素单元电路、驱动方法、像素电路和显示装置
CN107610636B (zh) 2017-10-30 2021-02-02 武汉天马微电子有限公司 一种显示面板及显示装置
CN108598139B (zh) * 2018-06-26 2021-04-30 武汉天马微电子有限公司 显示面板及显示装置
CN108873552B (zh) 2018-06-29 2021-10-29 上海天马微电子有限公司 一种电子纸显示基板、显示面板及显示装置
CN109065550B (zh) * 2018-07-25 2020-12-22 武汉华星光电技术有限公司 薄膜晶体管阵列面板及显示装置
CN208753327U (zh) 2018-11-08 2019-04-16 京东方科技集团股份有限公司 显示基板和显示装置
TWI685694B (zh) * 2019-03-05 2020-02-21 友達光電股份有限公司 畫素結構
CN109754756B (zh) 2019-03-27 2020-06-30 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板、显示装置
WO2021083298A1 (zh) * 2019-10-29 2021-05-06 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10177190A (ja) * 1996-10-18 1998-06-30 Canon Inc アクティブマトリクス基板、該アクティブマトリクス基板を用いた液晶装置、及び該液晶装置を用いた表示装置
JP2004505303A (ja) * 2000-07-20 2004-02-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アクティブマトリクス表示装置
JP2007219533A (ja) * 2003-03-26 2007-08-30 Semiconductor Energy Lab Co Ltd 発光装置及び素子基板
JP2004347628A (ja) * 2003-05-19 2004-12-09 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示素子、ｅｌ表示装置、ｅｌ表示素子の駆動方法
JP2009116324A (ja) * 2007-10-19 2009-05-28 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法並びに当該表示装置を用いた電子機器
WO2012137472A1 (ja) * 2011-04-05 2012-10-11 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
JP2013228529A (ja) * 2012-04-25 2013-11-07 Seiko Epson Corp 電気光学装置および電子機器
JP2014119759A (ja) * 2012-12-13 2014-06-30 Beijing Boe Optoelectronics Technology Co Ltd タッチディスプレイ回路、その駆動方法、アレイ基板およびディスプレイ装置
US20150366026A1 (en) * 2014-06-11 2015-12-17 Stmicroelectronics International N.V. Integrated device comprising a matrix of oled active pixels with improved dynamic range
US20160365046A1 (en) * 2014-12-16 2016-12-15 Shenzhen China Star Optoelectronics Technology Co. , Ltd. Liquid crystal display panel
JP2019124890A (ja) * 2018-01-19 2019-07-25 株式会社ジャパンディスプレイ Ｔｆｔ基板
CN108877671A (zh) * 2018-07-24 2018-11-23 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置

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