JP2023137515A - 半導体記憶装置 - Google Patents

Abstract

【課題】 不揮発性メモリチップに対するアクセス性能を向上できる半導体記憶装置を実現する。【解決手段】 実施形態によれば、半導体記憶装置は、揮発性メモリ、複数の不揮発性メモリチップ、複数のチャネル、複数の不揮発性メモリインタフェース、およびバスアービタを具備する。複数のチャネルは、複数の不揮発性メモリチップの内の少なくとも１つの不揮発性メモリチップにそれぞれ接続される。複数の不揮発性メモリインタフェースは、複数のチャネルの少なくとも１つにそれぞれ接続され、接続されたチャネルを介して少なくとも１つの不揮発性メモリチップを制御する。バスアービタは、揮発性メモリと、複数の不揮発性メモリチップそれぞれとの間のデータ転送におけるバスの使用を、バスの帯域幅に基づいて制御する。【選択図】図２

Description

本発明の実施形態は、不揮発性メモリチップを備える半導体記憶装置に関する。

近年、不揮発性メモリチップを備える半導体記憶装置が広く普及している。このような半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリチップを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。

半導体記憶装置は、複数の不揮発性メモリチップを備えることがある。不揮発性メモリチップそれぞれは、例えば、複数のチャネルのいずれかに接続される。チャネルは、データの伝送路である。複数のチャネルにそれぞれ接続された複数の不揮発性メモリチップは、データ転送を並列に行うことができる。

半導体記憶装置はさらに、揮発性メモリとバスとを備える。揮発性メモリは、データを一時的に記憶する記憶領域である。バスは、データ伝送路である。複数の不揮発性メモリチップと揮発性メモリとの間では、チャネルおよびバスを介してデータが転送される。

複数の不揮発性メモリチップと揮発性メモリとの間でデータが転送される場合、データの転送速度がバスの帯域幅に達することがある。この場合、例えば、不揮発性メモリチップおよび揮発性メモリはより速い転送速度でデータを転送可能であるにも関わらず、バスの帯域幅がボトルネックとなって、転送速度が低下している可能性がある。そのため、転送速度がバスの帯域幅に達していない場合と比較して、データの転送に要する時間が長くなる可能性がある。データの転送に要する時間が長くなることは、不揮発性メモリチップに対するアクセス性能を低下させる一因となり得る。

特開２００７－４２７１号公報

本発明の一実施形態では、不揮発性メモリチップに対するアクセス性能を向上できる半導体記憶装置を提供する。

実施形態によれば、半導体記憶装置は、揮発性メモリ、複数の不揮発性メモリチップ、複数のチャネル、複数の不揮発性メモリインタフェース、およびバスアービタを具備する。複数のチャネルは、複数の不揮発性メモリチップの内の少なくとも１つの不揮発性メモリチップにそれぞれ接続される。複数の不揮発性メモリインタフェースは、複数のチャネルの少なくとも１つにそれぞれ接続され、接続されたチャネルを介して少なくとも１つの不揮発性メモリチップを制御する。バスアービタは、揮発性メモリと、複数の不揮発性メモリチップそれぞれとの間のデータ転送におけるバスの使用を、バスの帯域幅に基づいて制御する。

実施形態に係る半導体記憶装置を含む情報処理システムの構成例を示すブロック図。 実施形態に係る半導体記憶装置の使用予告キューの例を示す図。 実施形態に係る半導体記憶装置におけるデータ書き込み動作の例を示すシーケンス図。 実施形態に係る半導体記憶装置における、カウンタの値が上限値以上である場合の動作の例を示すシーケンス図。 実施形態に係る半導体記憶装置における、ｔａｉｌポインタに１を加算した後に、カウンタの値が上限値未満になった場合の動作の例を示すシーケンス図。 実施形態に係る半導体記憶装置において、（Ａ）使用予告を用いない場合のデータ書き込み動作のタイムチャートの例と、（Ｂ）使用予告を用いる場合のデータ書き込み動作のタイムチャートの例とを示す図。 実施形態に係る半導体記憶装置における、使用予告を用いてバスの使用を制御する場合の動作のタイムチャートの例を示す図。 実施形態に係る半導体記憶装置において、バスマスタによって行われるデータ転送制御処理の手順の例を示すフローチャート。 実施形態に係る半導体記憶装置の協調回路において行われる第１受理制御処理の手順の例を示すフローチャート。 実施形態に係る半導体記憶装置の協調回路において行われる第２受理制御処理の手順の例を示すフローチャート。 実施形態に係る半導体記憶装置の協調回路において行われるデータ転送完了処理の手順の例を示すフローチャート。 実施形態に係る半導体記憶装置の調停回路において行われる使用許可処理の手順の例を示すフローチャート。

以下、発明を実施するための形態について図面を参照して説明する。

図１は、実施形態に係る半導体記憶装置を含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホストデバイス２と半導体記憶装置３とを含む。

ホスト２は、半導体記憶装置３の外部の情報処理装置である。ホストデバイス２は、例えば、サーバコンピュータ、またはパーソナルコンピュータである。以下、ホストデバイス２をホスト２とも称する。

半導体記憶装置３は、例えば、ソリッドステートドライブ（ＳＳＤ）である。半導体記憶装置３は、例えば、ハードディスクドライブ（ＨＤＤ）である。半導体記憶装置３は、ホスト２の記憶装置として機能し得る。半導体記憶装置３は、メモリデバイスにデータを書き込むように構成される。半導体記憶装置３は、メモリデバイスからデータを読み出すように構成される。メモリデバイスは、例えば、不揮発性メモリチップである。不揮発性メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリチップである。

半導体記憶装置３は、例えば、ケーブルまたはネットワークを介してホスト２に接続される。あるいは、半導体記憶装置３は、ホスト２に内蔵されていてもよい。半導体記憶装置３とホスト２とを接続するインタフェースとしては、ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、ＡＴＡ、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等が使用され得る。

次いで、半導体記憶装置３の内部構成について説明する。半導体記憶装置３は、メモリデバイス５、揮発性メモリ６、およびコントローラ４を備える。

メモリデバイス５は、データを不揮発に記憶するデバイスである。

揮発性メモリ６は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、または、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。揮発性メモリ６の代わりに、コントローラ４の内部に揮発性メモリが設けられてもよい。揮発性メモリ６の記憶領域は、例えば、ユーザデータを記憶する領域（バッファ領域）、および管理情報を記憶する領域として割り当てられる。ユーザデータは、外部からの書き込み要求に基づきメモリデバイス５に書き込まれるデータ、または外部からの読み出し要求に基づきメモリデバイス５から読み出されたデータである。管理情報は、メモリデバイス５上のデータを管理する情報である。

コントローラ４は、メモリコントローラである。コントローラ４は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路である。コントローラ４は、メモリデバイス５および揮発性メモリ６を制御する。コントローラ４は、メモリデバイス５および揮発性メモリ６それぞれと通信可能に接続される。コントローラ４は、メモリデバイス５のデータ管理およびブロック管理を実行する。データ管理には、マッピング情報の管理が含まれる。マッピング情報とは、論理アドレスと物理アドレスの間の対応関係である。論理アドレスは、半導体記憶装置３の記憶領域をアドレス指定するために使用されるアドレスである。論理アドレスとして、例えば、論理ブロックアドレス（ＬＢＡ）がある。物理アドレスは、メモリデバイス５における位置を示す。ブロック管理には、バッドブロックの管理、ウェアレベリング、およびガベッジコレクションが含まれる。

次に、メモリデバイス５の内部構成について説明する。メモリデバイス５は、複数の不揮発性メモリチップ５０を含む。複数の不揮発性メモリチップ５０は、例えば、複数のＮＡＮＤ型フラッシュメモリダイである。複数の不揮発性メモリチップ５０は、例えば、不揮発性メモリチップ５０１、５０２、５１１、５１２、……、５７１、および５７２を含む。メモリデバイス５に含まれる不揮発性メモリチップ５０の数は、任意である。以下では、複数の不揮発性メモリチップ５０の１つを指して、不揮発性メモリチップ５０と称することがある。

不揮発性メモリチップ５０は、メモリセルアレイを含む。メモリセルアレイは、複数のメモリセルを含む。複数のメモリセルは、マトリクス状に配置される。

不揮発性メモリチップ５０は、複数のブロックを含む。１つのブロックは、最小のデータ消去単位として機能する。ブロックは、消去ブロック、物理ブロックとも称される。複数のブロックそれぞれは、複数のページを含む。１つのページは、書き込み動作および読み出し動作の単位である。複数のページそれぞれは、１つのワード線に接続された複数のメモリセルを含む。なお、１つのページの代わりに、1つのワード線を書き込み動作および読み出し動作の単位としてもよい。

複数のブロックそれぞれには、Ｐｒｏｇｒａｍ／Ｅｒａｓｅサイクル（Ｐ／Ｅサイクル）数の上限がある。１つのブロックの１回のＰ／Ｅサイクルは、消去動作と書き込み動作とを含む。消去動作は、ブロック内の全てのメモリセルを消去状態にする動作である。書き込み動作は、ブロックのページそれぞれにデータを書き込む動作である。

複数の不揮発性メモリチップ５０それぞれは、複数のチャネル７のいずれかに接続される。複数のチャネル７それぞれは、信号およびデータの伝送路である。複数のチャネル７それぞれに接続される不揮発性メモリチップ５０の数は、任意である。

図１では、複数のチャネル７が８つのチャネルである例を示す。８つのチャネル７は、第０チャネルｃｈ０、第１チャネルｃｈ１、……、および第７チャネルｃｈ７である。８つのチャネル７それぞれには、２つの不揮発性メモリチップ５０が接続されている。具体的には、第０チャネルｃｈ０には、不揮発性メモリチップ５０１および５０２が接続されている。第１チャネルｃｈ１には、不揮発性メモリチップ５１１および５１２が接続されている。第７チャネルｃｈ７には、不揮発性メモリチップ５７１および５７２が接続されている。

次に、コントローラ４の内部構成について説明する。コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１２、複数の不揮発性メモリインタフェース（不揮発性メモリＩ／Ｆ）１３、揮発性メモリインタフェース（揮発性メモリＩ／Ｆ）１４、ハードウェアエンジン（ＨＷエンジン）１５、並びにインターコネクト１６および１７を含む。

ホストＩ／Ｆ１１は、半導体記憶装置３と外部との通信を行うハードウェアインタフェースである。外部から受信するコマンドとしては、例えば、ライトコマンド、リードコマンドがある。

ＣＰＵ１２は、少なくとも１つのプロセッサである。ＣＰＵ１０２は、例えば、ＳｏＣのような回路である。ＣＰＵ１０２は、例えば、ファームウェア（ＦＷ）のようなプログラムに基づいて動作する。

複数の不揮発性メモリＩ／Ｆ１３は、コントローラ４とメモリデバイス５との間の通信を行うハードウェアインタフェースである。不揮発性メモリＩ／Ｆ１３は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。複数の不揮発性メモリＩ／Ｆ１３それぞれは、１つのチャネル７に接続される。したがって、複数の不揮発性メモリＩ／Ｆ１３それぞれは、チャネル７を介して、メモリデバイス５に設けられる少なくとも１つの不揮発性メモリチップ５０に接続される。複数の不揮発性メモリＩ／Ｆ１３それぞれは、チャネル７を介して接続された少なくとも１つの不揮発性メモリチップ５０を制御する。複数の不揮発性メモリＩ／Ｆ１３の数は、例えば、チャネル７の数に相当する。

揮発性メモリＩ／Ｆ１４は、コントローラ４と揮発性メモリ６との間の通信を行うハードウェアインタフェースである。揮発性メモリＩ／Ｆ１４は、ＤＤＲ等のインタフェース規格に対応する。

ＨＷエンジン１５は、特定の処理を行う回路である。特定の処理は、半導体記憶装置３において行う任意の処理である。特定の処理は、例えば、データの誤り訂正、符号化、暗号化、復号である。ＨＷエンジン１５は、例えば、ＳｏＣのような回路である。ＨＷエンジン１５は、例えば、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄを含む。ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄそれぞれは、特定の処理の少なくとも一部を行う回路である。

インターコネクト１６および１７は、信号およびデータの伝送路である。インターコネクト１６および１７は、ホストＩ／Ｆ１１、ＣＰＵ１２、不揮発性メモリＩ／Ｆ１３－０、１３－１、……、および１３－７、揮発性メモリＩ／Ｆ１４、並びにＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄを相互に接続する。より詳しくは、インターコネクト１６は、ＣＰＵ１２、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄ、並びにインターコネクト１７を相互に接続する。インターコネクト１７は、ホストＩ／Ｆ１１、複数の不揮発性メモリＩ／Ｆ１３－０、１３－１、……、および１３－７、揮発性メモリＩ／Ｆ１４、並びにインターコネクト１６を相互に接続する。

インターコネクト１７は、バス１８とバスアービタ１９とを備える。

バス１８は、信号およびデータの伝送路そのものである。バス１８は、複数のバスマスタによって共有されるリソースである。バスマスタは、バス１８を介したデータ転送を行い得るデバイスである。バスマスタは、バス１８の使用を要求する。例えば、ホストＩ／Ｆ１１、ＣＰＵ１２、揮発性メモリＩ／Ｆ１４、不揮発性メモリＩ／Ｆ１３－０、１３－１、……、および１３－７、並びにＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄのそれぞれは、バスマスタとして動作し得る。バス１８は、例えば、揮発性メモリ６と、複数の不揮発性メモリチップ５０それぞれとの間のデータ伝送に用いられる。バス１８の転送プロトコルには、例えば、Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ（ＡＸＩ）が用いられる。

バスアービタ１９は、バス１８の帯域幅に基づいて、バス１８の使用を動的に制御する回路である。バス１８の帯域幅は、バス１８を介したデータの転送速度の上限を示す。

バスアービタ１９は、調停回路２１と協調回路２２とを備える。

調停回路２１は、バスマスタに対して、バス１８の使用権を均等に付与する回路である。調停回路２１は、バスマスタからバス１８の使用権を要求された場合、バスマスタにバス１８の使用権を付与する。より具体的には、調停回路２１は、バスマスタからバス１８の使用権を要求された場合、バスマスタに対して、バス１８の使用を許可することを示す応答を返す。バスマスタは、バス１８の使用権を付与された場合（すなわち、バス１８の使用を許可することを示す応答を受け取った場合）、バス１８を介したデータ伝送を行うことが可能になる。

協調回路２２は、バスマスタによるバス１８の使用予告を受理する回路である。使用予告とは、バス１８を使用することを示す事前の通知である。協調回路２２は、例えば、バス１８の帯域幅に基づいて、バス１８の使用予告を受理する。より具体的には、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。上限値は、バス１８を並行して使用するバスマスタの数の上限である。上限値は、１以上の整数である。上限値は、例えば、バス１８の帯域幅に基づいて決定される。より詳しくは、上限値は、上限値に相当する数のバスマスタがバス１８を介したデータ転送を並行して行っても、バス１８の帯域幅がボトルネックとなってデータ転送速度が低下することがないように、決定される。なお、バス１８を介したデータ転送を並行して行う複数のバスマスタそれぞれは、例えば、同一のデータ転送速度を上限としてデータ転送を行う。バスマスタは、バス１８の使用予告が受理された場合、バス１８の使用権を調停回路２１に要求することが可能になる。換言すると、バスマスタは、バス１８の使用予告が受理されるまで、バス１８の使用権を調停回路２１に要求しないように動作する。

協調回路２２は、カウンタ４１と使用予告キュー４２とを含む。

カウンタ４１は、バス１８を使用しているバスマスタの数をカウントするカウンタである。カウンタ４１の初期値は０である。カウンタ４１の値は、協調回路２２がバスマスタによる使用予告を受理した場合に、１増加する。カウンタ４１の値は、バス１８を介したデータ転送が完了したことがバスマスタから協調回路２２に通知された場合に、１減少する。つまり、カウンタ４１の値は、通知したバス１８の使用予告が協調回路２２によって受理された後、データ転送が完了したことをまだ協調回路２２に通知していないバスマスタの数を示す。カウンタ４１は、例えば、複数のフリップフロップ回路を含む。１つのフリップフロップ回路は、１ビットの情報を記憶する回路である。複数のフリップフロップ回路は、バス１８を使用しているバスマスタの数を、例えば、符号付きの２進数で表す。

使用予告キュー４２は、バスマスタＩＤを記憶するキューである。バスマスタＩＤは、対応するバスマスタを一意に特定する識別情報（ＩＤ）である。使用予告キュー４２に記憶されているバスマスタＩＤは、協調回路２２がまだ受理していない使用予告を通知したバスマスタに対応する。使用予告キュー４２は、例えば、先入れ先出し（Ｆｉｒｓｔ－Ｉｎ Ｆｉｒｓｔ－Ｏｕｔ：ＦＩＦＯ）方式のリングバッファとして実現される。

図２は、実施形態に係る半導体記憶装置３の使用予告キュー４２の例を示す図である。

使用予告キュー４２は、複数の記憶領域Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、……、およびＳｎ－１を含む。以下では、使用予告キュー４２に含まれる記憶領域を、スロットと称する。複数のスロットＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、……、およびＳｎ－１それぞれは、１つのバスマスタＩＤを記憶し得る。使用予告キュー４２に含まれるスロットの数ｎ（すなわち、キューサイズｎ）は、例えば、バス１８を使用するバスマスタの総数に相当する。

使用予告キュー４２は、ｔａｉｌポインタ４２Ｔおよびｈｅａｄポインタ４２Ｈをさらに含む。ｔａｉｌポインタ４２Ｔは、協調回路２２がバスマスタＩＤを格納するスロットを示すポインタである。ｔａｉｌポインタ４２Ｔは、協調回路２２がバスマスタＩＤをスロットに格納する毎に、１増加する。増加したｔａｉｌポインタ４２Ｔがキューサイズｎに達した場合、ｔａｉｌポインタ４２Ｔには０が設定される。ｈｅａｄポインタ４２Ｈは、協調回路２２がバスマスタＩＤを取得するスロットを示すポインタである。ｈｅａｄポインタ４２Ｈは、協調回路２２がスロットからバスマスタＩＤを取得する毎に、１増加する。増加したｈｅａｄポインタ４２Ｈがキューサイズｎに達した場合、ｈｅａｄポインタ４２Ｈには０が設定される。図２では、スロットＳ５がバスマスタＩＤを格納するスロットであり、スロットＳ２がバスマスタＩＤを取得するスロットである。ｈｅａｄポインタ４２Ｈで示されるスロットから、ｔａｉｌポインタ４２Ｔで示されるスロットの１つ前のスロットまでの各スロットは、バスマスタＩＤを記憶しているスロットである。したがって、ｔａｉｌポインタ４２Ｔとｈｅａｄポインタ４２Ｈとが異なるスロットを示す場合、使用予告キュー４２は少なくとも１つのバスマスタＩＤを記憶している。スロットに記憶されているバスマスタＩＤは、協調回路２２によって取得された後、破棄される。破棄されたバスマスタＩＤを記憶していたスロットは、新たなバスマスタＩＤを記憶可能になる。

次いで、半導体記憶装置３においてバス１８を介したデータ転送を行う場合の動作を説明する。以下では、バス１８を介したデータ転送が、データ書き込み動作において行われる場合について例示する。データ書き込み動作は、例えば、揮発性メモリ６に記憶されているユーザデータを不揮発性メモリチップ５０に書き込む動作である。データ書き込み動作は、（１）バス１８を介して揮発性メモリ６から不揮発性メモリチップ５０にユーザデータを転送する動作と、（２）転送したユーザデータを不揮発性メモリチップ５０に書き込む（プログラムする）動作とを含む。（１）の動作を、ライトデータ転送動作と称する。（２）の動作を、プログラム動作と称する。プログラム動作では、バス１８は使用されない。

図３は、実施形態に係る半導体記憶装置３におけるデータ書き込み動作の例を示すシーケンス図である。ここでは、不揮発性メモリチップ５０１に対してデータ書き込み動作を行うことを想定する。不揮発性メモリチップ５０１は、第０チャネルｃｈ０に接続されている。揮発性メモリ６は、不揮発性メモリチップ５０１に書き込むユーザデータを記憶している。なお、他の複数の不揮発性メモリチップ５０それぞれに対してデータ書き込み動作を行う場合にも、同様の動作が行われる。

不揮発性メモリＩ／Ｆ１３－０は、バス１８を介して転送するデータがある場合、バス１８の使用予告を協調回路２２に通知する（Ａ１）。

不揮発性メモリＩ／Ｆ１３からバス１８の使用予告を受け取ると、協調回路２２は、カウンタ４１の値が上限値未満であるか否かを判定する（Ａ２）。具体的には、協調回路２２は、例えば、カウンタ４１の値から上限値を引いた差を算出する。そして、協調回路２２は、算出した差が負の値であるか否かに基づいて、カウンタ４１の値が上限値未満であるか否かを判定する。協調回路２２は、例えば、算出した差の最上位ビット（符号ビット）が１であるか否かに基づいて、カウンタ４１の値が上限値未満であるか否かを判定する。算出した差が負の値である場合（すなわち、算出した差の最上位ビットが１である場合）、協調回路２２は、カウンタ４１の値が上限値未満であると判断する。算出した差が負の値でない場合（すなわち、算出した差の最上位ビットが０である場合）、協調回路２２は、カウンタ４１の値が上限値以上であると判断する。

以下では、（Ａ）カウンタ４１の値が上限値未満である場合について説明する。

（Ａ）カウンタ４１の値が上限値未満である場合
カウンタ４１の値が上限値未満である場合、協調回路２２は、バス１８の使用予告を受理する。具体的には、協調回路２２は、カウンタ４１に１を加算する（Ａ３）。そして、協調回路２２は、バス１８の使用予告を受理したことを示す応答（ＡＣＫ）を不揮発性メモリＩ／Ｆ１３－０に返す（Ａ４）。バス１８の使用予告を受理したことを示す応答を、第１応答とも称する。

協調回路２２から第１応答を受け取ると、不揮発性メモリＩ／Ｆ１３－０は、調停回路２１にバス１８の使用権を要求する（Ａ５）。なお、不揮発性メモリＩ／Ｆ１３－０は、協調回路２２から第１応答を受け取るまで、調停回路２１にバス１８の使用権を要求しないように動作する。

不揮発性メモリＩ／Ｆ１３－０からバス１８の使用権が要求された場合、調停回路２１は、バス１８の使用を許可することを示す応答を不揮発性メモリＩ／Ｆ１３－０に返す（Ａ６）。バス１８の使用を許可することを示す応答を、第２応答とも称する。

調停回路２１から第２応答を受け取ると、不揮発性メモリＩ／Ｆ１３－０は、ライトデータ転送動作を行う。具体的には、不揮発性メモリＩ／Ｆ１３－０は、アドレスとバースト長とをバス１８に送信する（Ａ７）。アドレスは、転送されるデータが記憶されている位置を示す。バースト長は、バーストデータ転送におけるデータ転送回数を示す。アドレスとバースト長とは、例えば、揮発性メモリＩ／Ｆ１４によって受信される。

アドレスとバースト長とを受け取ると、揮発性メモリＩ／Ｆ１４は、揮発性メモリ６からユーザデータを読み出す（Ａ８）。そして、揮発性メモリＩ／Ｆ１４は、読み出したユーザデータを、バス１８を介して不揮発性メモリＩ／Ｆ１３－０に転送する（Ａ９）。

次いで、不揮発性メモリＩ／Ｆ１３－０は、チップイネーブル信号を、第０チャネルｃｈ０を介して不揮発性メモリチップ５０１に送信する（Ａ１０）。チップイネーブル信号は、対応する不揮発性メモリチップ５０に不揮発性メモリＩ／Ｆ１３－０がアクセスすることを示す信号である。不揮発性メモリＩ／Ｆ１３－０は、転送されたユーザデータを、第０チャネルｃｈ０を介して不揮発性メモリチップ５０１に書き込む（Ａ１１）。

また、不揮発性メモリＩ／Ｆ１３－０は、ライトデータ転送動作が完了すると、データの転送が完了したことを協調回路２２に通知する（Ａ１２）。

データの転送が完了したことが不揮発性メモリＩ／Ｆ１３－０から通知された場合、協調回路２２は、カウンタ４１から１を減算する（Ａ１３）。

このように、協調回路２２は、カウンタ４１を用いて、バス１８を使用しているバスマスタの数を管理する。カウンタ４１の値が上限値未満である場合、協調回路２２は、不揮発性メモリＩ／Ｆ１３による使用予告を受理する。つまり、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。これにより、バス１８の帯域幅がボトルネックとなって、バス１８を介したデータ転送速度が低下することを防止できる。

次いで、図３のＡ２において、（Ｂ）カウンタ４１の値が上限値以上であると判定された場合について説明する。

（Ｂ）カウンタ４１の値が上限値以上である場合
図４は、実施形態に係る半導体記憶装置３における、カウンタ４１の値が上限値以上である場合の動作の例を示すシーケンス図である。図４に示すＡ１およびＡ２は、図３に示したＡ１およびＡ２と同様である。

カウンタ４１の値が上限値以上である場合、協調回路２２は、不揮発性メモリＩ／Ｆ１３－０のＩＤ（バスマスタＩＤ）を使用予告キュー４２に格納する。より詳しくは、協調回路２２は、ｔａｉｌポインタ４２Ｔが示す使用予告キュー４２のスロットに、不揮発性メモリＩ／Ｆ１３－０のＩＤを書き込む（Ｂ１）。そして、協調回路２２は、ｔａｉｌポインタ４２Ｔに１を加算する（Ｂ２）。なお、ｔａｉｌポインタに１を加算した値が、使用予告キュー４２のキューサイズｎに達した場合、協調回路２２はｔａｉｌポインタ４２Ｔに０を設定する。

Ｂ２においてｔａｉｌポインタ４２Ｔに１を加算した後に、カウンタ４１の値が上限値未満になったならば、協調回路２２は、使用予告キュー４２を用いて使用予告を受理する。以下に、ｔａｉｌポインタ４２Ｔに１を加算した後に、カウンタ４１の値が上限値未満になった場合の動作を説明する。

図５は、実施形態に係る半導体記憶装置３における、ｔａｉｌポインタ４２Ｔに１を加算した後に、カウンタ４１の値が上限値未満になった場合の動作の例を示すシーケンス図である。

協調回路２２は、使用予告キュー４２から先頭のバスマスタＩＤを取得する。先頭のバスマスタＩＤは、使用予告キュー４２に記憶されているバスマスタＩＤの内、使用予告を最も早く通知したバスマスタに対応するバスマスタＩＤである。先頭のバスマスタＩＤが記憶されている使用予告キュー４２のスロットは、ｈｅａｄポインタ４２Ｈで示される。具体的には、協調回路２２は、ｈｅａｄポインタ４２Ｈが示す使用予告キュー４２のスロットから、先頭のバスマスタＩＤを読み出す（Ｃ１）。そして、協調回路２２は、ｈｅａｄポインタ４２Ｈに１を加算する（Ｃ２）。なお、ｈｅａｄポインタ４２Ｈに１を加算した値が、使用予告キュー４２のキューサイズｎに達した場合、協調回路２２はｈｅａｄポインタ４２Ｈに０を設定する。

次いで、協調回路２２は、カウンタ４１に１を加算する（Ｃ３）。そして、協調回路２２は、取得したバスマスタＩＤに対応するバスマスタに、第１応答を返す。例えば、取得したバスマスタＩＤに対応するバスマスタが、不揮発性メモリＩ／Ｆ１３－０である場合、協調回路２２は、不揮発性メモリＩ／Ｆ１３－０に第１応答を返す（Ｃ４）。以降のＣ５からＣ１３までの動作は、図３に示したＡ５からＡ１３までの動作と同様である。

なお、協調回路２２は、使用予告キュー４２にバスマスタＩＤが記憶され、且つカウンタ４１の値が上限値以上である間、使用予告を受理しない。

このように、カウンタ４１の値が上限値以上である場合、協調回路２２は、不揮発性メモリＩ／Ｆ１３－０のＩＤを、使用予告キュー４２に格納する。協調回路２２は、カウンタ４１の値が上限値未満になった場合に、使用予告キュー４２からバスマスタＩＤを取得する。そして、協調回路２２は、取得したバスマスタＩＤに対応するバスマスタによる使用予告を受理する。例えば、取得したバスマスタＩＤに対応するバスマスタが不揮発性メモリＩ／Ｆ１３－０である場合、協調回路２２は、不揮発性メモリＩ／Ｆ１３－０による使用予告を受理する。

したがって、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。これにより、バス１８の帯域幅がボトルネックとなって、バス１８を介したデータ転送速度が低下することを防止できる。

なお、図３では、不揮発性メモリＩ／Ｆ１３－０がバスマスタとして動作する場合を例示したが、他の不揮発性メモリＩ／Ｆ１３－１、……、および１３－７、ホストＩ／Ｆ１１、ＣＰＵ１２、揮発性メモリＩ／Ｆ１４、並びにＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄのそれぞれも、同様にして、バスマスタとして動作し得る。複数のバスマスタは並行して動作し得る。

図６は、実施形態に係る半導体記憶装置３におけるデータ書き込み動作のタイムチャートの例を示す図である。図６において、Ｄｉｎはデータイン時間を示す。データイン時間は、ライトデータ転送動作を行う時間である。ｔＰｒｏｇはプログラム時間を示す。プログラム時間は、プログラム動作を行う時間である。ここでは、８つの不揮発性メモリチップ５０に対するデータ書き込み動作を、並行して繰り返し行うことを想定する。８つの不揮発性メモリチップ５０それぞれは、８つのチャネル７の１つに接続されている。８つの不揮発性メモリチップ５０に対して並行して行う１回のデータ書き込み動作を、１サイクルのデータ書き込み動作と称する。つまり、１サイクルのデータ書き込み動作は、８つの不揮発性メモリチップ５０のそれぞれに対する１回のデータ書き込み動作を含む。以下では、複数サイクルのデータ書き込み動作において、８つのチャネル７を介して８つの不揮発性メモリチップ５０にデータを書き込む例を説明する。なお、複数サイクルのデータ書き込み動作において、１つのチャネル７を介してデータを書き込む対象の不揮発性メモリチップ５０は、１つの不揮発性メモリチップ５０ではなく、サイクル毎に異なる不揮発性メモリチップ５０であり得る。

図６（Ａ）は、使用予告を用いないデータ書き込み動作のタイムチャートの例を示す。使用予告を用いないデータ書き込み動作は、実施形態に係る半導体記憶装置３における動作ではない。使用予告を用いないデータ書き込み動作では、バスの帯域幅を考慮せずにライトデータ転送動作が行われる。８つの不揮発性メモリＩ／Ｆそれぞれは、協調回路にバスの使用予告を通知することなく、調停回路にバスの使用権を要求する。調停回路は、８つの不揮発性メモリＩ／Ｆそれぞれに対して、バスの使用を許可する。

そして、８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれに対して一斉に、Ｄｉｎ８０１のライトデータ転送動作が開始される。Ｄｉｎ８０１のライトデータ転送動作が開始される時刻を、時刻ｔ０とする。Ｄｉｎ８０１のライトデータ転送動作は、バスと８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれとを介して行われる。具体的には、バスと第０チャネルｃｈ０Ｃとを介した、ライトデータ転送動作が行われる。バスと第１チャネルｃｈ１Ｃとを介した、ライトデータ転送動作が行われる。同様に、バスと、他の６つのチャネルｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれとを介したライトデータ転送動作が行われる。

Ｄｉｎ８０１のライトデータ転送動作が完了した後、ｔＰｒｏｇ８０２のプログラム動作が行われる。ｔＰｒｏｇ８０２のプログラム動作は、８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれに対するプログラム動作である。具体的には、バス１８を介して転送されたデータが、第０チャネルｃｈ０Ｃを介して書き込まれる。バス１８Ｃを介して転送されたデータが、第１チャネルｃｈ１Ｃを介して書き込まれる。同様に、バスを介して転送されたデータが、他の６つのチャネルｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれを介して書き込まれる。ｔＰｒｏｇ８０２のプログラム動作が完了した時刻を、時刻ｔａ１とする。つまり、８つの不揮発性メモリチップに対する１サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ１とする。

次いで、８つの不揮発性メモリＩ／Ｆそれぞれは、調停回路にバスの使用権を要求する。調停回路は、８つの不揮発性メモリＩ／Ｆそれぞれに対して、バスの使用を許可する。そして、８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれに対して一斉に、Ｄｉｎ８０３のライトデータ転送動作が行われる。Ｄｉｎ８０３のライトデータ転送動作は、バスと８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれとを介して行われる。

Ｄｉｎ８０３のライトデータ転送動作が完了した後、ｔＰｒｏｇ８０４のプログラム動作が行われる。ｔＰｒｏｇ８０４のプログラム動作は、８つのチャネルｃｈ０Ｃ、ｃｈ１Ｃ、ｃｈ２Ｃ、ｃｈ３Ｃ、ｃｈ４Ｃ、ｃｈ５Ｃ、ｃｈ６Ｃ、およびｃｈ７Ｃそれぞれに対するプログラム動作である。ｔＰｒｏｇ８０４のプログラム動作が完了した時刻を、時刻ｔａ２とする。つまり、８つの不揮発性メモリチップに対する２サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ２とする。

半導体記憶装置３では、同様にして、データ書き込み動作が繰り返し行われる。８つの不揮発性メモリチップに対する３サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ３とする。８つの不揮発性メモリチップに対する４サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ４とする。８つの不揮発性メモリチップに対する５サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ５とする。そして、８つの不揮発性メモリチップに対する６サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔａ６とする。

６サイクルのデータ書き込み動作において、Ｄｉｎ８０１、８０３、８０５、８０７、８０９、および８１１のライトデータ転送動作では、８つの書き込み動作に対応するデータをまとめて転送する。この場合、１回のＤｉｎは、例えば、４００マイクロ秒（μｓ）である。

図６（Ｂ）は、使用予告を用いる場合のデータ書き込み動作のタイムチャートの例を示す。使用予告を用いる場合のデータ書き込み動作では、バス１８の帯域幅に基づいてライトデータ転送動作が行われる。

使用予告を用いる場合、８つの不揮発性メモリＩ／Ｆ１３それぞれは、ライトデータ転送動作を開始する前に、協調回路２２にバス１８の使用予告を通知する。協調回路２２は、カウンタ４１の値（すなわち、バス１８を使用しているバスマスタの数）が上限値以下となるように、バス１８の使用予告を受理する。図６（Ｂ）に示す例では、上限値を４とする。協調回路２２は、受理した使用予告に対する第１応答を、対応する不揮発性メモリＩ／Ｆ１３に返す。８つの不揮発性メモリＩ／Ｆ１３それぞれは、通知した使用予告に対する第１応答を受け取った後、調停回路２１にバス１８の使用権を要求する。調停回路２１は、バス１８の使用権が要求されたことに基づいて、要求した不揮発性メモリＩ／Ｆ１３にバス１８の使用を許可する。

具体的には、まず、８つの不揮発性メモリＩ／Ｆ１３それぞれは、協調回路２２にバス１８の使用予告を通知する。協調回路２２は、例えば、第０チャネルｃｈ０、第１チャネルｃｈ１、第２チャネルｃｈ２、および第３チャネルｃｈ３それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告を受理する。よって、カウンタ４１の値は０から４になる。使用予告が受理された４つの不揮発性メモリＩ／Ｆ１３は、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した４つの不揮発性メモリＩ／Ｆ１３に対して、バス１８の使用を許可する。

ここでは、第０チャネルｃｈ０、第１チャネルｃｈ１、第２チャネルｃｈ２、および第３チャネルｃｈ３からなる４つのチャネル７を、第１グループのチャネルａ１と称する。第１グループのチャネルａ１に接続された４つの不揮発性メモリＩ／Ｆ１３を、第１グループの不揮発性メモリＩ／Ｆと称する。

そして、第１グループのチャネルａ１それぞれに対して一斉に、Ｄｉｎ８５１のライトデータ転送動作が開始される。Ｄｉｎ８５１のライトデータ転送動作が開始される時刻を、時刻ｔ０とする。Ｄｉｎ８５１のライトデータ転送動作は、バス１８と第１グループのチャネルａ１それぞれとを介して行われる。具体的には、バス１８と第０チャネルｃｈ０とを介したライトデータ転送動作が行われる。バス１８と第１チャネルｃｈ１とを介した、ライトデータ転送動作が行われる。同様に、バス１８と、第１グループの他の第２チャネルｃｈ２および第３チャネルｃｈ３それぞれとを介したライトデータ転送動作が行われる。

Ｄｉｎ８５１のデータ転送動作が完了した場合、カウンタ４１の値は０になる。協調回路２２は、カウンタ４１の値に基づいて、第４チャネルｃｈ４、第５チャネルｃｈ５、第６チャネルｃｈ６、および第７チャネルｃｈ７それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告を新たに受理する。よって、カウンタ４１の値は４になる。使用予告が受理された４つの不揮発性メモリＩ／Ｆ１３は、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した４つの不揮発性メモリＩ／Ｆ１３に対して、バス１８の使用を許可する。

ここでは、第４チャネルｃｈ４、第５チャネルｃｈ５、第６チャネルｃｈ６、および第７チャネルｃｈ７からなる４つのチャネル７を、第２グループのチャネルａ２と称する。第２グループのチャネルａ２に接続された４つの不揮発性メモリＩ／Ｆ１３を、第２グループの不揮発性メモリＩ／Ｆと称する。

次いで、ｔＰｒｏｇ８５２のプログラム動作と、Ｄｉｎ８５３のライトデータ転送動作とが開始される。

ｔＰｒｏｇ８５２のプログラム動作は、第１グループのチャネルａ２それぞれに対するプログラム動作である。具体的には、バス１８を介して転送されたデータが、第０チャネルｃｈ０に接続された不揮発性メモリチップ５０１または５０２に書き込まれる。バス１８を介して転送されたデータが、第１チャネルｃｈ１に接続された不揮発性メモリチップ５１１または５１２に書き込まれる。同様に、バス１８を介して転送されたデータが、第１グループの他の第２チャネルｃｈ２および第３チャネルｃｈ３それぞれを介して書き込まれる。

Ｄｉｎ８５３のライトデータ転送動作は、第２グループのチャネルａ２それぞれに対して一斉に行われるライトデータ転送動作である。Ｄｉｎ８５３のライトデータ転送動作は、バス１８と第２グループのチャネルａ２それぞれとを介して行われる。具体的には、バス１８と第７チャネルｃｈ７とを介した、ライトデータ転送動作が行われる。同様に、バス１８と、第２グループの他の第４チャネルｃｈ４、第５チャネルｃｈ５、および第６チャネルｃｈ６それぞれとを介したライトデータ転送動作が行われる。

ｔＰｒｏｇ８５２のプログラム動作の一部と、Ｄｉｎ８５３のライトデータ転送動作とは、並行して行われる。

Ｄｉｎ８５３のライトデータ転送動作が完了した場合、カウンタ４１の値は０になる。そして、ｔＰｒｏｇ８５４のプログラム動作が行われる。ｔＰｒｏｇ８５４のプログラム動作は、第２グループのチャネルａ２それぞれに対するプログラム動作である。具体的には、バス１８を介して転送されたデータが、第７チャネルｃｈ７に接続された不揮発性メモリチップ５７１または５７２に書き込まれる。同様に、バス１８を介して転送されたデータが、第２グループの他の第４チャネルｃｈ４、第５チャネルｃｈ５、および第６チャネルｃｈ６それぞれを介して書き込まれる。ｔＰｒｏｇ８５４のプログラム動作の一部は、ｔＰｒｏｇ８５２のプログラム動作の一部と並行して行われる。ｔＰｒｏｇ８５４のプログラム動作が完了した時刻を、時刻ｔｂ１とする。つまり、８つの不揮発性メモリチップ５０に対する１サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ１とする。

また、ｔＰｒｏｇ８５２のプログラム動作が完了した後、協調回路２２は、カウンタ４１の値に基づいて、第１グループの不揮発性メモリＩ／Ｆによる新たな使用予告を受理する。よって、カウンタ４１の値は４になる。使用予告が受理された第１グループの不揮発性メモリＩ／Ｆは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した第１グループの不揮発性メモリＩ／Ｆに対して、バス１８の使用を許可する。そして、第１グループのチャネルａ１それぞれに対して一斉に、Ｄｉｎ８５５のライトデータ転送動作が開始される。Ｄｉｎ８５５のライトデータ転送動作は、バス１８と第１グループのチャネルａ１それぞれとを介して行われる。Ｄｉｎ８５５のライトデータ転送動作は、ｔＰｒｏｇ８５４のプログラム動作の一部と並行して行われる。Ｄｉｎ８５５のライトデータ転送動作が完了した時刻を、時刻ｔｂ１とする。

Ｄｉｎ８５５のライトデータ転送動作が完了した場合、カウンタ４１の値は０になる。協調回路２２は、カウンタ４１の値に基づいて、第２グループの不揮発性メモリＩ／Ｆによる新たな使用予告を受理する。よって、カウンタ４１の値は４になる。使用予告が受理された第２グループの不揮発性メモリＩ／Ｆは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した第２グループの不揮発性メモリＩ／Ｆに対して、バス１８の使用を許可する。

そして、ｔＰｒｏｇ８５６のプログラム動作と、Ｄｉｎ８５７のライトデータ転送動作とが開始される。ｔＰｒｏｇ８５６のプログラム動作は、第１グループのチャネルａ１それぞれに対するプログラム動作である。Ｄｉｎ８５７のライトデータ転送動作は、バス１８と第２グループのチャネルａ２それぞれとを介して行われる。ｔＰｒｏｇ８５６のプログラム動作の一部は、Ｄｉｎ８５７のライトデータ転送動作と並行して行われる。

Ｄｉｎ８５７のライトデータ転送動作が完了した後、カウンタ４１の値は０になる。そして、ｔＰｒｏｇ８５８のプログラム動作が行われる。ｔＰｒｏｇ８５８のプログラム動作は、第２グループのチャネルａ２それぞれに対するプログラム動作である。ｔＰｒｏｇ８５８のプログラム動作の一部は、ｔＰｒｏｇ８５６のプログラム動作の一部と並行して行われる。ｔＰｒｏｇ８５８のプログラム動作が完了した時刻を、時刻ｔｂ２とする。つまり、８つの不揮発性メモリチップ５０に対する２サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ２とする。

半導体記憶装置３では、同様にして、データ書き込み動作が繰り返し行われる。８つの不揮発性メモリチップ５０に対する３サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ３とする。８つの不揮発性メモリチップ５０に対する４サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ４とする。８つの不揮発性メモリチップ５０に対する５サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ５とする。そして、８つの不揮発性メモリチップ５０に対する６サイクル目のデータ書き込み動作が完了した時刻を、時刻ｔｂ６とする。

６サイクルのデータ書き込み動作において、Ｄｉｎ８５１、８５３、８５５、８５７、８５９、８６１、８６３、８６５、８６７、８６９、８７１、および８７３のライトデータ転送動作では、４つの書き込み動作に対応するデータをまとめて転送する。この場合、１回のＤｉｎは、例えば、３００μｓである。

このように、図６（Ｂ）に示したデータ書き込み動作における１回のＤｉｎは、図６（Ａ）に示したデータ書き込み動作における１回のＤｉｎよりも短い。図６（Ｂ）に示したデータ書き込み動作では、バス１８の帯域幅がボトルネックとなってデータ転送速度が低下することを防止できる。これは、協調回路２２が、カウンタ４１の値（すなわち、バス１８を使用しているバスマスタの数）が上限値以下となるように使用予告を受理したためである。

これにより、例えば、図６（Ｂ）に示した６サイクルのデータ書き込み動作が完了した時刻ｔｂ６は、図６（Ａ）に示した６サイクルのデータ書き込み動作が完了した時刻ｔａ６よりも早い。よって、本実施形態に係る半導体記憶装置３では、使用予告を用いて、バス１８を使用しているバスマスタの数が上限値以下となるように制御することで、不揮発性メモリチップ５０への書き込み性能を向上できる。

同様にして、半導体記憶装置３では、例えば、データ読み出し動作において、不揮発性メモリチップ５０からの読み出し性能を向上できる。データ読み出し動作は、不揮発性メモリチップ５０からデータを読み出す動作と、読み出したデータを不揮発性メモリチップ５０から揮発性メモリ６にバス１８を介して転送する動作とを含む。データ読み出し動作でも、バス１８の帯域幅がボトルネックとなってデータ転送速度が低下することを防止できる。

このように、半導体記憶装置３では、使用予告を用いて、バス１８を使用しているバスマスタの数が上限値以下となるように制御する。これにより、不揮発性メモリチップ５０に対するアクセス性能を向上できる。

図７は、実施形態に係る半導体記憶装置３において、使用予告を用いる場合の動作のタイムチャートの例を示す図である。図７において、Ｄｉｎはデータイン時間を示す。ｔＰｒｏｇはプログラム時間を示す。Ａｃｃｅｓｓはアクセス時間を示す。アクセス時間は、アクセス動作を行う時間である。アクセス動作は、ＨＷエンジン１５が、バス１８を介してデータを転送する動作である。ここでは、４つのＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄによるアクセス動作と、１６個の不揮発性メモリチップ５０に対するデータ書き込み動作とを並行して行うことを想定する。１６個の不揮発性メモリチップ５０それぞれは、１６個のチャネル７のいずれかに接続されている。１６個のチャネル７それぞれは、１６個の不揮発性メモリＩ／Ｆ１３のいずれかに接続されている。

１６個の不揮発性メモリＩ／Ｆ１３それぞれは、ライトデータ転送動作を開始する前に、協調回路２２にバス１８の使用予告を通知する。ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄそれぞれは、アクセス動作を開始する前に、協調回路２２にバス１８の使用予告を通知する。

協調回路２２は、カウンタ４１の値が上限値以下となるように、バス１８の使用予告を受理する。図７に示す例では、上限値を６とする。協調回路２２は、受理した使用予告に対する第１応答を、対応する不揮発性メモリＩ／Ｆ１３、またはＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、もしくは１５Ｄに返す。

１６個の不揮発性メモリＩ／Ｆ１３それぞれは、通知した使用予告に対する第１応答を受け取った場合、調停回路２１にバス１８の使用権を要求する。ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄそれぞれは、通知した使用予告に対する第１応答を受け取った場合、調停回路２１にバス１８の使用権を要求する。

調停回路２１は、バス１８の使用権が要求されたことに基づいて、要求した不揮発性メモリＩ／Ｆ１３、またはＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、もしくは１５Ｄに、バス１８の使用を許可する。

具体的には、まず、１６個の不揮発性メモリＩ／Ｆ１３それぞれは、協調回路２２にバス１８の使用予告を通知する。また、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄそれぞれは、協調回路２２にバス１８の使用予告を通知する。協調回路２２は、例えば、第０チャネルｃｈ０、第１チャネルｃｈ１、第２チャネルｃｈ２、第３チャネルｃｈ３、および第４チャネルｃｈ４それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告と、ＨＷエンジン１５Ｂによる使用予告とを受理する。よって、カウンタ４１の値は０から６になる。使用予告が受理された５つの不揮発性メモリＩ／Ｆ１３とＨＷエンジン１５Ｂとは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した５つの不揮発性メモリＩ／Ｆ１３とＨＷエンジン１５Ｂとに対して、バス１８の使用を許可する。

ここでは、第０チャネルｃｈ０、第１チャネルｃｈ１、第２チャネルｃｈ２、第３チャネルｃｈ３、および第４チャネルｃｈ４からなる５つのチャネル７を、第１グループのチャネルｂ１と称する。

そして、Ａｃｃｅｓｓ９１１のアクセス動作と、Ｄｉｎ９４１のライトデータ転送動作とが開始される。Ａｃｃｅｓｓ９１１のアクセス動作とＤｉｎ９４１のライトデータ転送動作とが開始される時刻を、時刻ｔ０とする。Ａｃｃｅｓｓ９１１のアクセス動作は、ＨＷエンジン１５Ｂによるバス１８を介したアクセス動作である。Ｄｉｎ９４１のライトデータ転送動作は、第１グループのチャネルｂ１それぞれに対して一斉に行われるライトデータ転送動作である。Ｄｉｎ９４１のライトデータ転送動作は、バス１８と第１グループのチャネルｂ１それぞれとを介して行われる。
Ｄｉｎ９４１のライトデータ転送動作が完了した時刻を、時刻ｔ１とする。時刻ｔ０から時刻ｔ１までの期間は、Ａｃｃｅｓｓ９１１のアクセス動作と、Ｄｉｎ９４１のライトデータ転送動作とが並行して行われる期間である。

Ｄｉｎ９４１のライトデータ転送動作が完了した場合、カウンタ４１の値は１になる。カウンタ４１の値は、バス１８の使用を継続しているＨＷエンジン１５Ｂの数に相当する。協調回路２２は、カウンタ４１の値に基づいて、ＨＷエンジン１５Ａおよび１５Ｃによる使用予告と、第５チャネルｃｈ５、第６チャネルｃｈ６、および第７チャネルｃｈ７それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告とを新たに受理する。よって、カウンタ４１の値は６になる。使用予告が受理されたＨＷエンジン１５Ａおよび１５Ｃと３つの不揮発性メモリＩ／Ｆ１３とは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求したＨＷエンジン１５Ａおよび１５Ｃと３つの不揮発性メモリＩ／Ｆ１３とに対して、バス１８の使用を許可する。

ここでは、第５チャネルｃｈ５、第６チャネルｃｈ６、および第７チャネルｃｈ７からなる３つのチャネル７を、第２グループのチャネルｂ２と称する。

次いで、Ａｃｃｅｓｓ９０１のアクセス動作、Ａｃｃｅｓｓ９２１のアクセス動作、ｔＰｒｏｇ９４２のプログラム動作、およびＤｉｎ９５１のライトデータ転送動作が開始される。Ａｃｃｅｓｓ９０１のアクセス動作は、ＨＷエンジン１５Ａによるバス１８を介したアクセス動作である。Ａｃｃｅｓｓ９２１のアクセス動作は、ＨＷエンジン１５Ｃによるバス１８を介したアクセス動作である。ｔＰｒｏｇ９４２のプログラム動作は、第１グループのチャネルｂ１それぞれに対するプログラム動作である。Ｄｉｎ９５１のライトデータ転送動作は、第２グループのチャネルｂ２それぞれに対して一斉に行われるライトデータ転送動作である。Ｄｉｎ９５１のライトデータ転送動作が完了した時刻を、時刻ｔ２とする。時刻ｔ１から時刻ｔ２までの期間は、Ａｃｃｅｓｓ９０１、９１１、および９２１のアクセス動作、ｔＰｒｏｇ９４２のプログラム動作、並びにＤｉｎ９５１のライトデータ転送動作は、並行して行われる期間である。

Ｄｉｎ９５１のライトデータ転送動作が完了した場合、カウンタ４１の値は３になる。カウンタ４１の値は、バス１８の使用を継続しているＨＷエンジン１５Ａ、１５Ｂ、および１５Ｃの数に相当する。協調回路２２は、カウンタ４１の値に基づいて、ＨＷエンジン１５Ｄによる使用予告と、第８チャネルｃｈ８および第９チャネルｃｈ９それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告とを新たに受理する。よって、カウンタ４１の値は６になる。使用予告が受理されたＨＷエンジン１５Ｄと２つの不揮発性メモリＩ／Ｆ１３とは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求したＨＷエンジン１５Ｄと２つの不揮発性メモリＩ／Ｆ１３とに対して、バス１８の使用を許可する。

ここでは、第８チャネルｃｈ８および第９チャネルｃｈ９からなる２つのチャネル７を、第３グループのチャネルｂ３と称する。

次いで、Ａｃｃｅｓｓ９３１のアクセス動作、ｔＰｒｏｇ９５２のプログラム動作、およびＤｉｎ９６１のライトデータ転送動作が開始される。Ａｃｃｅｓｓ９３１のアクセス動作は、ＨＷエンジン１５Ｄによるバス１８を介したアクセス動作である。ｔＰｒｏｇ９５２のプログラム動作は、第２グループのチャネルｂ２それぞれに対するプログラム動作である。Ｄｉｎ９６１のライトデータ転送動作は、第３グループのチャネルｂ３それぞれに対して一斉に行われるライトデータ転送動作である。Ａｃｃｅｓｓ９１１およびＡｃｃｅｓｓ９３１のアクセス動作と、Ｄｉｎ９６１のライトデータ転送動作とが完了した時刻を、時刻ｔ３とする。時刻ｔ２から時刻ｔ３までの期間は、Ａｃｃｅｓｓ９０１、９１１、９２１、および９３１のアクセス動作、ｔＰｒｏｇ９４２および９５２のプログラム動作、並びにＤｉｎ９６１のライトデータ転送動作が、並行して行われる期間である。

Ａｃｃｅｓｓ９１１およびＡｃｃｅｓｓ９３１のアクセス動作と、Ｄｉｎ９６１のライトデータ転送動作とが完了した場合、カウンタ４１の値は２になる。カウンタ４１の値は、バス１８の使用を継続しているＨＷエンジン１５Ａおよび１５Ｃの数に相当する。協調回路２２は、カウンタ４１の値に基づいて、第１０チャネルｃｈ１０、第１１チャネルｃｈ１１、第１２チャネルｃｈ１２、および第１３チャネルｃｈ１３それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告を新たに受理する。よって、カウンタ４１の値は６になる。使用予告が受理された４つの不揮発性メモリＩ／Ｆ１３は、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求した４つの不揮発性メモリＩ／Ｆ１３に対して、バス１８の使用を許可する。

ここでは、第１０チャネルｃｈ１０、第１１チャネルｃｈ１１、第１２チャネルｃｈ１２、および第１３チャネルｃｈ１３からなる４つのチャネル７を、第４グループのチャネルｂ４と称する。

次いで、ｔＰｒｏｇ９６２のプログラム動作とＤｉｎ９７１のライトデータ転送動作とが開始される。ｔＰｒｏｇ９６２のプログラム動作は、第３グループのチャネルｂ３それぞれに対するプログラム動作である。Ｄｉｎ９７１のライトデータ転送動作は、第４グループのチャネルｂ４それぞれに対して一斉に行われるライトデータ転送動作である。Ａｃｃｅｓｓ９２１のアクセス動作と、Ｄｉｎ９７１のライトデータ転送動作とが完了した時刻を、時刻ｔ４とする。時刻ｔ３から時刻ｔ４までの期間は、Ａｃｃｅｓｓ９０１および９２１のアクセス動作、ｔＰｒｏｇ９４２、９５２、および９６２のプログラム動作、並びにＤｉｎ９７１のライトデータ転送動作が、並行して行われる期間である。

Ａｃｃｅｓｓ９２１のアクセス動作と、Ｄｉｎ９７１のライトデータ転送動作とが完了した場合、カウンタ４１の値は１になる。カウンタ４１の値は、バス１８の使用を継続しているＨＷエンジン１５Ａの数に相当する。協調回路２２は、カウンタ４１の値に基づいて、ＨＷエンジン１５Ｄによる使用予告と、第１４チャネルｃｈ１４および第１５チャネルｃｈ１５それぞれに接続された不揮発性メモリＩ／Ｆ１３による使用予告とを新たに受理する。よって、カウンタ４１の値は４になる。使用予告が受理されたＨＷエンジン１５Ｄと２つの不揮発性メモリＩ／Ｆ１３とは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求したＨＷエンジン１５Ｄと２つの不揮発性メモリＩ／Ｆ１３に対して、バス１８の使用を許可する。

ここでは、第１４チャネルｃｈ１４および第１５チャネルｃｈ１５からなる２つのチャネル７を、第５グループのチャネルｂ５と称する。

次いで、Ａｃｃｅｓｓ９３２のアクセス動作、ｔＰｒｏｇ９７２のプログラム動作、およびＤｉｎ９８１のライトデータ転送動作が開始される。Ａｃｃｅｓｓ９３２のアクセス動作は、ＨＷエンジン１５Ｄによるバス１８を介したアクセス動作である。ｔＰｒｏｇ９７２のプログラム動作は、第４グループのチャネルｂ４それぞれに対するプログラム動作である。Ｄｉｎ９８１のライトデータ転送動作は、第５グループのチャネルｂ５それぞれに対して一斉に行われるライトデータ転送動作である。Ｄｉｎ９８１のライトデータ転送動作が完了した時刻を、時刻ｔ５とする。時刻ｔ４から時刻ｔ５までの期間は、Ａｃｃｅｓｓ９０１および９３２のアクセス動作、ｔＰｒｏｇ９４２、９５２、９６２、および９７２のプログラム動作、並びにＤｉｎ９８１のライトデータ転送動作が、並行して行われる期間である。

Ｄｉｎ９８１のライトデータ転送動作が完了した場合、カウンタ４１の値は２になる。カウンタ４１の値は、バス１８の使用を継続しているＨＷエンジン１５Ａおよび１５Ｄの数に相当する。協調回路２２は、カウンタ４１の値に基づいて、ＨＷエンジン１５Ｂによる使用予告を新たに受理する。よって、カウンタ４１の値は３になる。使用予告が受理されたＨＷエンジン１５Ｂは、調停回路２１にバス１８の使用権を要求する。調停回路２１は、使用権を要求したＨＷエンジン１５Ｂに対して、バス１８の使用を許可する。

次いで、Ａｃｃｅｓｓ９１２のアクセス動作と、ｔＰｒｏｇ９８２のプログラム動作とが開始される。Ａｃｃｅｓｓ９１２のアクセス動作は、ＨＷエンジン１５Ｂによるバス１８を介したアクセス動作である。ｔＰｒｏｇ９８２のプログラム動作は、第５グループのチャネルｂ５それぞれに対するプログラム動作である。

このように、半導体記憶装置３では、カウンタ４１の値が上限値以下になるように、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄと、１６個の不揮発性メモリＩ／Ｆ１３によるバス１８の使用予告が受理される。つまり、半導体記憶装置３では、カウンタ４１の値が上限値以下になるように、アクセス動作およびライトデータ転送動作の実行が制御される。これにより、半導体記憶装置３では、バス１８の帯域幅がボトルネックとなったデータ転送速度の低下を防止する。したがって、例えば、不揮発性メモリチップ５０に対するアクセス性能を向上し得る。

より詳しくは、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。そのため、半導体記憶装置３では、バス１８を使用しようとするバスマスタの数やチャネル７の数に関わらず、バス１８の使用が動的に制御される。したがって、半導体記憶装置３では、バス１８を使用するバスマスタやチャネル７の数が様々に構成されたとしても、バス１８の帯域幅がボトルネックとなったデータ転送速度の低下が発生することを防止できる。

次いで、図８から図１２を参照して、半導体記憶装置３において行われる処理の手順について説明する。

図８は、実施形態に係る半導体記憶装置３において、バスマスタによって行われるデータ転送制御処理の手順の例を示すフローチャートである。バスマスタは、バス１８を介してスレーブとデータ転送を行う場合に、データ転送制御処理を行う。バスマスタは、例えば、ホストＩ／Ｆ１１、ＣＰＵ１２、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄ、不揮発性メモリＩ／Ｆ１３－０、１３－１、……、および１３－７、並びに揮発性メモリＩ／Ｆ１４のいずれかである。スレーブは、バスマスタがデータ転送を行う対象である。スレーブは、例えば、ホストＩ／Ｆ１１、ＣＰＵ１２、ＨＷエンジン１５Ａ、１５Ｂ、１５Ｃ、および１５Ｄ、不揮発性メモリＩ／Ｆ１３－０、１３－１、……、および１３－７、並びに揮発性メモリＩ／Ｆ１４の内の、バスマスタとは異なるいずれかである。

まず、バスマスタは、バスアービタ１９の協調回路２２に、バス１８の使用予告を通知する（Ｓ１１）。そして、バスマスタは、協調回路２２からバス１８の使用予告を受理したことを示す応答（第１応答）を受信したか否かを判定する（Ｓ１２）。

第１応答を受信していない場合（Ｓ１２ Ｎｏ）、バスマスタはＳ１２に進む。つまり、バスマスタは第１応答を受信するまで待機する。

第１応答を受信した場合（Ｓ１２ Ｙｅｓ）、バスマスタは、バスアービタ１９の調停回路２１に、バス１８の使用権を要求する（Ｓ１３）。そして、バスマスタは、調停回路２１からバス１８の使用を許可することを示す応答（第２応答）を受信したか否かを判定する（Ｓ１４）。

第２応答を受信していない場合（Ｓ１４ Ｎｏ）、バスマスタはＳ１４に進む。つまり、バスマスタは第２応答を受信するまで待機する。

第２応答を受信した場合（Ｓ１４ Ｙｅｓ）、バスマスタは、アドレスとバースト長をバス１８に送信する（Ｓ１５）。送信されたアドレスとバースト長は、スレーブによって受信される。

次いで、バスマスタは、バス１８を介したデータ転送を行う（Ｓ１６）。データ転送は、バスマスタからスレーブへのデータ転送、またはスレーブからバスマスタへのデータ転送である。データ転送が完了した場合、バスマスタは、協調回路２２にデータ転送が完了したことを通知し（Ｓ１７）、データ転送制御処理を終了する（終了）。

以上のデータ転送制御処理により、バスマスタは、バス１８を介したスレーブとのデータ転送を行うことができる。

図９は、実施形態に係る半導体記憶装置３の協調回路２２において行われる第１受理制御処理の手順の例を示すフローチャートである。協調回路２２は、バスマスタからバス１８の使用予告を受け取った場合に、第１受理制御処理を行う。

まず、協調回路２２は、カウンタ４１の値を取得する（Ｓ２１）。協調回路２２は、取得したカウンタ４１の値が上限値未満であるか否かを判定する（Ｓ２２）。

取得したカウンタ４１の値が上限値未満である場合（Ｓ２２ Ｙｅｓ）、協調回路２２は、カウンタ４１に１を加算する（Ｓ２３）。そして、協調回路２２は、バス１８の使用予告を受理したことを示す応答（第１応答）をバスマスタに返し（Ｓ２４）、第１受理制御処理を終了する（終了）。

取得したカウンタ４１の値が上限値以上である場合（Ｓ２２ Ｎｏ）、協調回路２２は、バスマスタのＩＤ（バスマスタＩＤ）を使用予告キュー４２に格納し（Ｓ２５）、第１受理制御処理を終了する（終了）。具体的には、協調回路２２は、ｔａｉｌポインタ４２Ｔが示す使用予告キュー４２のスロットに、バスマスタＩＤを書き込む。そして、協調回路２２は、ｔａｉｌポインタ４２Ｔに１を加算する。

以上の第１受理制御処理により、協調回路２２は、カウンタ４１の値が上限値未満である場合に、第１応答をバスマスタに返す。協調回路２２は、カウンタ４１の値が上限値以上である場合には、バスマスタＩＤを使用予告キュー４２に格納する。つまり、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。これにより、バス１８の帯域幅がボトルネックとなって、バスマスタとスレーブとの間のバス１８を介したデータ転送速度が低下することを防止できる。

図１０は、実施形態に係る半導体記憶装置３の協調回路２２において行われる第２受理制御処理の手順の例を示すフローチャートである。協調回路２２は、使用予告キュー４２にバスマスタＩＤを格納した場合に、第２受理制御処理を行う。

まず、協調回路２２は、カウンタ４１の値を取得する（Ｓ３１）。協調回路２２は、取得したカウンタ４１の値が上限値未満であるか否かを判定する（Ｓ３２）。取得したカウンタ４１の値が上限値以上である場合（Ｓ３２ Ｎｏ）、協調回路２２はＳ３１に進む。つまり、協調回路２２は、取得したカウンタ４１の値が上限値未満になるまで、Ｓ３１およびＳ３２の手順を繰り返し行う。

取得したカウンタ４１の値が上限値未満である場合（Ｓ３２ Ｙｅｓ）、協調回路２２は、使用予告キュー４２から先頭のバスマスタＩＤを取得する（Ｓ３３）。先頭のバスマスタＩＤが記憶されている使用予告キュー４２のスロットは、ｈｅａｄポインタ４２Ｈで示される。具体的には、協調回路２２は、ｈｅａｄポインタ４２Ｈが示す使用予告キュー４２のスロットから、バスマスタＩＤを読み出す。そして、協調回路２２は、ｈｅａｄポインタ４２Ｈに１を加算する。

次いで、協調回路２２は、カウンタ４１に１を加算する（Ｓ３４）。協調回路２２は、バス１８の使用予告を受理したことを示す応答（第１応答）を、取得したバスマスタＩＤに対応するバスマスタに返す（Ｓ３５）。そして、協調回路２２は、使用予告キュー４２に記憶されているバスマスタＩＤがあるか否かを判定する（Ｓ３６）。具体的には、協調回路２２は、ｈｅａｄポインタ４２Ｈとｔａｉｌポインタ４２Ｔとが異なるスロットを示す場合に、使用予告キュー４２に記憶されているバスマスタＩＤがあると判断する。

使用予告キュー４２に記憶されているバスマスタＩＤがある場合（Ｓ３６ Ｙｅｓ）、協調回路２２はＳ３１に進む。つまり、協調回路２２は、使用予告キュー４２に記憶されているバスマスタＩＤに対応する使用予告の受理を制御する処理を続行する。

使用予告キュー４２に記憶されているバスマスタＩＤがない場合（Ｓ３６ Ｎｏ）、バスマスタに対して第１応答を返していない使用予告がないので、協調回路２２は第２受理制御処理を終了する（終了）。

以上の第２受理制御処理により、協調回路２２は、使用予告キュー４２にバスマスタＩＤが記憶されている間に、カウンタ４１の値が上限値未満になったならば、記憶されたバスマスタＩＤに対応するバスマスタに第１応答を返す。つまり、協調回路２２は、バス１８を使用しているバスマスタの数が上限値以下になるように、バス１８の使用予告を受理する。これにより、バス１８の帯域幅がボトルネックとなって、バスマスタとスレーブとの間のバス１８を介したデータ転送速度が低下することを防止できる。

図１１は、実施形態に係る半導体記憶装置３の協調回路２２において行われるデータ転送完了処理の手順の例を示すフローチャートである。協調回路２２は、バスマスタからデータ転送が完了したことが通知された場合に、データ転送完了処理を行う。協調回路２２は、第１受理制御処理と、第２受理制御処理と、データ転送完了処理とを並行して行い得る。

具体的には、協調回路２２はカウンタ４１から１を減算し（Ｓ４１）、データ転送完了処理を終了する（終了）。これにより、第１受理制御処理のＳ２２および第２受理制御処理のＳ３２において、カウンタ４１が上限値未満であるか否かの判定結果が変化し得る。

図１２は、実施形態に係る半導体記憶装置３の調停回路２１において行われる使用許可処理の手順の例を示すフローチャートである。調停回路２１は、バスマスタからバス１８の使用権を要求された場合、使用許可処理を行う。

具体的には、調停回路２１は、バスマスタにバス１８の使用を許可することを示す応答（第２応答）を返し（Ｓ５１）、使用許可処理を終了する（終了）。これにより、バスマスタは、第２応答を受け取ったことに基づいて、バス１８を介したスレーブとのデータ転送を開始できる。

以上説明したように、本実施形態によれば、不揮発性メモリチップ５０に対するアクセス性能を向上できる。複数のチャネル７は、複数の不揮発性メモリチップ５０の内の少なくとも１つの不揮発性メモリチップ５０にそれぞれ接続される。複数の不揮発性メモリインタフェース１３は、複数のチャネル７の少なくとも１つにそれぞれ接続され、接続されたチャネル７を介して少なくとも１つの不揮発性メモリチップ５０を制御する。バスアービタ１９は、揮発性メモリ６と、複数の不揮発性メモリチップ５０それぞれとの間のデータ転送におけるバス１８の使用を、バス１８の帯域幅に基づいて制御する。

これにより、バス１８の帯域幅がボトルネックとなって、バス１８を介したデータ転送速度が低下することを防止できる。この場合、バス１８の帯域幅がボトルネックとなってデータ転送速度が低下した場合と比較して、例えば、データ書き込み動作において、揮発性メモリ６から不揮発性メモリチップ５０へのデータの転送に要する時間を短縮できる。したがって、不揮発性メモリチップ５０に対するアクセス性能を向上できる。

本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。プロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。プロセッサは、例えば、電気回路を含むマイクロプロセッサである。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

実施形態は例示であり、発明の範囲はそれらに限定されない。

１…情報処理システム
２…ホスト
３…半導体記憶装置
４…コントローラ
５…メモリデバイス
６…揮発性メモリ
７…チャネル
１１…ホストＩ／Ｆ
１２…ＣＰＵ
１３…不揮発性メモリＩ／Ｆ
１３－０…不揮発性メモリＩ／Ｆ
１３－１…不揮発性メモリＩ／Ｆ
１３－７…不揮発性メモリＩ／Ｆ
１４…揮発性メモリＩ／Ｆ
１５Ａ…ＨＷエンジン
１５Ｂ…ＨＷエンジン
１５Ｃ…ＨＷエンジン
１５Ｄ…ＨＷエンジン
１６…インターコネクト
１７…インターコネクト
１８…バス
１９…バスアービタ
２１…調停回路
２２…協調回路
４１…カウンタ
４２…使用予告キュー
４２Ｈ…ｈｅａｄポインタ
４２Ｔ…ｔａｉｌポインタ
５０…不揮発性メモリチップ
５０１…不揮発性メモリチップ
５０２…不揮発性メモリチップ
５１１…不揮発性メモリチップ
５１２…不揮発性メモリチップ
５７１…不揮発性メモリチップ
５７２…不揮発性メモリチップ
ｃｈ０…第０チャネル
ｃｈ１…第１チャネル
ｃｈ２…第２チャネル
ｃｈ３…第３チャネル
ｃｈ４…第４チャネル
ｃｈ５…第５チャネル
ｃｈ６…第６チャネル
ｃｈ７…第７チャネル
ｃｈ８…第８チャネル
ｃｈ９…第９チャネル
ｃｈ１０…第１０チャネル
ｃｈ１１…第１１チャネル
ｃｈ１２…第１２チャネル
ｃｈ１３…第１３チャネル
ｃｈ１４…第１４チャネル
ｃｈ１５…第１５チャネル
８０１…データイン時間（Ｄｉｎ）
８０２…プログラム時間（ｔＰｒｏｇ）
８０３…データイン時間
８０４…プログラム時間
８０５…データイン時間
８０７…データイン時間
８０９…データイン時間
８１１…データイン時間
８５１…データイン時間
８５２…プログラム時間
８５３…データイン時間
８５４…プログラム時間
８５５…データイン時間
８５６…プログラム時間
８５７…データイン時間
８５８…プログラム時間
８５９…データイン時間
８６１…データイン時間
８６３…データイン時間
８６５…データイン時間
８６７…データイン時間
８６９…データイン時間
８７１…データイン時間
８７３…データイン時間
９０１…アクセス時間（Ａｃｃｅｓｓ）
９１１…アクセス時間
９１２…アクセス時間
９２１…アクセス時間
９３１…アクセス時間
９３２…アクセス時間
９４１…データイン時間
９４２…プログラム時間
９５１…データイン時間
９５２…プログラム時間
９６１…データイン時間
９６２…プログラム時間
９７１…データイン時間
９７２…プログラム時間
９８１…データイン時間
９８２…プログラム時間
Ｓ０…スロット
Ｓ１…スロット
Ｓ２…スロット
Ｓ３…スロット
Ｓ４…スロット
Ｓ５…スロット
Ｓｎ－１…スロット
ａ１…第１グループのチャネル
ａ２…第２グループのチャネル
ｂ１…第１グループのチャネル
ｂ２…第２グループのチャネル
ｂ３…第３グループのチャネル
ｂ４…第４グループのチャネル
ｂ５…第５グループのチャネル
ｃｈ０Ｃ…第０チャネル
ｃｈ１Ｃ…第１チャネル
ｃｈ２Ｃ…第２チャネル
ｃｈ３Ｃ…第３チャネル
ｃｈ４Ｃ…第４チャネル
ｃｈ５Ｃ…第５チャネル
ｃｈ６Ｃ…第６チャネル
ｃｈ７Ｃ…第７チャネル

Claims (11)

1. 揮発性メモリと、
   複数の不揮発性メモリチップと、
   前記複数の不揮発性メモリチップの内の少なくとも１つの不揮発性メモリチップにそれぞれ接続された複数のチャネルと、
   前記複数のチャネルの少なくとも１つにそれぞれ接続され、接続された前記チャネルを介して前記少なくとも１つの不揮発性メモリチップを制御する、複数の不揮発性メモリインタフェースと、
   前記揮発性メモリと、前記複数の不揮発性メモリチップそれぞれとの間のデータ転送におけるバスの使用を、前記バスの帯域幅に基づいて制御するバスアービタとを具備する、
   半導体記憶装置。
2. 前記複数の不揮発性メモリインタフェースそれぞれは、前記バスの使用を要求するバスマスタであり、
   前記バスアービタは、前記バスを使用しているバスマスタの数が上限値以下になるように、前記複数の不揮発性メモリインタフェースそれぞれによって要求される前記バスの使用を制御する、
   請求項１に記載の半導体記憶装置。
3. 前記複数の不揮発性メモリインタフェースの内の第１不揮発性メモリインタフェースは、前記複数のチャネルの内の第１チャネルを介して、前記複数の不揮発性メモリチップの内の第１不揮発性メモリチップを制御し、
   前記第１不揮発性メモリインタフェースは、前記揮発性メモリと、前記第１不揮発性メモリチップとの間でデータ転送を行う場合、前記バスの第１使用予告を前記バスアービタに通知し、
   前記バスアービタは、前記第１使用予告が通知された場合、前記バスを使用しているバスマスタの数が前記上限値未満であるならば、前記第１使用予告を受理し、
   前記第１不揮発性メモリインタフェースは、前記第１使用予告が受理された場合、前記揮発性メモリと、前記第１不揮発性メモリチップとの間のデータ転送を行う、
   請求項２に記載の半導体記憶装置。
4. 前記第１不揮発性メモリインタフェースは、前記揮発性メモリに記憶された第１データを前記第１不揮発性メモリチップに書き込む場合、前記第１使用予告を前記バスアービタに通知し、
   前記バスアービタは、前記第１使用予告が通知された場合、前記バスを使用しているバスマスタの数が前記上限値未満であるならば、前記第１使用予告を受理し、
   前記第１不揮発性メモリインタフェースは、前記第１使用予告が受理された場合、前記揮発性メモリから前記第１不揮発性メモリチップへの前記第１データの転送を行う、
   請求項３に記載の半導体記憶装置。
5. 前記複数の不揮発性メモリインタフェースの内の第２不揮発性メモリインタフェースは、前記複数のチャネルの内の第２チャネルを介して、前記複数の不揮発性メモリチップの内の第２不揮発性メモリチップを制御し、
   前記第２不揮発性メモリインタフェースは、前記揮発性メモリに記憶された第２データを前記第２不揮発性メモリチップに書き込む場合、前記バスの第２使用予告を前記バスアービタに通知し、
   前記バスアービタは、
   前記第２使用予告が通知された場合に、前記第１不揮発性メモリインタフェースを含む前記バスを使用しているバスマスタの数が前記上限値以上であるならば、前記第２使用予告を受理せず、
   前記第１データの転送が完了して、前記バスを使用しているバスマスタの数が前記上限値未満になった場合、前記第２使用予告を受理し、
   前記第２不揮発性メモリインタフェースは、前記第２使用予告が受理された場合、前記揮発性メモリから前記第２不揮発性メモリチップへの前記第２データの転送を行う、
   請求項４に記載の半導体記憶装置。
6. 前記第１不揮発性メモリインタフェースは、転送した前記第１データを前記第１不揮発性メモリチップに書き込み、
   前記第１データを前記第１不揮発性メモリチップに書き込むことと、前記揮発性メモリから前記第２不揮発性メモリチップへの前記第２データの転送とは、並行して行われる、
   請求項５に記載の半導体記憶装置。
7. 前記バスアービタは、前記第１使用予告が通知された場合に、前記バスを使用しているバスマスタの数が前記上限値以上である間、前記第１使用予告を受理しない、
   請求項３に記載の半導体記憶装置。
8. 前記バスアービタは、キューを含み、
   前記キューは、バスマスタの識別情報をそれぞれ記憶する複数の記憶領域を含み、
   前記バスアービタは、
   前記第１使用予告が通知された場合に、前記バスを使用しているバスマスタの数が前記上限値以上であるならば、前記第１不揮発性メモリインタフェースの第１識別情報を前記キューに格納し、
   前記第１識別情報を前記キューに格納した後に、前記バスを使用しているバスマスタの数が前記上限値未満になった場合、前記キューから第２識別情報を取得し、前記第２識別情報に対応するバスマスタによって通知された使用予告を受理する、
   請求項７に記載の半導体記憶装置。
9. 前記バスアービタは、前記第２識別情報が前記第１識別情報である場合、前記第１識別情報に対応する前記第１不揮発性メモリインタフェースによって通知された前記第１使用予告を受理する、
   請求項８に記載の半導体記憶装置。
10. 前記第１不揮発性メモリインタフェースは、前記第１使用予告が受理された場合、前記バスの使用を前記バスアービタに要求し、
    前記バスアービタは、前記バスの使用が要求された場合、前記第１不揮発性メモリインタフェースに前記バスの使用を許可し、
    前記第１不揮発性メモリインタフェースは、前記バスの使用が許可された場合、前記揮発性メモリと、前記第１不揮発性メモリチップとの間のデータ転送を行う、
    請求項３に記載の半導体記憶装置。
11. 前記バスの使用を要求するバスマスタである少なくとも１つのハードウェアエンジンをさらに具備し、
    前記バスアービタは、前記バスを使用しているバスマスタの数が上限値以下になるように、前記少なくとも１つのハードウェアエンジンによって要求される前記バスの使用と、前記複数の不揮発性メモリインタフェースそれぞれによって要求される前記バスの使用とを制御する、
    請求項２に記載の半導体記憶装置。

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