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JP2023137244A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

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JP2023137244A JP2022043358A JP2022043358A JP2023137244A JP 2023137244 A JP2023137244 A JP 2023137244A JP 2022043358 A JP2022043358 A JP 2022043358A JP 2022043358 A JP2022043358 A JP 2022043358A JP 2023137244 A JP2023137244 A JP 2023137244A
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Ha Hoang
和展 松尾
Kazunori Matsuo
友紀 石丸
Yuki Ishimaru
健一郎 虎谷
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Abstract

【課題】トランジスタ特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた酸化物半導体層であって、第１の領域と、第１の領域と第２の電極との間の第２の領域と、第１の領域と第２の領域との間の第３の領域を含み、第１の領域の第１の抵抗率は第２の領域の第２の抵抗率より高い、酸化物半導体層と、第３の領域を囲むゲート電極と、ゲート電極と第３の領域との間に設けられたゲート絶縁層と、を備え、第１の電極から第２の電極に向かう第１の方向の第１の電極とゲート電極との間の第１の距離は、第１の方向のゲート電極と第２の電極との間の第２の距離よりも小さい。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
特開２０１９－１６９４９０号公報
本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と前記第２の電極との間に設けられた酸化物半導体層であって、第１の領域と、前記第１の領域と前記第２の電極との間の第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域を含み、前記第１の領域の第１の抵抗率は前記第２の領域の第２の抵抗率より高い、酸化物半導体層と、前記第３の領域を囲むゲート電極と、前記ゲート電極と前記第３の領域との間に設けられたゲート絶縁層と、を備え、前記第１の電極から前記第２の電極に向かう第１の方向の前記第１の電極と前記ゲート電極との間の第１の距離は、前記第１の方向の前記ゲート電極と前記第２の電極との間の第２の距離よりも小さい。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 比較例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の第１の変形例の半導体装置の模式断面図。 第３の実施形態の第２の変形例の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体記憶装置の等価回路図。 第６の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体装置及び半導体記憶装置を構成する部材の抵抗率は、例えば、走査型広がり抵抗顕微鏡法（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＳＲＭ）により測定することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた酸化物半導体層であって、第１の領域と、第１の領域と第２の電極との間の第２の領域と、第１の領域と第２の領域との間の第３の領域を含み、第１の領域の第１の抵抗率は第２の領域の第２の抵抗率より高い、酸化物半導体層と、第３の領域を囲むゲート電極と、ゲート電極と第３の領域との間に設けられたゲート絶縁層と、を備える。そして、第１の電極から第２の電極に向かう第１の方向の第１の電極とゲート電極との間の第１の距離は、第１の方向のゲート電極と第２の電極との間の第２の距離よりも小さい。
図１及び図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。図１において、上下方向を第１の方向と称する。図１において、左右方向を第２の方向と称する。第２の方向は、第１の方向に垂直である。
第１の実施形態の半導体装置は、トランジスタ１００を備える。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ１００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、及び第２の絶縁層２６を備える。酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。
高抵抗領域１６ａは、第１の領域の一例である。低抵抗領域１６ｂは第２の領域の一例である。チャネル形成領域１６ｃは第３の領域の一例である。
第１の電極１２は、トランジスタ１００のソース電極又はドレイン電極として機能する。
第１の電極１２は、導電体である。第１の電極１２は、例えば、酸化物導電体又は金属を含む。第１の電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。第１の電極１２は、例えば、酸化インジウムスズである。第１の電極１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
第１の電極１２は、例えば、複数の導電体の積層構造を有していても構わない。
第２の電極１４は、トランジスタ１００のソース電極又はドレイン電極として機能する。第１の電極１２から第２の電極１４に向かう方向は第１の方向である。
第２の電極１４は、導電体である。第２の電極１４は、例えば、酸化物導電体又は金属を含む。第２の電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。第２の電極１４は、例えば、酸化インジウムスズである。第２の電極１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
第２の電極１４は、例えば、複数の導電体の積層構造を有していても構わない。
第１の電極１２と第２の電極１４とは、例えば、同一の材料で形成される。第１の電極１２及び第２の電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。第１の電極１２及び第２の電極１４は、例えば、酸化インジウムスズである。
酸化物半導体層１６は、第１の電極１２と第２の電極１４との間に設けられる。酸化物半導体層１６は、第１の電極１２に接する。酸化物半導体層１６は、第２の電極１４に接する。
酸化物半導体層１６の第１の方向の長さは、例えば、８０ｎｍ以上２００ｎｍ以下である。酸化物半導体層１６の第２の方向の幅は、例えば、２０ｎｍ以上１００ｎｍ以下である。
酸化物半導体層１６は、酸化物半導体である。酸化物半導体層１６は、例えば、アモルファスである。
酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。
酸化物半導体層１６は、例えば、チタン（Ｔｉ）、亜鉛（Ｚｎ）、及びタングステン（Ｗ）からなる群から選ばれる少なくとも一つの元素を含む。酸化物半導体層１６は、例えば、酸化チタン、酸化亜鉛、又は酸化タングステンを含む。
酸化物半導体層１６は、例えば、第１の電極１２の化学組成、及び、第２の電極１４の化学組成と異なる化学組成を有する。
酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。
高抵抗領域１６ａは、酸化物半導体層１６の第１の電極１２の側に設けられる。高抵抗領域１６ａは、第１の電極１２に接する。
高抵抗領域１６ａは、トランジスタ１００のソース領域又はドレイン領域として機能する。高抵抗領域１６ａは、例えば、酸素空孔を含む。高抵抗領域１６ａの中の酸素空孔は、ドナーとして機能する。高抵抗領域１６ａは、第１の抵抗率を有する。
高抵抗領域１６ａは第１の方向の第１の長さ（図１中のＬ１）を有する。第１の長さＬ１は、第１の電極１２からチャネル形成領域１６ｃまでの第１の方向の距離である。
低抵抗領域１６ｂは、高抵抗領域１６ａと第２の電極１４との間に設けられる。低抵抗領域１６ｂは、酸化物半導体層１６の第２の電極１４の側に設けられる。低抵抗領域１６ｂは、第２の電極１４に接する。
低抵抗領域１６ｂは、トランジスタ１００のソース領域又はドレイン領域として機能する。低抵抗領域１６ｂは、例えば、酸素空孔を含む。低抵抗領域１６ｂの中の酸素空孔は、ドナーとして機能する。
低抵抗領域１６ｂの中の酸素空孔濃度は、例えば、高抵抗領域１６ａの中の酸素空孔濃度より高い。
低抵抗領域１６ｂは、第２の抵抗率を有する。第２の抵抗率は、第１の抵抗率より低い。いいかえれば、第１の抵抗率は、第２の抵抗率より高い。いいかえれば、高抵抗領域１６ａの抵抗率は、低抵抗領域１６ｂの抵抗率よりも高い。第１の抵抗率は、例えば、第２の抵抗率の１．１倍以上５倍以下である。
高抵抗領域１６ａの第１の抵抗率は、例えば、酸化物半導体層１６の中の、第１の電極１２と、ゲート電極１８の端部の第２の方向への延長線とを、第１の方向に結ぶ線分の中点（図１中のＭＰ１）近傍の抵抗率で代表させる。また、低抵抗領域１６ｂの第２の抵抗率は、例えば、酸化物半導体層１６の中の、第２の電極１４と、ゲート電極１８の端部の第２の方向への延長線とを、第１の方向に結ぶ線分の中点（図１中のＭＰ２）近傍の抵抗率で代表させる。
低抵抗領域１６ｂは第１の方向の第２の長さ（図１中のＬ２）を有する。第２の長さＬ２は、第２の電極１４からチャネル形成領域１６ｃまでの第１の方向の距離である。
第２の長さＬ２は、第１の長さＬ１よりも長い。いいかえれば、第１の長さＬ１は、第２の長さＬ２より短い。第２の長さＬ２は、例えば、第１の長さＬ１の１．１倍以上５倍以下である。
チャネル形成領域１６ｃは、高抵抗領域１６ａと低抵抗領域１６ｂの間に設けられる。チャネル形成領域１６ｃには、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。
チャネル形成領域１６ｃは、第３の抵抗率を有する。第３の抵抗率は、第１の抵抗率及び第２の抵抗率よりも高い。いいかえれば、チャネル形成領域１６ｃの抵抗率は、高抵抗領域１６ａ及び低抵抗領域１６ｂの抵抗率よりも高い。いいかえれば、高抵抗領域１６ａ及び低抵抗領域１６ｂの抵抗率は、チャネル形成領域１６ｃの抵抗率よりも低い。
例えば、チャネル形成領域１６ｃの酸素空孔濃度は、高抵抗領域１６ａ及び低抵抗領域１６ｂの酸素空孔濃度よりも低い。いいかえれば、高抵抗領域１６ａ及び低抵抗領域１６ｂの酸素空孔濃度は、チャネル形成領域１６ｃの酸素空孔濃度よりも高い。
ゲート電極１８は、酸化物半導体層１６に対向する。図２に示すように、ゲート電極１８は、酸化物半導体層１６を囲む。ゲート電極１８は、酸化物半導体層１６の周囲に設けられる。ゲート電極１８は、チャネル形成領域１６ｃを囲む。
ゲート電極１８は、例えば、金属、金属化合物、又は半導体である。ゲート電極１８は、例えば、タングステン（Ｗ）を含む。
ゲート電極１８の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
例えば、ゲート電極１８と対向するチャネル形成領域１６ｃの第１の方向の長さ（図１中のＬｃｈ）が、トランジスタ１００のチャネル長となる。
第１の方向の第１の電極１２とゲート電極１８との間の第１の距離（図１中のｄ１）は、第１の方向のゲート電極１８と第２の電極１４との間の第２の距離（図１中のｄ２）よりも小さい。いいかえれば、第１の方向のゲート電極１８と第２の電極１４との間の第２の距離ｄ２は、第１の方向の第１の電極１２とゲート電極１８との間の第１の距離ｄ１よりも大きい。
第１の距離ｄ１は、第１の電極１２からゲート電極１８の第１の電極１２側の端部までの第１の方向の距離である。第２の距離ｄ２は、第２の電極１４からゲート電極１８の第２の電極１４側の端部までの第１の方向の距離である。
第２の距離ｄ２は、例えば、第１の距離ｄ１の１．１倍以上５倍以下である。
ゲート絶縁層２０は、ゲート電極１８と酸化物半導体層１６との間に設けられる。ゲート絶縁層２０は、ゲート電極１８とチャネル形成領域１６ｃとの間に設けられる。ゲート絶縁層２０は、酸化物半導体層１６を囲んで設けられる。
ゲート絶縁層２０は、酸化物半導体層１６に接する。ゲート絶縁層２０は、チャネル形成領域１６ｃに接する。
ゲート絶縁層２０は、例えば、酸化物又は酸窒化物である。ゲート絶縁層２０は、例えば、酸化シリコン又は酸化アルミニウムを含む。ゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第１の絶縁層２４は、第１の電極１２とゲート電極１８との間に設けられる。第１の絶縁層２４は、酸化物半導体層１６を囲む。第１の絶縁層２４は、ゲート絶縁層２０を囲む。第１の絶縁層２４と酸化物半導体層１６との間に、ゲート絶縁層２０が設けられる。
第１の絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。第１の絶縁層２４は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。第１の絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。第１の絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
第２の絶縁層２６は、ゲート電極１８と第２の電極１４との間に設けられる。第２の絶縁層２６は、酸化物半導体層１６を囲む。第２の絶縁層２６は、ゲート絶縁層２０を囲む。第２の絶縁層２６と酸化物半導体層１６との間に、ゲート絶縁層２０が設けられる。
第２の絶縁層２６は、例えば、酸化物、窒化物、又は酸窒化物である。第２の絶縁層２６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。第２の絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。第２の絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図３は、比較例の半導体装置の模式断面図である。図３は、第１の実施形態の図１に対応する図である。
比較例の半導体装置はＭＯＳＦＥＴ９００である。比較例のＭＯＳＦＥＴ９００は、第１の方向の第１の電極１２とゲート電極１８との間の距離（図３中のｄ１’）は、第１の方向のゲート電極１８と第２の電極１４との間の距離（図３中のｄ２’）と等しい点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
高抵抗領域１６ａ及び低抵抗領域１６ｂの抵抗率は、チャネル形成領域１６ｃの抵抗率よりも低い。これは、例えば、高抵抗領域１６ａ及び低抵抗領域１６ｂの酸素空孔濃度が、チャネル形成領域１６ｃの酸素空孔濃度よりも高いことに起因する。
例えば、ＭＯＳＦＥＴ９００を製造する過程において、酸化物半導体層１６中の酸素が、第１の電極１２の側に拡散し離脱する。これにより、酸素空孔が形成され、チャネル形成領域１６ｃよりも酸素空孔濃度が高い高抵抗領域１６ａが形成される。
また、例えば、ＭＯＳＦＥＴ９００を製造する過程において、酸化物半導体層１６中の酸素が、第２の電極１４の側に拡散し離脱する。これにより、酸素空孔が形成され、チャネル形成領域１６ｃよりも酸素空孔濃度が高い低抵抗領域１６ｂが形成される。
例えば、酸化物半導体層１６から離脱する酸素の量が、酸化物半導体層１６の第１の電極１２側で、第２の電極１４側よりも相対的に少ないと、酸素空孔濃度が低抵抗領域１６ｂよりも低い高抵抗領域１６ａが酸化物半導体層１６の第１の電極１２側に形成される。
高抵抗領域１６ａの第１の抵抗率は、低抵抗領域１６ｂの第２の抵抗率よりも高くなる。また、高抵抗領域１６ａでは、低抵抗領域１６ｂに比べ酸素の拡散及び離脱が進んでいないため、高抵抗領域１６ａの第１の長さＬ１は、低抵抗領域１６ｂの第２の長さＬ２より短くなる。
ＭＯＳＦＥＴ９００において、ゲート電極１８と対向するチャネル形成領域１６ｃの第１の方向の長さ（図３中のＬｃｈ’）が、トランジスタ９００のチャネル長となる。例えば、ゲート電極１８と対向する低抵抗領域１６ｂの第１の方向の長さが長くなると、トランジスタ９００のチャネル長Ｌｃｈ’が短くなる。このため、ショートチャネル効果によりトランジスタ９００の閾値電圧が低下するという問題が生じる。
また、例えば、高抵抗領域１６ａとゲート電極１８が第１の方向に離間すると、ゲート電極１８と対向する高抵抗領域１６ａが存在しなくなり、トランジスタ９００のソース・ドレイン領域がチャネルに対してオフセットする構造となる。トランジスタ９００のソース・ドレイン領域がチャネルに対してオフセットすると、トランジスタ９００のオン電流が低下するという問題が生じる。
第１の実施形態のトランジスタ１００では、第１の方向の第１の電極１２とゲート電極１８との間の第１の距離（図１中のｄ１）は、第１の方向のゲート電極１８と第２の電極１４との間の第２の距離（図１中のｄ２）よりも小さい。
したがって、例えば、ゲート電極１８と対向する低抵抗領域１６ｂの第１の方向の長さは、比較例のトランジスタ９００に比べ短かくなる。したがって、トランジスタ１００のチャネル長Ｌｃｈが長くなり、ショートチャネル効果による閾値電圧の低下が抑制される。
また、例えば、ゲート電極１８に対向する高抵抗領域１６ａが存在する。このため、トランジスタ１００のソース・ドレイン領域がチャネルに対してオフセットする構造とはならない。したがって、トランジスタ１００のオン電流の低下が抑制できる。
以上、第１の実施形態によれば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制され、トランジスタ特性の優れた半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、基板を備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図４は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、トランジスタ２００を備える。図４は、第１の実施形態の図１に対応する図である。
トランジスタ２００は、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、及び第２の絶縁層２６を備える。酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。
高抵抗領域１６ａは、第１の領域の一例である。低抵抗領域１６ｂは第２の領域の一例である。チャネル形成領域１６ｃは第３の領域の一例である。
トランジスタ２００は、シリコン基板１０の上に設けられる。シリコン基板１０は、基板の一例である。
シリコン基板１０は、例えば、単結晶シリコンである。基板は、シリコン基板に限定されない。基板は、例えば、シリコン基板以外の半導体基板であっても構わない。基板は、例えば、絶縁基板であっても構わない。
第１の電極１２は、シリコン基板１０の上に設けられる。シリコン基板１０と第１の電極１２との間には、基板絶縁層２２が設けられる。基板絶縁層２２は、例えば、酸化シリコンを含む。
トランジスタ２００を製造する際、シリコン基板１０の上に、第１の電極１２、酸化物半導体層１６、第２の電極１４が、この順に形成される。
以上、第２の実施形態によれば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制され、トランジスタ特性の優れた半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の電極とゲート電極との間に設けられ、第１の層と、第１の層よりも誘電率の高い第２の層と、を含む絶縁層を更に備え、第２の層は、第１の層と第１の電極との間、又は、第１の層とゲート電極との間に設けられる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図５は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、トランジスタ３００を備える。図５は、第１の実施形態の図１に対応する図である。
トランジスタ３００は、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、及び第２の絶縁層２６を備える。酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。第１の絶縁層２４は、第１の層２４ａ及び第２の層２４ｂを含む。
高抵抗領域１６ａは、第１の領域の一例である。低抵抗領域１６ｂは第２の領域の一例である。チャネル形成領域１６ｃは第３の領域の一例である。第１の絶縁層２４は、絶縁層の一例である。
第２の層２４ｂは、第１の層２４ａとゲート電極１８との間に設けられる。
第２の層２４ｂは、第１の層２４ａよりも誘電率が高い。第２の層２４ｂは、第１の層２４ａに含まれる第１の材料よりも誘電率の高い第２の材料を含む。
第１の材料は、例えば、酸化シリコンである。第２の材料は、例えば、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、又は酸化ジルコニウムである。
第１の絶縁層２４が、第１の層２４ａと、第１の層２４ａよりも誘電率が高い第２の層２４ｂを含むことで、第１の電極１２とゲート電極１８との間のリーク電流の抑制が可能である。したがって、例えば、第１の実施形態のトランジスタ１００よりも、更に、第１の方向の第１の電極１２とゲート電極１８との間の第１の距離（図５中のｄ１）が短くできる。
（第１の変形例）
図６は、第３の実施形態の第１の変形例の半導体装置の模式断面図である。第３の実施形態の第１の変形例の半導体装置は、トランジスタ３０１を備える。
トランジスタ３０１は、第２の層２４ｂは、第１の電極１２と第１の層２４ａとの間に設けられる点で、第３の実施形態のトランジスタ３００と異なる。第１の変形例のトランジスタ３０１によれば、第１の電極１２とゲート電極１８との間のリーク電流の抑制が可能である。
（第２の変形例）
図７は、第３の実施形態の第２の変形例の半導体装置の模式断面図である。第３の実施形態の第２の変形例の半導体装置は、トランジスタ３０２を備える。
トランジスタ３０２は、第１の絶縁層２４は、第１の電極１２と第１の層２４ａとの間に設けられる第３の層２４ｃを、更に含む点で、第３の実施形態のトランジスタ３００と異なる。
第３の層２４ｃは、第１の層２４ａよりも誘電率が高い。第３の層２４ｃは、第１の層２４ａに含まれる第１の材料よりも誘電率の高い第３の材料を含む。第１の層２４ａは、第２の層２４ｂと第３の層２４ｃとの間に設けられる。
第１の材料は、例えば、酸化シリコンである。第３の材料は、例えば、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、又は酸化ジルコニウムである。
第２の変形例のトランジスタ３０３によれば、第１の電極１２とゲート電極１８との間のリーク電流を更に抑制することが可能である。
以上、第３の実施形態及び変形例によれば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制され、トランジスタ特性の優れた半導体装置が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の方向に平行な断面において、第１の電極と酸化物半導体層の界面の第１の方向に直交する第２の方向の長さは、第２の電極と酸化物半導体層の界面の第２の方向の長さよりも短い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図８は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、トランジスタ４００を備える。図８は、第１の実施形態の図１に対応する図である。
トランジスタ４００は、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、及び第２の絶縁層２６を備える。酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。
高抵抗領域１６ａは、第１の領域の一例である。低抵抗領域１６ｂは第２の領域の一例である。チャネル形成領域１６ｃは第３の領域の一例である。
図８に示すように、第１の方向に平行な断面において、第１の電極１２と酸化物半導体層１６の界面の第１の方向に直交する第２の方向の長さ（図８中のＬｘ）は、第２の電極１４と酸化物半導体層１６の界面の第２の方向の長さ（図８中のＬｙ）よりも短い。いいかえれば、第２の電極１４と酸化物半導体層１６の界面の第２の方向の長さＬｙは、第１の電極１２と酸化物半導体層１６の界面の第２の方向の長さＬｘよりも長い。第１の方向に平行な断面において、酸化物半導体層１６の側面は、順テーパ形状を有する。
第１の方向に垂直な断面において、酸化物半導体層１６の第２の方向の幅は、例えば、第２の電極１４から第１の電極１２に向かって小さくなる。
第２の電極１４と酸化物半導体層１６の界面の第２の方向の長さＬｙを、第１の電極１２と酸化物半導体層１６の界面の第２の方向の長さＬｘよりも長くすることで、第２の電極１４と酸化物半導体層１６との接触面積が、第１の電極１２と酸化物半導体層１６との接触面積よりも大きくなる。したがって、例えば、第２の電極１４と酸化物半導体層１６との接触抵抗を小さくすることができる。
以上、第４の実施形態によれば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制され、トランジスタ特性の優れた半導体装置が実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、コア絶縁層を含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図９は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、トランジスタ５００を備える。図９は、第１の実施形態の図１に対応する図である。
トランジスタ５００は、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、第２の絶縁層２６、コア絶縁層３０を備える。酸化物半導体層１６は、高抵抗領域１６ａ、低抵抗領域１６ｂ、及びチャネル形成領域１６ｃを含む。
高抵抗領域１６ａは、第１の領域の一例である。低抵抗領域１６ｂは第２の領域の一例である。チャネル形成領域１６ｃは第３の領域の一例である。
コア絶縁層３０は、第１の方向に垂直な面において、酸化物半導体層１６に囲まれる。コア絶縁層３０は、例えば、ゲート電極１８を含み、第１の方向に垂直な断面において、酸化物半導体層１６に囲まれる。
コア絶縁層３０は、例えば、酸化物、窒化物、又は酸窒化物である。コア絶縁層３０は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。コア絶縁層３０は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。コア絶縁層３０は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
トランジスタ５００は、コア絶縁層３０を含むことで、例えば、酸化物半導体層１６のチャネル形成領域１６ｃの体積が低下し、トランジスタ５００のオフリーク電流が低減する。
以上、第５の実施形態によれば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制され、トランジスタ特性の優れた半導体装置が実現できる。
（第６の実施形態）
第６の実施形態の半導体記憶装置は、第１の実施形態の半導体装置と、第１の電極又は第２の電極に電気的に接続されたキャパシタと、を備える。
第６の実施形態の半導体記憶装置は、半導体メモリ６００である。第６の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ６００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第６の実施形態の半導体記憶装置の等価回路図である。図１０は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。
半導体メモリ６００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図１０で、破線で囲まれた領域がメモリセルＭＣである。
ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。
メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。
例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。
また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。
図１１は、第６の実施形態の半導体記憶装置の模式断面図である。図１１は、半導体メモリ６００のメモリセルＭＣの断面を示す。
半導体メモリ６００は、シリコン基板１０、スイッチングトランジスタＴＲ、キャパシタＣＡ、第１の層間絶縁層５０、及び第２の層間絶縁層５２を含む。
スイッチングトランジスタＴＲは、第１の電極１２、第２の電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２４、及び第２の絶縁層２６を備える。
スイッチングトランジスタＴＲは、第１の実施形態のトランジスタ１００と同様の構造を有する。
キャパシタＣＡは、シリコン基板１０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板１０と第１の電極１２との間に設けられる。キャパシタＣＡは、第１の電極１２に電気的に接続される。
キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、第１の電極１２に電気的に接続される。セル電極７１は、例えば、第１の電極１２に接する。
セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
ゲート電極１８は、例えば、図示しないワード線ＷＬに電気的に接続される。第２の電極１４は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。
半導体メモリ６００は、オフ動作時のチャネルリーク電流が極めて小さい酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、電荷保持特性に優れたＤＲＡＭが実現する。
また、半導体メモリ６００のスイッチングトランジスタＴＲは、例えば、トランジスタの閾値電圧の低下及びオン電流の低下が抑制される。よって、半導体メモリ６００の動作特性が向上する。
第６の実施形態においては、第１の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第２ないし第５の実施形態のトランジスタが適用される半導体メモリであっても構わない。
第６の実施形態においては、セル電極が第１の電極１２に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が第２の電極１４に電気的に接続される半導体メモリであっても構わない。
キャパシタＣＡは、スイッチングトランジスタＴＲの上に設けられる構造であっても構わない。シリコン基板１０とキャパシタＣＡとの間に、スイッチングトランジスタＴＲが設けられる構造であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 第１の電極
１４ 第２の電極
１６ 酸化物半導体層
１６ａ 高抵抗領域（第１の領域）
１６ｂ 低抵抗領域（第２の領域）
１６ｃ チャネル形成領域（第３の領域）
１８ ゲート電極
２０ ゲート絶縁層
２４ 第１の絶縁層（絶縁層）
２４ａ 第１の層
２４ｂ 第２の層
２４ｃ 第３の層
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
３００ トランジスタ（半導体装置）
４００ トランジスタ（半導体装置）
５００ トランジスタ（半導体装置）
６００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ
ｄ１ 第１の距離
ｄ２ 第２の距離
Ｌ１ 第１の長さ
Ｌ２ 第２の長さ

Claims (20)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層であって、
    第１の領域と、前記第１の領域と前記第２の電極との間の第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域を含み、
    前記第１の領域の第１の抵抗率は前記第２の領域の第２の抵抗率より高い、酸化物半導体層と、
    前記第３の領域を囲むゲート電極と、
    前記ゲート電極と前記第３の領域との間に設けられたゲート絶縁層と、
    を備え、
    前記第１の電極から前記第２の電極に向かう第１の方向の前記第１の電極と前記ゲート電極との間の第１の距離は、前記第１の方向の前記ゲート電極と前記第２の電極との間の第２の距離よりも小さい、半導体装置。
  2. 前記第２の距離は前記第１の距離の１．１倍以上５倍以下である請求項１記載の半導体装置。
  3. 前記第１の抵抗率は前記第２の抵抗率の１．１倍以上５倍以下である請求項１記載の半導体装置。
  4. 前記第１の電極と前記ゲート電極との間に設けられ、第１の層と、前記第１の層よりも誘電率の高い第２の層と、を含む絶縁層を更に備え、
    前記第２の層は、前記第１の層と前記第１の電極との間、又は、前記第１の層と前記ゲート電極との間に設けられる請求項１記載の半導体装置。
  5. 前記絶縁層は、前記第１の層よりも誘電率の高い第３の層を、更に含み、
    前記第１の層は、前記第２の層と前記第３の層との間に設けられる請求項４記載の半導体装置。
  6. 前記第１の方向に平行な断面において、前記第１の電極と前記酸化物半導体層の界面の前記第１の方向に直交する第２の方向の長さは、前記第２の電極と前記酸化物半導体層の界面の前記第２の方向の長さよりも短い請求項１記載の半導体装置。
  7. 請求項１記載の半導体装置と、
    前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
    を備える半導体記憶装置。
  8. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層と、
    前記酸化物半導体層を囲むゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁層と、
    前記第２の電極との間に前記第１の電極が設けられた基板と、
    を備え、
    前記第１の電極から前記第２の電極に向かう第１の方向の前記第１の電極と前記ゲート電極との間の第１の距離は、前記第１の方向の前記ゲート電極と前記第２の電極との間の第２の距離よりも小さい、半導体装置。
  9. 前記第２の距離は前記第１の距離の１．１倍以上５倍以下である請求項８記載の半導体装置。
  10. 前記第１の電極と前記ゲート電極との間に設けられ、第１の層と、前記第１の層よりも誘電率の高い第２の層と、を含む絶縁層を更に備え、
    前記第２の層は、前記第１の層と前記第１の電極との間、又は、前記第１の層と前記ゲート電極との間に設けられる請求項１記載の半導体装置。
  11. 前記絶縁層は、前記第１の層よりも誘電率の高い第３の層を、更に含み、
    前記第１の層は、前記第２の層と前記第３の層との間に設けられる請求項１０記載の半導体装置。
  12. 前記第１の方向に平行な断面において、前記第１の電極と前記酸化物半導体層の界面の前記第１の方向に直交する第２の方向の長さは、前記第２の電極と前記酸化物半導体層の界面の前記第２の方向の長さよりも短い請求項８記載の半導体装置。
  13. 前記基板は、半導体基板である請求項８記載の半導体装置。
  14. 請求項８記載の半導体装置と、
    前記基板と前記第１の電極との間に設けられ、前記第１の電極に電気的に接続されたキャパシタと、
    を備える半導体記憶装置。
  15. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物半導体層であって、
    第１の領域と、前記第１の領域と前記第２の電極との間の第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域を含み、
    前記第１の領域の第１の抵抗率及び前記第２の領域の第２の抵抗率は、前記第３の領域の第３の抵抗率より低く、
    前記第１の領域の前記第１の電極から前記第２の電極に向かう第１の方向の第１の長さは、前記第２の領域の前記第１の方向の第２の長さよりも短い、酸化物半導体層と、
    前記第３の領域を囲むゲート電極と、
    前記ゲート電極と前記第３の領域との間に設けられたゲート絶縁層と、
    を備え、
    前記第１の方向の前記第１の電極と前記ゲート電極との間の第１の距離は、前記第１の方向の前記ゲート電極と前記第２の電極との間の第２の距離よりも小さい、半導体装置。
  16. 前記第２の長さは前記第１の長さの１．１倍以上５倍以下である請求項１５記載の半導体装置。
  17. 前記第１の電極と前記ゲート電極との間に設けられ、第１の層と、前記第１の層よりも誘電率の高い第２の層と、を含む絶縁層を更に備え、
    前記第２の層は、前記第１の層と前記第１の電極との間、又は、前記第１の層と前記ゲート電極との間に設けられる請求項１５記載の半導体装置。
  18. 前記絶縁層は、前記第１の層よりも誘電率の高い第３の層を、更に含み、
    前記第１の層は、前記第２の層と前記第３の層との間に設けられる請求項１７記載の半導体装置。
  19. 前記第１の方向に平行な断面において、前記第１の電極と前記酸化物半導体層の界面の前記第１の方向に直交する第２の方向の長さは、前記第２の電極と前記酸化物半導体層の界面の前記第２の方向の長さよりも短い請求項１５記載の半導体装置。
  20. 請求項１５記載の半導体装置と、
    前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
    を備える半導体記憶装置。
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