JP2023118319A

JP2023118319A - 処理回路

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Publication number: JP2023118319A
Application number: JP2022021221A
Authority: JP
Inventors: 和宏松並; Kazuhiro Matsunami
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2022-02-15
Filing date: 2022-02-15
Publication date: 2023-08-25
Also published as: US20230259417A1

Abstract

【課題】不揮発性メモリにおいては、データ保持特性を向上することが好ましい。【解決手段】第１ビット、第２ビットおよび第３ビットを含む複数ビットのデータの処理回路であって、データの各ビットのビット値と、第１メモリ符号と、第２メモリ符号とを記憶するメモリ部と、メモリ部が記憶している第１ビットのビット値とメモリ部が記憶している第２ビットのビット値が一致するか否かを示す第１生成符号と、メモリ部が記憶している第２ビットのビット値とメモリ部が記憶している第３ビットのビット値が一致するか否かを示す第２生成符号とを生成する符号生成部と、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果に基づいて、メモリ部が記憶している第２ビットのビット値に誤りが生じたかを判定する判定部とを備える処理回路を提供する。【選択図】図６

Description

本発明は、処理回路に関する。

従来、半導体装置においてＥＰＲＯＭ等の不揮発性メモリに記憶したデータの外的ノイズに対する耐性を向上する技術が知られている（例えば、特許文献１－２参照）。
特許文献１特開平６－２７４４２１号公報
特許文献２特許第６５６５４０２号
特許文献３特開２０１５－２０１６４５号公報

不揮発性メモリにおいては、データ保持特性を向上することが好ましい。

上記課題を解決するために、本発明の一つの態様においては、第１ビット、第２ビットおよび第３ビットを含む複数ビットのデータの処理回路を提供する。前記処理回路は、メモリ部を備えてよい。前記メモリ部は、前記データの各ビットのビット値と、前記第１ビットのビット値と前記第２ビットのビット値が一致するか否かを示す第１メモリ符号と、前記第２ビットのビット値と前記第３ビットのビット値が一致するか否かを示す第２メモリ符号とを記憶してよい。処理回路は、符号生成部を備えてよい。前記符号生成部は、前記メモリ部が記憶している前記第１ビットのビット値と前記メモリ部が記憶している前記第２ビットのビット値が一致するか否かを示す第１生成符号と、前記メモリ部が記憶している前記第２ビットのビット値と前記メモリ部が記憶している前記第３ビットのビット値が一致するか否かを示す第２生成符号とを生成してよい。処理回路は、判定部を備えてよい。前記判定部は、前記第１メモリ符号と前記第１生成符号を比較した結果および前記第２メモリ符号と前記第２生成符号を比較した結果に基づいて、前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたかを判定してよい。

前記処理回路は、訂正部を備えてよい。前記訂正部は、前記判定部において前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたと判定された場合に、前記メモリ部が記憶している前記第２ビットのビット値を訂正して出力してよい。

前記判定部は、前記第１メモリ符号と前記第１生成符号が異なる場合でかつ前記第２メモリ符号と前記第２生成符号が異なる場合に、前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたと判定してよい。

前記判定部は、前記第１メモリ符号と前記第１生成符号が同一の場合または前記第２メモリ符号と前記第２生成符号が同一の場合に、前記メモリ部が記憶している前記第２ビットのビット値は正しいと判定してよい。

前記判定部は、第１排他的論理和回路を有してよい。前記第１排他的論理和回路は、前記第１メモリ符号と前記第１生成符号の排他的論理和を出力してよい。前記判定部は、第２排他的論理和回路を有してよい。前記第２排他的論理和回路は、前記第２メモリ符号と前記第２生成符号の排他的論理和を出力してよい。前記判定部は、論理積回路を有してよい。前記論理積回路は、前記第１排他的論理和回路の出力と前記第２排他的論理和回路の出力の論理積を出力してよい。

前記第１メモリ符号は、前記第１ビットのビット値と前記第２ビットのビット値の排他的論理和であってよい。前記第２メモリ符号は、前記第２ビットのビット値と前記第３ビットのビット値の排他的論理和であってよい。

前記第１生成符号は、前記メモリ部が記憶している前記第１ビットのビット値と前記メモリ部が記憶している前記第２ビットのビット値の排他的論理和であってよい。前記第２生成符号は、前記メモリ部が記憶している前記第２ビットのビット値と前記メモリ部が記憶している前記第３ビットのビット値の排他的論理和であってよい。

前記データは、圧力センサの出力を補正する補正用データであってよい。

前記メモリ部は、前記データの各ビットのビット値をそれぞれ記憶する複数の素子を含んでよい。前記複数の素子の内それぞれの素子は、高電位線と基準電位線との間に並列に設けられてよい。

前記第１ビットのビット値を記憶する前記素子、前記第２ビットのビット値を記憶する前記素子、前記第３ビットのビット値を記憶する前記素子は、隣接して配置されなくてよい。

前記複数の素子は、前記第１メモリ符号および前記第２メモリ符号を含む各メモリ符号をそれぞれ記憶する複数の素子を含んでよい。

前記第１ビットのビット値を記憶する前記素子、前記第２ビットのビット値を記憶する前記素子、前記第３ビットのビット値を記憶する前記素子、前記第１メモリ符号を記憶する前記素子、前記第２メモリ符号を記憶する前記素子は、隣接して配置されなくてよい。

前記符号生成部は、前記素子から出力される前記データの各ビットのビット値から前記第１生成符号および前記第２生成符号を生成してよい。

前記高電位線または前記基準電位線は、分岐する配線を含んでよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係るセンサ装置１００の一例を示すブロック図である。比較例に係る処理回路２０の構成を示す図である。図２の比較例に係る処理回路２０のモード毎の補正可否をまとめた表である。他の比較例に係る処理回路２０の構成を示す図である。図４の比較例に係る処理回路２０のモード毎の補正可否をまとめた表である。実施例に係る処理回路２０の構成を示す図である。図６の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。メモリ部５２が含む素子８２の配線の一例を示す図である。他の実施例に係る処理回路２０の構成を示す図である。図９の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。他の実施例に係る処理回路２０の構成を示す図である。図１１の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。メモリ部５２が含む素子８２の配線の他の例を示す図である。メモリ部５２が含む素子８２の配線の他の例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

以下の説明では、センサ素子の検出値の補正を例として説明するが、センサ素子の検出値の補正に限ったものではない。例えば、スイッチング素子の特性バラツキの補正用のデータを記憶する不揮発性メモリに用いることもできる。

図１は、本発明の一つの実施形態に係るセンサ装置１００の一例を示すブロック図である。一例としてセンサ装置１００は、自動車用、医療用または産業用などの各種装置に用いられる。センサ装置１００は、圧力センサまたは加速度センサ等の、所定の物理量を検出するセンサ素子５０を含んでいてよく、外部のセンサ素子５０の検出値を処理する装置であってもよい。センサ素子５０は、例えば半導体基板に形成された素子である。本例においてセンサ素子５０は、圧力センサである。

本例のセンサ装置１００は、処理回路２０、センサ素子５０および補正演算部７０（補正部）を備える。センサ装置１００は、増幅回路６０および出力部８０のうちの少なくとも一部を更に備えてよい。また、センサ装置１００は、半導体基板に形成されたセンサ素子５０と、センサ素子５０以外の構成について同一の半導体基板に形成された半導体装置９０とからなる構成としてもよい。

処理回路２０は、センサ素子５０（圧力センサ）の検出値（補正対象）を補正する補正用データを記憶する。補正用データは、センサ素子５０の感度調整、温度特性調整等に用いられるデータである。処理回路２０は、補正用メモリであってよい。処理回路２０には、センサ装置１００の出荷時、実装時、その他のタイミングにおいて、補正用データが予め入力されてよい。補正用データは、センサ装置１００を所定の環境で動作させた動作結果に基づいて生成してよい。例えば補正用データは、センサ素子５０の検出値を動作結果に変換するデータであってよい。

処理回路２０は、例えばフラッシュメモリ、ＥＰＲＯＭまたはＥＥＰＲＯＭ等の不揮発性メモリである。処理回路２０は、複数の不揮発性メモリと回路の組み合わせであってよい。処理回路２０は、所定の物理量を保存することによってデジタルデータを記憶する。一例として所定の物理量は、フローティングゲートに蓄積された電荷量である。処理回路２０は、保存した物理量が所定の閾値以上か否かに応じた、２値のデータを出力してよい。本例では、保存した電荷が所定の閾値以上である場合、処理回路２０は「１」のビット値を出力し、保存した電荷が所定の閾値以下である場合、処理回路２０は「０」のビット値を出力する。処理回路２０が出力した補正用データは、レジスタ等の補助メモリに一時的に記憶されてもよい。

増幅回路６０は、センサ素子５０が出力する検出信号の振幅を増幅して出力する。検出信号は、センサ素子５０が検出した検出値を示す信号である。補正演算部７０は、増幅回路６０が出力した検出信号を、補正用データを用いて補正する。出力部８０は、センサ素子５０の検出値を示すデータ出力として、補正演算部７０により補正された検出信号に応じたデジタルデータを出力する。なお補正用データは、センサ素子５０および増幅回路６０の少なくとも一方にも入力されてよい。補正用データを用いた補正処理の少なくとも一部が、センサ素子５０または増幅回路６０で行われてよい。

図２は、比較例に係る処理回路２０の構成を示す図である。図２では、処理回路２０の入力直後（初期）状態、電荷引抜（１→０）状態、電荷注入（０→１）状態をそれぞれ示している。図２において、処理回路２０が記憶している記憶データ２２を左から順に記憶データ２２－１～２２－３２とし、処理回路２０が出力する出力データ２６を左から順に出力データ２６－１～２６－１６とする。図２において記憶データ２２－５のビット値は、「１」である。図２において出力データ２６－５のビット値は、「０」である。本例において、記憶データ２２は３２ビットであり、出力データ２６は１６ビットである。本明細書において、データのビット値に誤りが生じた場合「０'」、「１'」のように「'」を付して示す。

処理回路２０が保存する物理量は、データ書込直後に比べて、経時的に変動する場合がある。例えばフローティングゲートに蓄積された電荷は、放電等による自然劣化、酸化膜欠陥等によるリーク、または、外的ノイズによる引き抜き等により減少し得る。電荷引き抜きの場合、データのビット値が「１」から「０'」に変化する。また外的ノイズによって電荷が注入される場合もあり得る。電荷注入の場合、データのビット値が「０」から「１'」に変化する。

本例において、処理回路２０は、論理和回路２４を有する。論理和回路２４は、２つの記憶データ２２の論理和を出力データ２６として出力する。図２において、論理和回路２４を左から順に論理和回路２４－１～２４－１６とする。図２において、論理和回路２４－ｎは、記憶データ２２－（２ｎ－１）と記憶データ２２－２ｎの論理和を出力データ２６－ｎとして出力する（ｎは１から１６までの整数）。例えば、論理和回路２４－７は、記憶データ２２－１３と記憶データ２２－１４の論理和を出力データ２６－７として出力する。入力直後（初期）状態においては、誤りが生じていないため、記憶データ２２－（２ｎ－１）と記憶データ２２－２ｎには、同一のビット値が記憶されている。

次に電荷引き抜きが生じた場合を説明する。例えば、記憶データ２２－６に誤りが生じた場合、記憶データ２２－６のビット値が「０'」となる。この場合、記憶データ２２－６と論理和を計算するもう一方の記憶データ２２－５のビット値に誤りが生じていないため、出力データ２６－３のビット値は入力直後（初期）状態と同一の「１」となる。このように図２の比較例において電荷引き抜きが生じた場合ビット毎に２個の記憶データ２２を論理和回路２４に入力し、出力データ２６としているため、記憶データ２２の一方で電荷引き抜きが生じた場合でも、出力データ２６の出力を維持することができる。

記憶データ２２－１３と記憶データ２２－１４に誤りが生じた場合、記憶データ２２－１３と記憶データ２２－１４のビット値が「０'」となる。この場合、記憶データ２２－１３と記憶データ２２－１４の論理和を計算すると、出力データ２６－７のビット値は入力直後（初期）状態と異なる「０'」となる。したがって、記憶データ２２において２ビット連続で電荷引き抜きが生じた場合、出力データ２６に誤りが生じてしまう場合がある。なお記憶データ２２－１６、記憶データ２２－１７のように互いに論理和をとらない記憶データ２２で電荷引き抜きが生じた場合は、論理和を計算するもう一方の記憶データ２２に誤りが生じてなければ出力データ２６に誤りが生じない。

次に電荷注入が生じた場合を説明する。例えば、記憶データ２２－９に誤りが生じた場合、記憶データ２２－９のビット値が「１'」となる。この場合、記憶データ２２－１０と論理和を計算すると、出力データ２６－５のビット値は入力直後（初期）状態と異なる「１'」となる。

図３は、図２の比較例に係る処理回路２０のモード毎の補正可否をまとめた表である。電荷引き抜きが生じた場合、１ビットのみに誤りが生じていれば、誤りを補正可能である。つまり、出力データ２６に誤りが生じない。電荷引き抜きが生じた場合、２ビット連続で誤りが生じていれば、出力データ２６に誤りが生じる可能性がある。電荷引き抜きが生じた場合、３ビット連続で誤りが生じていれば、出力データ２６に誤りが生じる。また電荷注入が生じた場合、１ビットのみに誤りが生じているときでも、出力データ２６に誤りが生じる。

図４は、他の比較例に係る処理回路２０の構成を示す図である。図４では、処理回路２０の入力直後（初期）状態、電荷引抜（１→０）状態、電荷注入（０→１）状態をそれぞれ示している。図４において、処理回路２０が記憶している記憶データ３２を左から順に記憶データ３２－１～３２－４８とし、処理回路２０が出力する出力データ３６を左から順に出力データ３６－１～３６－１６とする。図４において記憶データ３２－５のビット値は、「０」である。図４において出力データ３６－５のビット値は、「０」である。本例において、記憶データ３２は４８ビットであり、出力データ３６は１６ビットである。

本例において、処理回路２０は、多数決回路３４を有する。多数決回路３４は、３つの記憶データ３２の多数決を出力データ３６として出力する。例えば３つの記憶データ３２のビット値が「１」、「０」、「０」の場合、出力データのビット値は「０」となる。図４において、多数決回路３４を左から順に多数決回路３４－１～３４－１６とする。図４において、多数決回路３４－ｎは、記憶データ３２－（３ｎ－２）と、記憶データ３２－（３ｎ－１）と、記憶データ３２－３ｎとの多数決を出力データ３６－ｎとして出力する（ｎは１から１６までの整数）。例えば、多数決回路３４－８は、記憶データ３２－２２と、記憶データ３２－２３と、記憶データ３２－２４との多数決を出力データ３６－８として出力する。入力直後（初期）状態においては、誤りが生じていないため、記憶データ３２－（３ｎ－２）と、記憶データ３２－（３ｎ－１）と、記憶データ３２－３ｎには、同一のビット値が記憶されている。

次に電荷引き抜きが生じた場合を説明する。例えば、記憶データ３２－９に誤りが生じた場合、記憶データ３２－９のビット値が「０'」となる。この場合、記憶データ３２－９と多数決を計算するもう２つの記憶データ３２のビット値に誤りが生じていないため、出力データ３６－３のビット値は入力直後（初期）状態と同一の「１」となる。このように図４の比較例において電荷引き抜きが生じた場合ビット毎に３個の記憶データ３２の多数決を出力データ３６としているため、記憶データ３２の１つで電荷引き抜きが生じても、出力データ３６の出力を維持することができる。ただ図４の比較例では記憶データ３２の数が増加してしまうため、記憶データ３２の書き込み回路面積が増加してしまう。

記憶データ３２－１９と記憶データ３２－２０に誤りが生じた場合、記憶データ３２－１９と記憶データ３２－２０のビット値が「０'」となる。この場合多数決を計算すると、出力データ３６－７のビット値は入力直後（初期）状態と異なる「０'」となる。したがって、記憶データ３２において２ビット連続で電荷引き抜きが生じた場合、出力データ３６に誤りが生じてしまう場合がある。なお記憶データ３２－２４、記憶データ３２－２５のように互いに多数決をとらない記憶データ３２で電荷引き抜きが生じた場合は、多数決を計算する他の記憶データ３２に誤りが生じてなければ出力データ３６に誤りが生じない。

次に電荷注入が生じた場合を説明する。例えば、記憶データ３２－５に誤りが生じた場合、記憶データ３２－５のビット値が「１'」となる。この場合、記憶データ３２－５と多数決を計算するもう２つの記憶データ３２のビット値に誤りが生じていないため、出力データ３６－２のビット値は入力直後（初期）状態と同一の「０」となる。このように図４の比較例においてビット毎に３個の記憶データ３２の多数決を出力データ３６としているため、記憶データ３２の１つで電荷注入が生じても、出力データ３６の出力を維持することができる。

記憶データ３２－２８と記憶データ３２－２９に誤りが生じた場合、記憶データ３２－２８と記憶データ３２－２９のビット値が「１'」となる。この場合、多数決を計算すると、出力データ３６－１０のビット値は入力直後（初期）状態と異なる「１'」となる。したがって、記憶データ３２において２ビット連続で電荷注入が生じた場合、出力データ３６に誤りが生じてしまう場合がある。なお記憶データ３２－３３、記憶データ３２－３４のように互いに多数決をとらない記憶データ３２で電荷注入が生じた場合は、多数決を計算する他の記憶データ３２に誤りが生じてなければ出力データ３６に誤りが生じない。

図５は、図４の比較例に係る処理回路２０のモード毎の補正可否をまとめた表である。電荷引き抜き、電荷注入両方の場合、１ビットのみに誤りが生じていれば、誤りを補正可能である。つまり、出力データ３６に誤りが生じない。電荷引き抜き、電荷注入両方の場合、２ビット連続で誤りが生じていれば、出力データ３６に誤りが生じる可能性がある。電荷引き抜き、電荷注入両方の場合、３ビット連続で誤りが生じていれば、出力データ３６に誤りが生じる。

以上のように、比較例に係る図２、図４の処理回路２０の場合、２ビット連続で誤りが生じると、誤りが生じる可能性があり、冗長性を担保することができない。また比較例に係る図２、図４の処理回路２０のように記憶データを組み合わせる場合、配線効率を上げ、ＩＣチップの増大を抑制するために、隣接するＥＰＲＯＭや半導体基板上の配置が近いＥＰＲＯＭ同士を組み合わせるのが一般的である。放電等による自然劣化の場合、全てのＥＰＲＯＭの電荷が同じように抜けるため、冗長性が得られない。また酸化膜欠陥等によるリークの場合、電荷保持性能が低いＥＰＲＯＭにおける酸化膜内の微小な結晶欠陥によるリークパスであるため、隣接するＥＰＲＯＭで同時にこの結晶欠陥が発生する確率は、隣接しないＥＰＲＯＭで同時にこの結晶欠陥が発生する確率と大きく変わらないため、隣接するＥＰＲＯＭ同士を組み合わせても冗長性が得られる。また隣接するＥＰＲＯＭは外的ノイズの影響が同程度であり、外的ノイズによるフローティングゲートからの電荷抜けやフローティングゲートへの電荷注入については、隣接するＥＰＲＯＭでほぼ同じように発生してしまい、隣接する複数のＥＰＲＯＭが同時に変化してしまうため、冗長性が得られない。したがって、簡単な論理回路の追加によって、ＥＰＲＯＭの数を増やすことなく、１つのＥＰＲＯＭまたは複数の連続するＥＰＲＯＭのデータのビット値に誤りが生じた場合でも補正用データを保持できることが好ましい。なお「隣接」については、図８で説明する。

図６は、実施例に係る処理回路２０の構成を示す図である。図６では、処理回路２０の入力直後（初期）状態を示している。図６の処理回路２０は、メモリ部５２、符号生成部５４、判定部５６および訂正部５８を備える。図６において、処理回路２０に入力される入力データ４２を左から順に入力データ４２－１～４２－１６とし、処理回路２０が出力する出力データ４６を左から順に出力データ４６－１～４６－１６とする。図６において入力データ４２－９のビット値は、「１」である。図６において出力データ４６－９のビット値は、「１」である。図６において、処理回路２０が入力データ４２－９のビット値を出力する例を説明する。他の入力データ４２においても、入力データ４２－９と同様の処理が実施されてよい。図６において、配線中の「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」は、それぞれ配線中の「Ａ'」、「Ｂ'」、「Ｃ'」、「Ｄ'」と接続する。

メモリ部５２は、記憶データ４４を記憶する。メモリ部５２が記憶する記憶データ４４を左から順に記憶データ４４－１～４４－３２とする。記憶データ４４は、入力データ４２の各ビットのビット値と、特定の２つの入力データ４２のビット値の排他的論理和を含む。排他的論理和の計算では、ビット値が一致するか否かを示す符号を出力する。つまり、特定の２つの入力データ４２のビット値が異なれば排他的論理和の出力は「１」となり、特定の２つの入力データ４２のビット値が同一であれば排他的論理和の出力は「０」となる。特定の２つの入力データ４２のビット値の排他的論理和とは、本例において１つ飛ばしで配置された入力データ４２のビット値の排他的論理和である。具体的には図６の記憶データ４４は、入力データ４２－７のビット値と入力データ４２－９のビット値の排他的論理和、入力データ４２－９のビット値と入力データ４２－１１のビット値の排他的論理和を含む。

入力データ４２－９に関連する記憶データ４４を説明する。記憶データ４４－１３には、入力データ４２－７のビット値が記憶される。入力データ４２－７は、第１ビットの例である。図６において記憶データ４４－１３のビット値は、「１」である。記憶データ４４－１７には、入力データ４２－９のビット値が記憶される。入力データ４２－９は、第２ビットの例である。図６において記憶データ４４－１７のビット値は、「１」である。記憶データ４４－２１には、入力データ４２－１１のビット値が記憶される。入力データ４２－１１は、第３ビットの例である。図６において記憶データ４４－２１のビット値は、「０」である。処理回路２０は、第１ビット、第２ビットおよび第３ビットを含む複数ビットの入力データ４２を処理する。

記憶データ４４－１５には、入力データ４２－７のビット値と入力データ４２－９のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－１は、入力データ４２－７のビット値と入力データ４２－９のビット値の排他的論理和を記憶データ４４－１５に出力する。記憶データ４４－１５は、第１メモリ符号の例である。記憶データ４４－１５のビット値は、「０」である。第１メモリ符号は、第１ビットのビット値と第２ビットのビット値の排他的論理和であってよい。記憶データ４４－１９には、入力データ４２－９のビット値と入力データ４２－１１のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－２は、入力データ４２－９のビット値と入力データ４２－１１のビット値の排他的論理和を記憶データ４４－１９に出力する。記憶データ４４－１９は、第２メモリ符号の例である。記憶データ４４－１９のビット値は、「１」である。第２メモリ符号は、第２ビットのビット値と第３ビットのビット値の排他的論理和であってよい。以上まとめると、メモリ部５２は、第１ビット、第２ビット、第３ビット、第１メモリ符号および第２メモリ符号を記憶する。

符号生成部５４は、メモリ部５２が記憶している特定の２つの入力データ４２が一致するか否かを示す生成符号を生成する。本例において符号生成部５４は、メモリ部５２が記憶している第１ビットのビット値とメモリ部５２が記憶している第２ビットのビット値が一致するか否かを示す第１生成符号と、メモリ部５２が記憶している第２ビットのビット値とメモリ部５２が記憶している第３ビットのビット値が一致するか否かを示す第２生成符号とを生成する。本例において符号生成部５４は、排他的論理和回路６４－１および排他的論理和回路６４－２を有する。本例において排他的論理和回路６４－１は、記憶データ４４－１３のビット値と記憶データ４４－１７のビット値の排他的論理和を出力する。排他的論理和回路６４－１の出力は、第１生成符号の一例である。第１生成符号は、メモリ部５２が記憶している第１ビットのビット値とメモリ部５２が記憶している第２ビットのビット値の排他的論理和であってよい。本例において排他的論理和回路６４－２は、記憶データ４４－１７のビット値と記憶データ４４－２１のビット値の排他的論理和を出力する。排他的論理和回路６４－２の出力は、第２生成符号の一例である。第２生成符号は、メモリ部５２が記憶している第２ビットのビット値とメモリ部５２が記憶している第３ビットのビット値の排他的論理和であってよい。

判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果の論理積に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、排他的論理和回路６６－１、排他的論理和回路６６－２および論理積回路６８－１を有する。本例において排他的論理和回路６６－１は、第１メモリ符号（記憶データ４４－１５）のビット値と第１生成符号（排他的論理和回路６４－１の出力）のビット値の排他的論理和を出力する。排他的論理和回路６６－１は、第１排他的論理和回路の一例である。本例において排他的論理和回路６６－２は、第２メモリ符号（記憶データ４４－１９）のビット値と第２生成符号（排他的論理和回路６４－２の出力）のビット値の排他的論理和を出力する。排他的論理和回路６６－２は、第２排他的論理和回路の一例である。論理積回路６８－１は、排他的論理和回路６６－１の出力と排他的論理和回路６６－２の出力の論理積を出力する。

判定部５６の判定方法について説明する。まず記憶データ４４に誤りが生じていない場合を説明する。第１メモリ符号（記憶データ４４－１５）のビット値と第１生成符号（排他的論理和回路６４－１の出力）のビット値は同一となる。したがって、排他的論理和回路６６－１の出力のビット値は、「０」である。同様に記憶データ４４に誤りが生じていない場合、第２メモリ符号（記憶データ４４－１９）のビット値と第２生成符号（排他的論理和回路６４－２の出力）のビット値は同一となる。したがって、排他的論理和回路６６－２の出力のビット値は、「０」である。よって論理積回路６８－１の出力のビット値は、「０」である。論理積回路６８－１の出力のビット値が「０」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。

次に記憶データ４４に誤りが生じている場合を説明する。例えば、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第１メモリ符号（記憶データ４４－１５）のビット値と第１生成符号（排他的論理和回路６４－１の出力）のビット値は異なる。したがって、排他的論理和回路６６－１の出力のビット値は、「１」である。同様にメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第２メモリ符号（記憶データ４４－１９）のビット値と第２生成符号（排他的論理和回路６４－２の出力）のビット値は異なる。したがって、排他的論理和回路６６－２の出力のビット値は、「１」である。よって論理積回路６８－１の出力のビット値は、「１」である。論理積回路６８－１の出力のビット値が「１」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定する。

また記憶データ４４に誤りが生じている場合、排他的論理和回路６６－１の出力のビット値および排他的論理和回路６６－２の出力のビット値の一方のみが、「１」である場合がある。この場合、論理積回路６８－１の出力のビット値は、「０」であり、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。例えば、排他的論理和回路６６－１の出力のビット値が「１」であり、排他的論理和回路６６－２の出力のビット値が「０」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－１３または記憶データ４４－１５のいずれかに誤りが発生していると判定する。同様に排他的論理和回路６６－１の出力のビット値が「０」であり、排他的論理和回路６６－２の出力のビット値が「１」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－１９または記憶データ４４－２１のいずれかに誤りが発生していると判定する。

以上まとめると、判定部５６は、第１メモリ符号（記憶データ４４－１５）と第１生成符号（排他的論理和回路６４－１の出力）が異なる場合でかつ第２メモリ符号（記憶データ４４－１９）と第２生成符号（排他的論理和回路６４－２の出力）が異なる場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたと判定してよい。また判定部５６は、第１メモリ符号（記憶データ４４－１５）と第１生成符号（排他的論理和回路６４－１の出力）が同一の場合または第２メモリ符号（記憶データ４４－１９）と第２生成符号（排他的論理和回路６４－２の出力）が同一の場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値は正しいと判定する。別の例では判定部５６は、第１メモリ符号（記憶データ４４－１５）と第１生成符号（排他的論理和回路６４－１の出力）が異なる場合でかつ第２メモリ符号（記憶データ４４－１９）と第２生成符号（排他的論理和回路６４－２の出力）が異なる場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値は正しいと判定し、第１メモリ符号（記憶データ４４－１５）と第１生成符号（排他的論理和回路６４－１の出力）が同一の場合または第２メモリ符号（記憶データ４４－１９）と第２生成符号（排他的論理和回路６４－２の出力）が同一の場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたと判定してよい。また排他的論理和回路６６－１、排他的論理和回路６６－２の入力のいずれかに反転回路があってもよい。

訂正部５８は、判定部５６においてメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたと判定された場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値を訂正して出力する。本例において訂正部５８は、排他的論理和回路７２－１を有する。排他的論理和回路７２－１は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値と論理積回路６８－１の出力のビット値の排他的論理和を出力データ４６－９に出力する。例えば、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、論理積回路６８－１の出力のビット値は「１」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が反転して出力される。つまり、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、第２ビット（記憶データ４４－１７）のビット値が「１」なら「０」を出力データ４６－９に出力し、第２ビット（記憶データ４４－１７）のビット値が「０」なら「１」を出力データ４６－９に出力する。判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定した場合、論理積回路６８－１の出力のビット値は「０」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が出力データ４６－９に出力される。図６では第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないため、第２ビット（記憶データ４４－１７）のビット値がそのまま出力データ４６－９に出力される。

図７は、図６の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。図６で説明した通り、出力データ４６－９を出力するために、記憶データ４４－１３、記憶データ４４－１５、記憶データ４４－１７、記憶データ４４－１９および記憶データ４４－２１の各ビット値が用いられる。したがって訂正に用いられる記憶データ４４が隣接して配置されていないため、電荷引き抜き、電荷注入いずれの場合も２ビット連続までの誤りなら訂正可能である。また図６の記憶データ４４は３２ビットであり、図２における比較例の記憶データ２２と同一である。したがって、ＥＰＲＯＭの数を増やすことなく、１つのＥＰＲＯＭまたは複数の連続するＥＰＲＯＭ（図６の場合連続する２つまで）のデータのビット値に誤りが生じた場合でも補正用データを保持できる。

図８は、メモリ部５２が含む素子８２の配線の一例を示す図である。メモリ部５２は、複数の素子８２を含む。素子８２は、それぞれＥＰＲＯＭとして機能する。素子８２は、データの各ビットのビット値をそれぞれ記憶する。本例において、素子８２－ｎは、記憶データ４４－ｎを記憶する（ｎは１から３２までの整数）。

素子８２は、スイッチング素子８４および定電流源８６を有する。定電流源８６は、スイッチング素子８４のドレイン端子Ｄに接続される。本例のスイッチング素子８４は、フローティングゲートを有するＭＯＳＦＥＴである。スイッチング素子８４のドレイン端子Ｄは、定電流源８６を介して高電位線ＶＤＤに接続され、ソース端子Ｓは、基準電位線ＧＮＤに接続されている。スイッチング素子８４のゲート端子Ｇに、所定のゲート電圧ＶＧが印加されている。スイッチング素子８４のフローティングゲートに電荷が蓄積されていない状態では、ゲート電圧ＶＧによって、スイッチング素子８４はオンし、定電流源８６の定電流よりも十分に大きな電流を流すことが可能となり、ドレイン電圧は、基準電位線ＧＮＤの電位に近い電圧となる。一方、スイッチング素子８４のフローティングゲートに電荷が蓄積された状態では、ゲート電圧ＶＧによって、スイッチング素子８４はオンせず、ドレイン電圧は定電流源８６の電流によって、高電位線ＶＤＤの電位に近い電圧となる。つまり、スイッチング素子８４のフローティングゲートの蓄積電荷の有無によってドレイン端子Ｄの電圧が決まり、当該ビットのデータが決定される。つまりドレイン端子Ｄは、素子８２の出力端子として機能する。符号生成部５４は、素子８２のドレイン端子Ｄから出力されるデータの各ビットのビット値から第１生成符号および第２生成符号を生成する。複数の素子８２の内それぞれの素子８２は、高電位線ＶＤＤと基準電位線ＧＮＤとの間に並列に設けられる。素子８２－１～８２－３２は、この順で高電位線ＶＤＤと基準電位線ＧＮＤとの間に並列に設けられてよい。

図８において、第１ビットのビット値を記憶する素子８２－１３、第２ビットのビット値を記憶する素子８２－１７および第３ビットのビット値を記憶する素子８２－２１は、隣接して配置されない。素子８２が隣接して配置されないとは、２つの素子８２の間に別の素子８２が配置されることである。隣接して配置されないとは、図８のように電気的な配線方向において２つの素子８２の間に別の素子８２が配置されることであってよい。隣接して配置されないとは、空間的に配置された（例えば、半導体装置９０に配置された）２つの素子８２の間に別の素子８２が配置されることであってもよい。第１ビットのビット値を記憶する素子８２、第２ビットのビット値を記憶する素子８２および第３ビットのビット値を記憶する素子８２は、隣接して配置されなくてよい。さらに、第１メモリ符号を記憶する素子８２－１５および第２メモリ符号を記憶する素子８２－１９を含めた、素子８２－１３、素子８２－１５、素子８２－１７、素子８２－１９および素子８２－２１は、隣接して配置されなくてよい。

図９は、他の実施例に係る処理回路２０の構成を示す図である。図９では、処理回路２０の入力直後（初期）状態を示している。図９の処理回路２０は、メモリ部５２、符号生成部５４、判定部５６および訂正部５８を備える。図９において、図６と共通の符号は説明を省略する。図９において、処理回路２０が入力データ４２－９のビット値を出力する例を説明する。他の入力データ４２においても、入力データ４２－９と同様の処理が実施されてよい。図９において、配線中の「Ｄ００」、「Ｄ０１」、「Ｄ１５」、「Ｒｄ００」、「Ｒｄ０１」、「Ｒｄ１５」、「Ａ」、「Ｂ」、「Ｃ」は、それぞれ配線中の「Ｄ００'」、「Ｄ０１'」、「Ｄ１５'」、「Ｒｄ００'」、「Ｒｄ０１'」、「Ｒｄ１５'」、「Ａ'」、「Ｂ'」、「Ｃ'」と接続する。

記憶データ４４は、入力データ４２の各ビットのビット値と、特定の２つの入力データ４２のビット値の排他的論理和を含む。排他的論理和の計算では、ビット値が一致するか否かを示す符号を出力する。特定の２つの入力データ４２のビット値の排他的論理和とは、本例において２つ飛ばしで配置された入力データ４２のビット値の排他的論理和である。具体的には図９の記憶データ４４は、入力データ４２－６のビット値と入力データ４２－９のビット値の排他的論理和、入力データ４２－９のビット値と入力データ４２－１２のビット値の排他的論理和を含む。

入力データ４２－９に関連する記憶データ４４を説明する。記憶データ４４－１１には、入力データ４２－６のビット値が記憶される。入力データ４２－６は、第１ビットの例である。図９において記憶データ４４－１１のビット値は、「０」である。記憶データ４４－１７には、入力データ４２－９のビット値が記憶される。入力データ４２－９は、第２ビットの例である。図９において記憶データ４４－１７のビット値は、「１」である。記憶データ４４－２３には、入力データ４２－１２のビット値が記憶される。入力データ４２－１２は、第３ビットの例である。図９において記憶データ４４－２３のビット値は、「０」である。

記憶データ４４－１４には、入力データ４２－６のビット値と入力データ４２－９のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－３は、入力データ４２－６のビット値と入力データ４２－９のビット値の排他的論理和を記憶データ４４－１４に出力する。記憶データ４４－１４は、第１メモリ符号の例である。記憶データ４４－１４のビット値は、「１」である。記憶データ４４－２０には、入力データ４２－９のビット値と入力データ４２－１２のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－４は、入力データ４２－９のビット値と入力データ４２－１２のビット値の排他的論理和を記憶データ４４－２０に出力する。記憶データ４４－２０は、第２メモリ符号の例である。記憶データ４４－２０のビット値は、「１」である。

符号生成部５４は、メモリ部５２が記憶している特定の２つの入力データ４２が一致するか否かを示す生成符号を生成する。本例において符号生成部５４は、メモリ部５２が記憶している第１ビットのビット値とメモリ部５２が記憶している第２ビットのビット値が一致するか否かを示す第１生成符号と、メモリ部５２が記憶している第２ビットのビット値とメモリ部５２が記憶している第３ビットのビット値が一致するか否かを示す第２生成符号とを生成する。本例において符号生成部５４は、排他的論理和回路６４－３および排他的論理和回路６４－４を有する。本例において排他的論理和回路６４－３は、記憶データ４４－１１のビット値と記憶データ４４－１７のビット値の排他的論理和を出力する。排他的論理和回路６４－３の出力は、第１生成符号の一例である。本例において排他的論理和回路６４－４は、記憶データ４４－１７のビット値と記憶データ４４－２３のビット値の排他的論理和を出力する。排他的論理和回路６４－４の出力は、第２生成符号の一例である。

判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果の論理積に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、排他的論理和回路６６－３、排他的論理和回路６６－４および論理積回路６８－２を有する。本例において排他的論理和回路６６－３は、第１メモリ符号（記憶データ４４－１４）のビット値と第１生成符号（排他的論理和回路６４－３の出力）のビット値の排他的論理和を出力する。本例において排他的論理和回路６６－４は、第２メモリ符号（記憶データ４４－２０）のビット値と第２生成符号（排他的論理和回路６４－４の出力）のビット値の排他的論理和を出力する。論理積回路６８－２は、排他的論理和回路６６－３の出力と排他的論理和回路６６－４の出力の論理積を出力する。

判定部５６の判定方法について説明する。まず記憶データ４４に誤りが生じていない場合を説明する。第１メモリ符号（記憶データ４４－１４）のビット値と第１生成符号（排他的論理和回路６４－３の出力）のビット値は同一となる。したがって、排他的論理和回路６６－３の出力のビット値は、「０」である。同様に記憶データ４４に誤りが生じていない場合、第２メモリ符号（記憶データ４４－２０）のビット値と第２生成符号（排他的論理和回路６４－４の出力）のビット値は同一となる。したがって、排他的論理和回路６６－４の出力のビット値は、「０」である。よって論理積回路６８－２の出力のビット値は、「０」である。論理積回路６８－２の出力のビット値が「０」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。

次に記憶データ４４に誤りが生じている場合を説明する。例えば、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第１メモリ符号（記憶データ４４－１４）のビット値と第１生成符号（排他的論理和回路６４－３の出力）のビット値は異なる。したがって、排他的論理和回路６６－３の出力のビット値は、「１」である。同様にメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第２メモリ符号（記憶データ４４－２０）のビット値と第２生成符号（排他的論理和回路６４－４の出力）のビット値は異なる。したがって、排他的論理和回路６６－４の出力のビット値は、「１」である。よって論理積回路６８－２の出力のビット値は、「１」である。論理積回路６８－２の出力のビット値が「１」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定する。

また記憶データ４４に誤りが生じている場合、排他的論理和回路６６－３の出力のビット値および排他的論理和回路６６－４の出力のビット値の一方のみが、「１」である場合がある。この場合、論理積回路６８－２の出力のビット値は、「０」であり、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。例えば、排他的論理和回路６６－３の出力のビット値が「１」であり、排他的論理和回路６６－４の出力のビット値が「０」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－１１または記憶データ４４－１４のいずれかに誤りが発生していると判定する。同様に排他的論理和回路６６－３の出力のビット値が「０」であり、排他的論理和回路６６－４の出力のビット値が「１」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－２０または記憶データ４４－２３のいずれかに誤りが発生していると判定する。

訂正部５８は、判定部５６においてメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたと判定された場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値を訂正して出力する。本例において訂正部５８は、排他的論理和回路７２－２を有する。排他的論理和回路７２－２は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値と論理積回路６８－２の出力のビット値の排他的論理和を出力データ４６－９に出力する。例えば、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、論理積回路６８－２の出力のビット値は「１」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が反転して出力される。つまり、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、第２ビット（記憶データ４４－１７）のビット値が「１」なら「０」を出力データ４６－９に出力し、第２ビット（記憶データ４４－１７）のビット値が「０」なら「１」を出力データ４６－９に出力する。判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定した場合、論理積回路６８－２の出力のビット値は「０」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が出力データ４６－９に出力される。図９では第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないため、第２ビット（記憶データ４４－１７）のビット値がそのまま出力データ４６－９に出力される。

図１０は、図９の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。図９で説明した通り、出力データ４６－９を出力するために、記憶データ４４－１１、記憶データ４４－１４、記憶データ４４－１７、記憶データ４４－２０および記憶データ４４－２３の各ビット値が用いられる。したがって訂正に用いられる記憶データ４４が隣接して配置されていないため、電荷引き抜き、電荷注入いずれの場合も３ビット連続までの誤りなら訂正可能である。また図９の記憶データ４４は３２ビットであり、図２における比較例の記憶データ２２と同一である。したがって、ＥＰＲＯＭの数を増やすことなく、１つのＥＰＲＯＭまたは複数の連続するＥＰＲＯＭ（図９の場合連続する３つまで）のデータのビット値に誤りが生じた場合でも補正用データを保持できる。

図１１は、他の実施例に係る処理回路２０の構成を示す図である。図１１では、処理回路２０の入力直後（初期）状態を示している。図１１の処理回路２０は、メモリ部５２、符号生成部５４、判定部５６および訂正部５８を備える。図１１において、図６と共通の符号は説明を省略する。図１１において、処理回路２０が入力データ４２－９のビット値を出力する例を説明する。他の入力データ４２においても、入力データ４２－９と同様の処理が実施されてよい。図１１において、配線中の「Ｄ００」、「Ｄ０１」、「Ｄ０２」、「Ｄ１４」、「Ｄ１５」、「Ｒｄ００」、「Ｒｄ０１」、「Ｒｄ０２」、「Ｒｄ１４」、「Ｒｄ１５」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」は、それぞれ配線中の「Ｄ００'」、「Ｄ０１'」、「Ｄ０２'」、「Ｄ１４'」、「Ｄ１５'」、「Ｒｄ００'」、「Ｒｄ０１'」、「Ｒｄ０２'」、「Ｒｄ１４'」、「Ｒｄ１５'」、「Ａ'」、「Ｂ'」、「Ｃ'」、「Ｄ'」、「Ｅ'」と接続する。

記憶データ４４は、入力データ４２の各ビットのビット値と、特定の２つの入力データ４２のビット値の排他的論理和を含む。排他的論理和の計算では、ビット値が一致するか否かを示す符号を出力する。特定の２つの入力データ４２のビット値の排他的論理和とは、本例において４つ飛ばしで配置された入力データ４２のビット値の排他的論理和である。具体的には図１１の記憶データ４４は、入力データ４２－４のビット値と入力データ４２－９のビット値の排他的論理和、入力データ４２－９のビット値と入力データ４２－１４のビット値の排他的論理和を含む。

入力データ４２－９に関連する記憶データ４４を説明する。記憶データ４４－７には、入力データ４２－４のビット値が記憶される。入力データ４２－４は、第１ビットの例である。図１１において記憶データ４４－７のビット値は、「１」である。記憶データ４４－１７には、入力データ４２－９のビット値が記憶される。入力データ４２－９は、第２ビットの例である。図１１において記憶データ４４－１７のビット値は、「１」である。記憶データ４４－２７には、入力データ４２－１４のビット値が記憶される。入力データ４２－１４は、第３ビットの例である。図１１において記憶データ４４－２７のビット値は、「０」である。

記憶データ４４－１２には、入力データ４２－４のビット値と入力データ４２－９のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－５は、入力データ４２－４のビット値と入力データ４２－９のビット値の排他的論理和を記憶データ４４－１２に出力する。記憶データ４４－１２は、第１メモリ符号の例である。記憶データ４４－１２のビット値は、「０」である。記憶データ４４－２２には、入力データ４２－９のビット値と入力データ４２－１４のビット値が一致するか否かを示す符号が記憶される。本例において排他的論理和回路６２－６は、入力データ４２－９のビット値と入力データ４２－１４のビット値の排他的論理和を記憶データ４４－２２に出力する。記憶データ４４－２２は、第２メモリ符号の例である。記憶データ４４－２２のビット値は、「１」である。

符号生成部５４は、メモリ部５２が記憶している特定の２つの入力データ４２が一致するか否かを示す生成符号を生成する。本例において符号生成部５４は、メモリ部５２が記憶している第１ビットのビット値とメモリ部５２が記憶している第２ビットのビット値が一致するか否かを示す第１生成符号と、メモリ部５２が記憶している第２ビットのビット値とメモリ部５２が記憶している第３ビットのビット値が一致するか否かを示す第２生成符号とを生成する。本例において符号生成部５４は、排他的論理和回路６４－５および排他的論理和回路６４－６を有する。本例において排他的論理和回路６４－５は、記憶データ４４－７のビット値と記憶データ４４－１７のビット値の排他的論理和を出力する。排他的論理和回路６４－５の出力は、第１生成符号の一例である。本例において排他的論理和回路６４－６は、記憶データ４４－１７のビット値と記憶データ４４－２７のビット値の排他的論理和を出力する。排他的論理和回路６４－６の出力は、第２生成符号の一例である。

判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、第１メモリ符号と第１生成符号を比較した結果および第２メモリ符号と第２生成符号を比較した結果の論理積に基づいて、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたかを判定する。本例において判定部５６は、排他的論理和回路６６－５、排他的論理和回路６６－６および論理積回路６８－３を有する。本例において排他的論理和回路６６－５は、第１メモリ符号（記憶データ４４－１２）のビット値と第１生成符号（排他的論理和回路６４－５の出力）のビット値の排他的論理和を出力する。本例において排他的論理和回路６６－６は、第２メモリ符号（記憶データ４４－２２）のビット値と第２生成符号（排他的論理和回路６４－６の出力）のビット値の排他的論理和を出力する。論理積回路６８－３は、排他的論理和回路６６－５の出力と排他的論理和回路６６－６の出力の論理積を出力する。

判定部５６の判定方法について説明する。まず記憶データ４４に誤りが生じていない場合を説明する。第１メモリ符号（記憶データ４４－１２）のビット値と第１生成符号（排他的論理和回路６４－５の出力）のビット値は同一となる。したがって、排他的論理和回路６６－５の出力のビット値は、「０」である。同様に記憶データ４４に誤りが生じていない場合、第２メモリ符号（記憶データ４４－２２）のビット値と第２生成符号（排他的論理和回路６４－６の出力）のビット値は同一となる。したがって、排他的論理和回路６６－６の出力のビット値は、「０」である。よって論理積回路６８－３の出力のビット値は、「０」である。論理積回路６８－３の出力のビット値が「０」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。

次に記憶データ４４に誤りが生じている場合を説明する。例えば、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第１メモリ符号（記憶データ４４－１２）のビット値と第１生成符号（排他的論理和回路６４－５の出力）のビット値は異なる。したがって、排他的論理和回路６６－５の出力のビット値は、「１」である。同様にメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値のみに誤りが生じていると、第２メモリ符号（記憶データ４４－２２）のビット値と第２生成符号（排他的論理和回路６４－６の出力）のビット値は異なる。したがって、排他的論理和回路６６－６の出力のビット値は、「１」である。よって論理積回路６８－３の出力のビット値は、「１」である。論理積回路６８－３の出力のビット値が「１」の場合、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定する。

また記憶データ４４に誤りが生じている場合、排他的論理和回路６６－５の出力のビット値および排他的論理和回路６６－６の出力のビット値の一方のみが、「１」である場合がある。この場合、論理積回路６８－３の出力のビット値は、「０」であり、判定部５６は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定する。例えば、排他的論理和回路６６－５の出力のビット値が「１」であり、排他的論理和回路６６－６の出力のビット値が「０」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－７または記憶データ４４－１２のいずれかに誤りが発生していると判定する。同様に排他的論理和回路６６－５の出力のビット値が「０」であり、排他的論理和回路６６－６の出力のビット値が「１」の場合、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定し、記憶データ４４－２２または記憶データ４４－２７のいずれかに誤りが発生していると判定する。

訂正部５８は、判定部５６においてメモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じたと判定された場合に、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値を訂正して出力する。本例において訂正部５８は、排他的論理和回路７２－３を有する。排他的論理和回路７２－３は、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値と論理積回路６８－３の出力のビット値の排他的論理和を出力データ４６－９に出力する。例えば、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、論理積回路６８－３の出力のビット値は「１」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が反転して出力される。つまり、判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていると判定した場合、第２ビット（記憶データ４４－１７）のビット値が「１」なら「０」を出力データ４６－９に出力し、第２ビット（記憶データ４４－１７）のビット値が「０」なら「１」を出力データ４６－９に出力する。判定部５６が、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないと判定した場合、論理積回路６８－３の出力のビット値は「０」であるため、メモリ部５２が記憶している第２ビット（記憶データ４４－１７）のビット値が出力データ４６－９に出力される。図１１では第２ビット（記憶データ４４－１７）のビット値に誤りが生じていないため、第２ビット（記憶データ４４－１７）のビット値がそのまま出力データ４６－９に出力される。

図１２は、図１１の実施例に係る処理回路２０のモード毎の補正可否をまとめた表である。図１１で説明した通り、出力データ４６－９を出力するために、記憶データ４４－７、記憶データ４４－１２、記憶データ４４－１７、記憶データ４４－２２および記憶データ４４－２７の各ビット値が用いられる。したがって訂正に用いられる記憶データ４４が隣接して配置されていないため、電荷引き抜き、電荷注入いずれの場合も５ビット連続までの誤りなら訂正可能である。また図１１の記憶データ４４は３２ビットであり、図２における比較例の記憶データ２２と同一である。したがって、ＥＰＲＯＭの数を増やすことなく、１つのＥＰＲＯＭまたは複数の連続するＥＰＲＯＭ（図１１の場合連続する５つまで）のデータのビット値に誤りが生じた場合でも補正用データを保持できる。

図１３、図１４は、メモリ部５２が含む素子８２の配線の他の例を示す図である。図１３では、高電位線ＶＤＤまたは基準電位線ＧＮＤが分岐する配線を含む点で、図８とは異なる。図１３のそれ以外の構成は、図８と同一であってよい。

高電位線ＶＤＤは、第１配線９２および第２配線９４を含む。第１配線９２は、素子８２－１～８２－１６と接続する。素子８２－１～８２－１６のスイッチング素子８４のドレイン端子Ｄは、定電流源８６を介して高電位線ＶＤＤの第１配線９２に接続される。第２配線９４は、素子８２－１７～８２－３２と接続する。素子８２－１７～８２－３２のスイッチング素子８４のドレイン端子Ｄは、定電流源８６を介して高電位線ＶＤＤの第２配線９４に接続される。

基準電位線ＧＮＤは、第１配線９６および第２配線９８を含む。第１配線９６は、素子８２－１～８２－１６と接続する。素子８２－１～８２－１６のスイッチング素子８４のソース端子Ｓは、基準電位線ＧＮＤの第１配線９６に接続される。第２配線９８は、素子８２－１７～８２－３２と接続する。素子８２－１７～８２－３２のスイッチング素子８４のソース端子Ｓは、基準電位線ＧＮＤの第２配線９８に接続される。素子８２－１～８２－１６は、この順で高電位線ＶＤＤの第１配線９２と基準電位線ＧＮＤの第１配線９６との間に並列に設けられてよい。素子８２－１７～８２－３２は、この順で高電位線ＶＤＤの第２配線９４と基準電位線ＧＮＤの第２配線９８との間に並列に設けられてよい。

以上のように素子８２は、素子８２－１～８２－１６の第１系統と、素子８２－１７～８２－３２の第２系統を含む。第１系統と第２系統はそれぞれ対称に、高電位線ＶＤＤまたは基準電位線ＧＮＤに接続されている。つまり、高電位線ＶＤＤの分岐点から素子８２－１～８２－１６までの電気経路長と、当該分岐点から素子８２－１７～８２－３２までの電気経路長とは、ほぼ等しい。同様に、基準電位線ＧＮＤの分岐点から素子８２－１～８２－１６までの電気経路長と、当該分岐点から素子８２－１７～８２－３２までの電気経路長とは、ほぼ等しい。このため、高電位線ＶＤＤまたは基準電位線ＧＮＤに外的ノイズが印加された場合でも、第１系統と第２系統との間では、外的ノイズによるフローティングゲートからの電荷抜けやフローティングゲートへの電荷注入の傾向が同様となる。例えば、素子８２－１は、高電位線ＶＤＤおよび基準電位線ＧＮＤを基準として、素子８２－１７と対称に配置される。例えば、素子８２－１６は、素子８２－３２と対称に配置される。この場合対称に配置された素子８２は、外的ノイズによるフローティングゲートからの電荷抜けやフローティングゲートへの電荷注入の傾向が同様となる可能性がある。このような場合、図１４に示すように、素子８２－１～８２－１６の第１系統のみ、素子８２－１７～８２－３２の第２系統のみでそれぞれ処理回路２０－１，２０－２を設けることができる。これにより、外的ノイズによって同じようにフローティンゲートからの電荷抜けやフローティングゲートへの電荷注入の傾向が同様の素子８２―１、８２－１７の組み合わせによる処理回路による計算が行われなくなる。よって、外的ノイズに対する補正用データの保持性が向上する。なお、処理回路２０－１、２０－２はそれぞれ、図６、図９および図１１で示した処理回路２０を用いることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

２０・・処理回路、２２・・記憶データ、２４・・論理和回路、２６・・出力データ、３２・・記憶データ、３４・・多数決回路、３６・・出力データ、４２・・入力データ、４４・・記憶データ、４６・・出力データ、５０・・・センサ素子、５２・・メモリ部、５４・・符号生成部、５６・・判定部、５８・・訂正部、６０・・・増幅回路、６２・・排他的論理和回路、６４・・排他的論理和回路、６６・・排他的論理和回路、６８・・論理積回路、７０・・・補正演算部、７２・・排他的論理和回路、８０・・出力部、８２・・素子、８４・・スイッチング素子、８６・・定電流源、９０・・半導体装置、９２・・第１配線、９４・・第２配線、９６・・第１配線、９８・・第２配線、１００・・センサ装置

Claims

第１ビット、第２ビットおよび第３ビットを含む複数ビットのデータの処理回路であって、
前記データの各ビットのビット値と、前記第１ビットのビット値と前記第２ビットのビット値が一致するか否かを示す第１メモリ符号と、前記第２ビットのビット値と前記第３ビットのビット値が一致するか否かを示す第２メモリ符号とを記憶するメモリ部と、
前記メモリ部が記憶している前記第１ビットのビット値と前記メモリ部が記憶している前記第２ビットのビット値が一致するか否かを示す第１生成符号と、前記メモリ部が記憶している前記第２ビットのビット値と前記メモリ部が記憶している前記第３ビットのビット値が一致するか否かを示す第２生成符号とを生成する符号生成部と、
前記第１メモリ符号と前記第１生成符号を比較した結果および前記第２メモリ符号と前記第２生成符号を比較した結果に基づいて、前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたかを判定する判定部と
を備える処理回路。
前記判定部において前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたと判定された場合に、前記メモリ部が記憶している前記第２ビットのビット値を訂正して出力する訂正部を更に備える
請求項１に記載の処理回路。
前記判定部は、前記第１メモリ符号と前記第１生成符号が異なる場合でかつ前記第２メモリ符号と前記第２生成符号が異なる場合に、前記メモリ部が記憶している前記第２ビットのビット値に誤りが生じたと判定する
請求項１または２に記載の処理回路。
前記判定部は、前記第１メモリ符号と前記第１生成符号が同一の場合または前記第２メモリ符号と前記第２生成符号が同一の場合に、前記メモリ部が記憶している前記第２ビットのビット値は正しいと判定する
請求項１から３のいずれか一項に記載の処理回路。
前記判定部は、
前記第１メモリ符号と前記第１生成符号の排他的論理和を出力する第１排他的論理和回路と、
前記第２メモリ符号と前記第２生成符号の排他的論理和を出力する第２排他的論理和回路と、
前記第１排他的論理和回路の出力と前記第２排他的論理和回路の出力の論理積を出力する論理積回路と
を有する
請求項１から４のいずれか一項に記載の処理回路。
前記第１メモリ符号は、前記第１ビットのビット値と前記第２ビットのビット値の排他的論理和であり、
前記第２メモリ符号は、前記第２ビットのビット値と前記第３ビットのビット値の排他的論理和である
請求項１から５のいずれか一項に記載の処理回路。
前記第１生成符号は、前記メモリ部が記憶している前記第１ビットのビット値と前記メモリ部が記憶している前記第２ビットのビット値の排他的論理和であり、
前記第２生成符号は、前記メモリ部が記憶している前記第２ビットのビット値と前記メモリ部が記憶している前記第３ビットのビット値の排他的論理和である
請求項１から６のいずれか一項に記載の処理回路。
前記データは、圧力センサの出力を補正する補正用データである
請求項１から７のいずれか一項に記載の処理回路。
前記メモリ部は、前記データの各ビットのビット値をそれぞれ記憶する複数の素子を含み、
前記複数の素子の内それぞれの素子は、高電位線と基準電位線との間に並列に設けられる
請求項１から８のいずれか一項に記載の処理回路。
前記第１ビットのビット値を記憶する前記素子、前記第２ビットのビット値を記憶する前記素子、前記第３ビットのビット値を記憶する前記素子は、隣接して配置されない
請求項９に記載の処理回路。
前記複数の素子は、前記第１メモリ符号および前記第２メモリ符号を含む各メモリ符号をそれぞれ記憶する複数の素子を含む
請求項９に記載の処理回路。
前記第１ビットのビット値を記憶する前記素子、前記第２ビットのビット値を記憶する前記素子、前記第３ビットのビット値を記憶する前記素子、前記第１メモリ符号を記憶する前記素子、前記第２メモリ符号を記憶する前記素子は、隣接して配置されない
請求項１１に記載の処理回路。
前記符号生成部は、前記素子から出力される前記データの各ビットのビット値から前記第１生成符号および前記第２生成符号を生成する
請求項９から１２のいずれか一項に記載の処理回路。
前記高電位線または前記基準電位線は、分岐する配線を含む
請求項９から１３のいずれか一項に記載の処理回路。