JP2023082442A - 情報処理システム及びメモリシステム - Google Patents

Abstract

【課題】消費電力を低減することが可能な情報処理システム及びメモリシステムを提供することにある。【解決手段】実施形態によれば、ホスト装置は、コマンドにおいて指定されているメモリチップ内の位置に基づいてタグ情報を生成し、ネットワークパケットをメモリシステムに送信する。メモリシステムは、ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラを含む。コントローラは、ネットワークパケットのヘッダからタグ情報を抽出し、複数の第１処理部のうちの１つに第１処理を実行させる。ネットワークパケットに格納されているコマンドに対する第２処理は、第１処理を実行した第１処理部に対応する第２処理部によって実行される。【選択図】図３

Description

本発明の実施形態は、情報処理システム及びメモリシステムに関する。

近年では、ホスト装置がネットワークを介して不揮発性メモリを備えるメモリシステム（ストレージ装置）利用することが可能な情報処理システム（ネットワークストレージシステム）が知られている。

しかしながら、上記したメモリシステムにおいては、ホスト装置からのコマンドに対する処理を実行するために当該メモリシステムに備えられるＤＲＡＭを利用しなければならず、ＤＲＡＭへのアクセスに伴い、メモリシステムにおける消費電力が増大する。

特開２０１７－１１７４４８号公報

そこで、本発明が解決しようとする課題は、消費電力を低減することが可能な情報処理システム及びメモリシステムを提供することにある。

実施形態によれば、ホスト装置と、ネットワークを介して前記ホスト装置によって利用される複数のメモリチップを含む第１メモリを備えるメモリシステムとを具備する情報処理システムが提供される。前記ホスト装置は、前記メモリチップ内の位置が指定されたコマンドを生成する第１生成部と、前記生成されたコマンドにおいて指定されているメモリチップ内の位置に基づいてタグ情報を生成する第２生成部と、前記生成されたコマンドを格納するペイロードと前記生成されたタグ情報を格納するヘッダとを含むネットワークパケットを前記ネットワークを介して前記メモリシステムに送信する送信部とを含む。前記メモリシステムは、前記ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラを含む。前記コントローラは、前記送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部とを含む。前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される。

実施形態に係る情報処理システムの構成の一例を示す図。 本実施形態の比較例に係るメモリシステムの概要について説明するための図。 本実施形態に係る情報処理システムに備えられるホスト装置及びメモリシステムの構成の一例を示す。 本実施形態における書き込み処理の処理手順の一例を示すシーケンスチャート。 本実施形態においてホスト装置からメモリシステムに送信されるネットワークパケットの概要を示す図。 本実施形態における読み出し処理の処理手順の一例を示すシーケンスチャート。

以下、図面を参照して、実施形態について説明する。
図１は、本実施形態に係る情報処理システムの構成の一例を示す。図１に示すように、情報処理システム１は、ホスト装置２及びメモリシステム３を備える。

本実施形態において、ホスト装置２及びメモリシステム３は、ネットワーク４を介して接続される。すなわち、情報処理システム１は、ネットワーク４を介してホスト装置２がメモリシステム３を利用することが可能なネットワークストレージシステムに相当する。

ホスト装置２は、ＣＰＵ２１、メモリ２２及びＮＩＣ（Network Interface Card）２３等を備える。

ＣＰＵ２１は、ホスト装置２全体の動作を制御し、当該ホスト装置２がメモリシステム３に対してホストとして動作するための各種処理を実行する。

メモリ２２は、メモリシステム３に書き込まれるデータ及びメモリシステム３から読み出されたデータ等を一時的に格納（保存）するために用いられる。

ＮＩＣ２３は、ネットワーク４を介してホスト装置２がメモリシステム３を利用するためのネットワークインタフェースとして動作する。

メモリシステム３は、不揮発性メモリにデータを書き込み、当該不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。本実施形態においては、メモリシステム３が例えばソリッドステートドライブ（ＳＳＤ：Solid State Drive）として実現されているものとして説明する。

メモリシステム３は、コントローラ３１、ＮＡＮＤ型フラッシュメモリ３２及びＤＲＡＭ３３等を備える。

コントローラ３１は、メモリシステム３の動作を司る機能を有し、ホスト装置２から受信されるコマンドに対する処理を含む各種処理を実行するために、ＮＡＮＤ型フラッシュメモリ３２及びＤＲＡＭ３３を制御する。なお、ホスト装置２から受信されるコマンドには、メモリシステム３（ＮＡＮＤ型フラッシュメモリ３２）にデータを書き込むための書き込みコマンド及びメモリシステム３（ＮＡＮＤ型フラッシュメモリ３２）からデータ読み出すための読み出しコマンド等が含まれる。

ＮＡＮＤ型フラッシュメモリ３２は、不揮発性メモリであり、複数のＮＡＮＤチップ３２－１～３２－ｎ（ｎは、２以上の整数）を含む。このようにＮＡＮＤ型フラッシュメモリ３２が複数のＮＡＮＤチップ３２－１～３２－ｎを含む場合には、当該ＮＡＮＤ型フラッシュメモリ３２に対する並列処理が可能となる。ＮＡＮＤ型フラッシュメモリ３２は、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、３次元構造のＮＡＮＤ型フラッシュメモリであってもよい。

なお、ＮＡＮＤ型フラッシュメモリ３に含まれる複数のＮＡＮＤチップ３２－１～３２－ｎの各々は、複数のメモリセル（記憶素子）を含むメモリセルアレイを有する。このメモリセルアレイは、複数のブロックを含む。メモリセルアレイに含まれるブロックの各々は、複数のページを含む。複数のブロックの各々は、消去単位として機能する。複数のページの各々は、データ書き込み動作及びデータ読み出し動作の単位であり、同一ワード線に接続された複数のメモリセルを含む。

ここではメモリシステム３が不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを備えるものとして説明したが、当該不揮発性メモリは、ＰＣＭ（Phase Change Memory）またはＭＲＡＭ（Magnetoresistive Random Access Memory）等であってもよい。

ＤＲＡＭ３３は、揮発性メモリであり、例えばコントローラ３１が各種処理を実行する際に利用される一時的なバッファ等として機能する。

ここではメモリシステム３が揮発性メモリとしてＤＲＡＭ３３を備えるものとして説明したが、当該メモリシステム３は、例えばコントローラ３１の内部にＳＲＡＭ（Static Random Access Memory）等の揮発性メモリを更に備えているものとする。

なお、図１においては、便宜的に、１つのホスト装置２と１つのメモリシステム３とがネットワーク４を介して接続されているが、本実施形態に係る情報処理システム１は複数のホスト装置２及び複数のメモリシステム３を備えており、当該複数のホスト装置２及び複数のメモリシステム３が１つまたは複数のネットワークスイッチ（図示せず）を介して接続されていてもよい。なお、ネットワークスイッチは、スイッチング機能を搭載したネットワーク機器であり、効率的なデータ転送を実現するために用いられる。

また、本実施形態においては、ホスト装置２とメモリシステム３とを相互接続するためのインタフェースとして、例えばＮＶＭｅ－ｏＦ（NVMe over Fabric）が使用されるものとする。ＮＶＭｅ－ｏＦによれば、ホスト装置２とメモリシステム３（ストレージ装置）との間の接続の高速化及び効率化を実現することができる。更に、本実施形態において、ＭＶＭｅ－ｏＦは例えばＴＣＰベースのネットワーク上で動作するＮＶＭｅ ＴＣＰ Ｔｒａｎｓｐｏｒｔ Ｂｉｎｄｉｎｇの規格に則ったものとし、ホスト装置２とメモリシステム３との間ではＴＣＰ／ＩＰの規定に基づく通信が実行されるものとする。

ここで、上記した情報処理システム１においてホスト装置２がメモリシステム３を利用する（つまり、ホスト装置２がメモリシステム３にデータを書き込むまたはホスト装置２がメモリシステム３からデータ読み出す）場合には、当該ホスト装置２からメモリシステム３に対して、当該ホスト装置２において生成（発行）されたコマンドを含むネットワークパケットがネットワーク４を介して送信される。

このようにホスト装置２から送信されたネットワークパケットがメモリシステム３において受信された場合、メモリシステム３は、当該ネットワークパケットの受信に関する処理（以下、ネットワーク処理と表記）を実行する必要がある。このネットワーク処理には、例えばネットワークパケットに対するＴＣＰ／ＩＰの規定に基づく処理（つまり、ネットワークレイヤ及びトランスポートレイヤの処理）等が含まれる。

このネットワーク処理の処理量はメモリシステム３において実行される他の処理と比較して少ないため、例えば通信速度が１０または１００Ｍｂｐｓ程度であり、当該ネットワークパケットを受信する頻度が比較的低い環境下においては、単一のＣＰＵまたは複数のＣＰＵの中の特定のＣＰＵ（以下、単に単一のＣＰＵと表記）でネットワーク処理の全てを担当したとしても、当該ネットワーク処理がボトルネックとなることはない。

しかしながら、通信速度が１Ｇｂｐｓを超えるような環境下において単一のＣＰＵでネットワーク処理の全てを担当すると、当該ネットワーク処理がボトルネックとなり、ホスト装置２において生成されたコマンドに対する処理を効率的に実行することができない。

このため、例えばＲｅｃｅｉｖｅ Ｓｉｄｅ Ｓｃａｌｉｎｇ（ＲＳＳ）と称される技術を適用することにより、ネットワーク処理（による負荷）を複数のＣＰＵに分散することが考えられる。

以下、図２を参照して、本実施形態の比較例に係るメモリシステムの概要について説明する。本実施形態の比較例に係るメモリシステム３´は、ネットワークを介してホスト装置２´と接続され、上記したネットワーク処理を複数のＣＰＵに分散する構成を有しているものとする。

なお、図２においてはネットワークパケットの受信に関するメモリシステム３´の構成及び動作について説明し、他の構成及び動作についての説明を省略する。

まず、ホスト装置２´がメモリシステム３´を利用する場合、当該ホスト装置２´は、コマンド（ＮＶＭｅ－ｏＦコマンド）を生成し、当該コマンドを格納するペイロードと、ＩＰアドレス及びＴＣＰポート番号等を格納するヘッダとを含むネットワークパケット（つまり、当該ペイロードに当該ヘッダが付加されたネットワークパケット）をメモリシステム３´に送信する。

なお、ネットワークパケットに含まれるヘッダに格納されるＩＰアドレスは当該ネットワークパケットの送信元であるホスト装置２´に割り当てられている送信元ＩＰアドレス及び当該ネットワークパケットの送信先であるメモリシステム３´に割り当てられている送信先ＩＰアドレス等を含み、当該ヘッダに格納されるＴＣＰポート番号はＴＣＰにおいて用いられる識別番号（例えば、通信先で動作するアプリケーションプログラムを特定するための番号）である。

上記したようにホスト装置２´から送信されたネットワークパケットは、メモリシステム３´において受信される。

図２に示すように、メモリシステム３´は、コントローラ３１´、ＮＡＮＤ型フラッシュメモリ３２´及びＤＲＡＭ３３´を備える。また、コントローラ３１´は、情報抽出部３１１´、分散処理部３１２´、複数のネットワークキュー３１３´－１～３１３´－ｍ、複数の第１ＣＰＵ３１４´－１～３１４´－ｍ及び複数の第２ＣＰＵ３１５´－１～３１５´－ｎを備える。なお、ＮＡＮＤ型フラッシュメモリ３２´は、複数のＮＡＮＤチップ３２´－１～３２´－ｎを含むものとする。

情報抽出部３１１´は、ホスト装置２´から受信されたネットワークパケットに含まれるヘッダからＩＰアドレス及びＴＣＰポート番号等の情報を抽出し、当該抽出された情報を分散処理部３１２´に渡す。なお、情報抽出部３１１´から分散処理部３１２´に渡される情報は、ＩＰアドレス及びＴＣＰポート番号自体であってもよいし、当該ＩＰアドレス及びＴＣＰポート番号の少なくとも一部から一意に決定される値（例えば、ハッシュ値等）であってもよい。

分散処理部３１２´は、情報抽出部３１１´から渡された情報に基づいて、複数の第１ＣＰＵ３１４´－１～３１４´－ｍ（ｍは、２以上の整数）のうち、ネットワーク処理を実行（担当）させる１つの第１ＣＰＵを選択（決定）する負荷分散処理を実行する。このような負荷分散処理によれば、例えば情報抽出部３１１´から渡された情報、例えばＩＰアドレス及びＴＣＰポート番号に基づいて特定の第１ＣＰＵを一意に選択してネットワーク処理を担当させることで、同一ホスト装置からの同一アプリケーションプログラムからのアクセスが同じ第１ＣＰＵで連続して処理される可能性が高くなること、及び、同一アプリケーションの実行時におけるプログラム及びデータの局所性により、当該第１ＣＰＵにおけるキャッシュのヒット率を向上させ、当該第１ＣＰＵの処理能力を向上させることができると考えられる。

ここでは分散処理部３１２´が情報抽出部３１１´から渡された情報に基づいてネットワーク処理を実行させる第１ＣＰＵを選択するものとして説明したが、分散処理部３１２´は、例えば複数の第１ＣＰＵ３１４´－１～３１４´－ｍの各々に順番にネットワーク処理を実行させるようにしてもよい。このような構成の場合には、情報抽出部３１１´は省略されても構わない。

複数のネットワークキュー３１３´－１～３１３´－ｍは、分散処理部３１２´から複数の第１ＣＰＵ３１４´－１～３１４´－ｍにネットワークパケットを受け渡す（転送する）ためのキューである。なお、複数のネットワークキュー３１３´－１～３１３´－ｍは、複数の第１ＣＰＵ３１４´－１～３１４´－ｍに対応している。

これによれば、例えば分散処理部３１２´によって第１ＣＰＵ３１４´－１が選択された場合、ネットワークパケットは、第１ＣＰＵ３１４´－１に対応するネットワークキュー３１３´－１に格納される。これによれば、第１ＣＰＵ３１４´－１は、ネットワークキュー３１３´－１からネットワークパケットを受け取ることができる。

ここでは、第１ＣＰＵ３１４´－１がネットワークパケットを受け取る場合について説明したが、他の第１ＣＰＵについても同様に、当該第１ＣＰＵに対応するネットワークキューからネットワークパケットを受け取ることができる。

すなわち、分散処理部３１２は、負荷分散処理において選択された第１ＣＰＵに対応するネットワークキューにネットワークパケットを格納することによって、当該ネットワークパケットを当該第１ＣＰＵに受け渡すことができる。

複数の第１ＣＰＵ３１４´－１～３１４´－ｍは、分散処理部３１２から受け取られたネットワークパケットに対して上記したネットワーク処理（当該ネットワークパケットの受信に関する処理）を実行するように構成された処理部として機能するＣＰＵ（ネットワーク処理用ＣＰＵ）である。

上記したようにネットワークパケットに対するネットワーク処理が実行された場合、複数の第１ＣＰＵ３１４´－１～３１４´－ｍは、当該ネットワークパケットに含まれるペイロードに格納されているコマンドを、図示しないＤＲＡＭインタフェース（Ｉ／Ｆ）を介してＤＲＡＭ３３´に格納する。

複数の第２ＣＰＵ３１５´－１～３１５´－ｎは、例えばＮＡＮＤ型フラッシュメモリ３２´のデータ管理及びブロック管理のためのフラッシュトランスレーションレイヤ（ＦＴＬ）の処理を実行するとともに、ＮＡＮＤ型フラッシュメモリ３２´に備えられる複数のＮＡＮＤチップ３２´－１～３２´－ｎにアクセスする（ＮＡＮＤ型フラッシュメモリ３２´に対するＮＡＮＤ制御処理を実行する）ように構成された処理部として機能するＣＰＵ（ＦＴＬ／ＮＡＮＤ処理用ＣＰＵ）である。なお、複数の第２ＣＰＵ３１５´－１～３１５´－ｎは、例えばＴｏｇｇｌｅ等のＮＡＮＤチップインタフェース（図示せず）を介してＮＡＮＤチップ３２´－１～３２´－ｎにアクセスするものとする。また、複数の第２ＣＰＵ３１５´－１～３１５´－ｎは、ＮＡＮＤ型フラッシュメモリ３２´に含まれる複数のＮＡＮＤチップ３２´－１～３２´－ｎに対応している。

上記したように複数の第１ＣＰＵ３１４´－１～３１４´－ｍによってコマンドがＤＲＡＭ３３´に格納された場合、複数の第２ＣＰＵ３１５´－１～３１５´－ｎは、例えば複数の第１ＣＰＵ３１４´－１～３１４´－ｍからの通知に従って、上記したＤＲＡＭインタフェースを介して当該ＤＲＡＭ３３´から当該コマンドを読み出す。複数の第２ＣＰＵ３１５´－１～３１５´－ｎは、ＤＲＡＭ３３´から読み出されたコマンドに対する処理を当該複数の第２ＣＰＵ３１５´－１～３１５´－ｎに対応するＮＡＮＤチップに対して実行する。

本実施形態の比較例に係るメモリシステム３´においては、上記したようにホスト装置２´から送信されたネットワークパケットに対するネットワーク処理を複数の第１ＣＰＵ３１４´－１～３１４´－ｍに分散することができる。

ここで、本実施形態の比較例に係るメモリシステム３´はネットワークパケットに含まれるヘッダに格納されているＩＰアドレス及びＴＣＰポート番号等を用いてネットワーク処理を分散する構成であり、当該ネットワーク処理の分散（つまり、ネットワーク処理を実行する第１ＣＰＵ）と、当該ネットワークパケットに含まれるペイロードに格納されているコマンドに対する処理を実行する際にＮＡＮＤチップにアクセスする第２ＣＰＵとの間に関連性はない。

このため、本実施形態の比較例に係るメモリシステム３´においては、第１ＣＰＵ（つまり、ネットワーク処理用ＣＰＵ）からコマンドが受け渡される第２ＣＰＵ（つまり、ＦＴＬ／ＮＡＮＤ処理用ＣＰＵ）を、上記した負荷分散処理が実行される時点で特定することはできない。この場合、複数の第１ＣＰＵ３１４´－１～３１４´－ｍの各々によってネットワーク処理が実行された後にコマンドを一旦ＤＲＡＭ３３´のような大きなデータ領域を有するメモリ空間に退避させて、複数の第２ＣＰＵ３１５´－１～３１５´－ｎの各々が当該コマンドを当該ＤＲＡＭ３３´から読み出すという動作が必要となる。

メモリシステム３´はサーバ装置等と比較すると限られた資源（ＤＲＡＭ領域、帯域幅及び消費電力等）の中で処理を行う必要があるところ、上記したような動作によれば、ＤＲＡＭ３３´へのアクセス（つまり、複数の第１ＣＰＵ３１４´－１～３１４´－ｍから複数の第２ＣＰＵ３１５´－１～３１５´－ｎへの煩雑なデータの受け渡し）により、当該メモリシステム３´における消費電力が増大する。

そこで、本実施形態においては、ホスト装置２がネットワーク４を介してメモリシステム３を利用する情報処理システム１における当該メモリシステム３の消費電力を低減する構成を実現する。

図３は、本実施形態に係る情報処理システム１に備えられるホスト装置２及びメモリシステム３の構成の一例を示す。

図３に示すように、ホスト装置２は、コマンド生成部２１１、タグ生成部２１２及び通信処理部２１３を含む。本実施形態において、コマンド生成部２１１、タグ生成部２１２及び通信処理部２１３の一部または全ては、図１に示すホスト装置２に備えられるＣＰＵ２１が所定のプログラムを実行すること（つまり、ソフトウェア）によって実現されるが、ＩＣ（Integrated Circuit）のようなハードウェアによって実現されてもよいし、ソフトウェア及びハードウェアの組み合わせによって実現されてもよい。

なお、ホスト装置２がメモリシステム３を利用する場合には、例えばホスト装置２において指定された論理アドレス（当該ホスト装置２がメモリシステム３にアクセスする際に使用する論理アドレス）を物理アドレス（ＮＡＮＤ型フラッシュメモリ３２にアクセスする際の当該ＮＡＮＤ型フラッシュメモリ３２に備えられるＮＡＮＤチップ内の物理的な位置）に変換することによって適切なＮＡＮＤチップにアクセスすることができる。本実施形態においては、このような論理アドレスを物理アドレスに変換する処理がメモリシステム３で実行されるのではなく、当該論理アドレスから変換された物理アドレスがホスト装置２で指定されるものとする。この場合、ホスト装置２が論理アドレスを物理アドレスに変換するテーブル（図示せず）を保持しており、当該ホスト装置２が当該テーブルを参照することによって論理アドレスを物理アドレスに変換する処理を実行すればよい。

コマンド生成部２１１は、上記した物理アドレス（つまり、ＮＡＮＤチップ内の物理的な位置）が指定されたコマンドを生成する。

タグ生成部２１２は、コマンド生成部２１１によって生成されたコマンドにおいて指定されている物理アドレスに基づいてタグ情報を生成する。

通信処理部２１３は、コマンド生成部２１１によって生成されたコマンドを格納するペイロードとタグ生成部２１２によって生成されたタグを格納するヘッダとを含むネットワークパケットを生成し、当該ネットワークパケットをメモリシステム３に送信する。なお、ネットワークパケットに含まれるヘッダには、上記した本実施形態の比較例において説明したＩＰアドレス及びＴＣＰポート番号等が更に格納されている。

図３に示すように、メモリシステム３は、ホスト装置２から送信されたネットワークパケットを受信する処理を実行するように構成されたネットワーク受信部と、ＦＴＬの処理及びＮＡＮＤ制御処理を実行するように構成されたＦＴＬ／ＮＡＮＤ処理部とを備える。

ネットワーク受信部は、情報抽出部３１１、分散処理部３１２、複数の第１キュー３１３－１～３１３－ｎ及び複数の第１ＣＰＵ３１４－１～３１４－ｎを備える。ＦＴＬ／ＮＡＮＤ処理部は、複数の第２ＣＰＵ３１５－１～３１５－ｎを備える。

なお、図３に示す情報抽出部３１１、分散処理部３１２、複数の第１キュー３１３－１～３１３－ｎ、複数の第１ＣＰＵ３１４－１～３１４－ｎ及び複数の第２ＣＰＵ３１５－１～３１５－ｎは上記した図２に示す情報抽出部３１１´、分散処理部３１２´、複数のネットワークキュー３１３´－１～３１３´－ｍ、複数の第１ＣＰＵ３１４´－１～３１４´－ｍ及び複数の第２ＣＰＵ３１５´－１～３１５´－ｎに対応しているが、以下の説明では、上記した本実施形態の比較例と異なる点について主に述べる。

また、本実施形態において、メモリシステム３は、上記したネットワーク受信部とＮＡＮＤ処理部の間に配置された複数の第２キュー３１６－１～３１６－ｎを更に備える。

なお、上記した本実施形態の比較例においては説明を省略したが、メモリシステム３は、物理レイヤ処理部（ＰＨＹ）３１７、ＤＲＡＭインタフェース３１８、ネットワーク送信部３１９及び第３キュー３２０を更に備える。

上記したようにホスト装置２（通信処理部２１３）からネットワークパケットが送信された場合、物理レイヤ処理部３１７は、当該ネットワークパケットに対する物理レイヤの処理を実行し、当該ネットワークパケットをネットワーク受信部に受け渡す。なお、物理レイヤ処理部３１７は、上記したネットワークスイッチと接続されることを想定している。

情報抽出部３１１は、物理レイヤ処理部３１７から受け渡されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出し、当該抽出された情報を分散処理部３１２に渡す。

分散処理部３１２は、情報抽出部３１１によって抽出されたタグ情報に基づいて、複数の第１ＣＰＵ３１４－１～３１４－ｎのうち、物理レイヤ処理部３１７から受け渡されたネットワークパケットに対するネットワーク処理を実行させる１つの第１ＣＰＵを選択（決定）する負荷分散処理を実行する。

複数の第１キュー３１３－１～３１３－ｎは、分散処理部３１２から複数の第１ＣＰＵ３１４－１～３１４－ｎにネットワークパケットを受け渡す（転送する）ためのキューである。なお、複数の第１キュー３１３－１～３１３－ｎは、複数の第１ＣＰＵ３１４－１～３１４－ｎに対応している。

これによれば、例えば分散処理部３１２によって第１ＣＰＵ３１４－１が選択された場合、ネットワークパケットは、第１ＣＰＵ３１４－１に対応する第１キュー３１３－１に格納される。この場合、第１ＣＰＵ３１４－１は、第１キュー３１３－１からネットワークパケットを受け取ることができる。

ここでは、第１ＣＰＵ３１４－１がネットワークパケットを受け取る場合について説明したが、他の第１ＣＰＵについても同様に、当該第１ＣＰＵに対応する第１キューからネットワークパケットを受け取ることができる。

複数の第１ＣＰＵ３１４－１～３１４－ｎ（ネットワーク処理用ＣＰＵ）は、分散処理部３１２から受け取られたネットワークパケットに対して上記したネットワーク処理を実行する。

複数の第２ＣＰＵ３１５－１～３１５－ｎは、上記したＦＴＬの処理及びＮＡＮＤ型フラッシュメモリ３２に対するＮＡＮＤ制御処理を実行する。

複数の第２キュー３１６－１～３１６－ｎは、ネットワーク処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドを、第１ＣＰＵ３１４－１～３１４－ｎから複数の第２ＣＰＵ３１５－１～３１５－ｎに受け渡す（転送する）ためのキューである。なお、複数の第２キュー３１６－１～３１６－ｎは、複数の第１ＣＰＵ３１４－１～３１４－ｎに対応しており、かつ、複数の第２ＣＰＵ３１５－１～３１５－ｎに対応している。換言すれば、複数の第２ＣＰＵ３１５－１～３１５－ｎは、複数の第２キュー３１６－１～３１６－ｎを介して、複数の第１ＣＰＵ３１４－１～３１４－ｎに対応している。

これによれば、例えば第１ＣＰＵ３１４－１によってネットワーク処理が実行された場合、当該ネットワーク処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドは、第１ＣＰＵ３１４－１に対応する第２キュー３１６－１に格納される。この場合、第２ＣＰＵ３１５－１は、第２キュー３１６－１（第１ＣＰＵ３１４－１）からコマンドを受け取ることができる。

上記したように第２キュー３１６－１からコマンドが受け取られた場合、第２ＣＰＵ３１５－１は、当該コマンドに対する処理をＮＡＮＤチップ３２－１に対して実行する。

ここでは、便宜的に、第１ＣＰＵ３１４－１、第２ＣＰＵ３１５－１、第２キュー３１６－１及びＮＡＮＤチップ３２－１について説明したが、他の第１ＣＰＵ、第２ＣＰＵ、第２キュー及びＮＡＮＤチップについても同様である。

なお、ホスト装置２（コマンド生成部２１１）において生成されるコマンドには例えば書き込みコマンド及び読み出しコマンド等が含まれるが、例えば書き込みコマンドがホスト装置２において生成された場合、複数の第２ＣＰＵ３１５－１～３１５－ｎは、当該書き込みコマンドに基づいて当該第２ＣＰＵに対応するＮＡＮＤチップにデータを書き込む処理を実行する。また、例えば読み出しコマンドがホスト装置２において生成された場合、複数の第２ＣＰＵ３１５－１～３１５－ｎは、当該読み出しコマンドに基づいて当該第２ＣＰＵに対応するＮＡＮＤチップからデータを読み出す処理を実行する。

ＤＲＡＭインタフェース３１８は、ＤＲＡＭ３３を制御するように構成されたＤＲＡＭ制御回路である。

ネットワーク送信部３１９は、物理レイヤ処理部３１７を介して当該ホスト装置２にネットワークパケットを送信する処理を実行するように構成されている。図３においては省略されているが、ネットワーク送信部３１９は、ネットワークパケットを生成する処理等を実行するＣＰＵを備える。ネットワーク送信部３１９に備えられるＣＰＵは、ネットワーク受信部に備えられる複数の第１ＣＰＵ３１４－１～３１４－ｎのうちの少なくとも１つであってもよい。換言すれば、ネットワーク受信部とネットワーク送信部とで同一のＣＰＵ（ネットワーク処理用ＣＰＵ）を共有する構成であってもよい。

第３キュー３２０は、例えばＦＴＬ／ＮＡＮＤ処理部に備えられる第２ＣＰＵ３１５－１～３１５－ｎによってＮＡＮＤチップ３２－１～３２－ｎから読み出されたデータをネットワーク送信部３１９に受け渡す（転送する）ためのキューである。

なお、本実施形態においては情報抽出部３１１及び分散処理部３１２が専用の回路等のハードウェアによって実現される場合を想定しているが、当該情報抽出部３１１及び分散処理部３１２の一部または全ては、例えばコントローラ３１によって所定のプログラムが実行されること（つまり、ソフトウェア）によって実現されてもよいし、ハードウェアとソフトウェアとの組み合わせ構成によって実現されてもよい。

また、複数の第１キュー３１３－１～３１３－ｎ、複数の第２キュー３１６－３１６－ｎ及び第３キュー３２０は、ＤＲＡＭ３３と比較して省電力でアクセスすることが可能なＳＲＡＭ（つまり、コントローラ３１に搭載されている揮発性メモリ）によって実現される。なお、図３においては複数の第１キュー３１３－１～３１３－ｎ、複数の第２キュー３１６－３１６－ｎ及び第３キュー３２０がＦＩＦＯ形式の独立したキューである場合を想定しているが、複数の第１キュー３１３－１～３１３－ｎ、複数の第２キュー３１６－３１６－ｎ及び第３キュー３２０は、共通のメモリ空間においてＣＰＵ毎に用意されているリングバッファ等であってもよい。

更に、図３においては複数の第２ＣＰＵ３１５－１～３１５－２の数と複数の第２キュー３１６－１～３１６－ｎの数とが同一である（つまり、第２ＣＰＵと第２キューとが１対１に対応している）場合を想定しているが、当該第２ＣＰＵと第２キューとは１対複数の関係であってもよい。すなわち、複数の第２キューに格納されたコマンドに対する処理を１つの第２ＣＰＵが実行する構成であってもよい。

同様に、図３においては複数の第２ＣＰＵ３１５－１～３１５－ｎの数と複数のＮＡＮＤチップ３２－１～３２－ｎの数とが同一である（つまり、第２ＣＰＵとＮＡＮＤチップとが１対１に対応している）場合を想定しているが、当該第２ＣＰＵとＮＡＮＤチップとは、１対複数の関係であってもよい。すなわち、１つの第２ＣＰＵが複数のＮＡＮＤチップにアクセスする構成であってもよい。

なお、上記したように第１キューと第１ＣＰＵとは１対１に対応しており、第１ＣＰＵと第２キューとは１対１に対応しているものとする。

すなわち、本実施形態においては、複数の第１キュー、複数の第１ＣＰＵ、複数の第２キュー、複数の第２ＣＰＵ及び複数のＮＡＮＤチップが、タグ情報（つまり、不揮発性メモリチップ内の位置）からネットワーク処理を担当させる第１ＣＰＵを特定できるような対応関係を有していればよい。

以下、本実施形態に係る情報処理システム１（ホスト装置２及びメモリシステム３）の動作について説明する。上記したようにホスト装置２において生成されるコマンドには書き込みコマンド及び読み出しコマンドが含まれるが、以下の説明においては、ホスト装置２において書き込みコマンドが生成される場合の処理（以下、書き込み処理と表記）及びホスト装置２において読み出しコマンドが生成される場合の処理（以下、読み出し処理と表記）について説明する。

まず、図４のシーケンスチャートを参照して、本実施形態における書き込み処理の処理手順の一例について説明する。

ホスト装置２がメモリ２２内のデータ（以下、書き込みデータと表記）をメモリシステム３（ＮＡＮＤ型フラッシュメモリ３２）に書き込む場合、当該ホスト装置２において書き込み処理の要求が発生し、当該ホスト装置２に含まれるコマンド生成部２１１は、当該要求に応じて書き込みコマンドを生成する（ステップＳ１）。

なお、ステップＳ１において生成される書き込みコマンドにおいては、書き込みデータ及び当該書き込みデータが書き込まれるＮＡＮＤ型フラッシュメモリ３２に含まれるＮＡＮＤチップ内の位置を示す物理アドレスが指定されている。具体的には、ステップＳ１において生成される書き込みコマンドには、書き込みデータが格納されているメモリ２２内の領域の位置を示すソースアドレスが含まれる。また、ステップＳ１において生成される書き込みコマンドには、書き込みデータが書き込まれるＮＡＮＤチップに割り当てられている番号（以下、チップ番号と表記）及び当該ＮＡＮＤチップ内の位置（に割り当てられているアドレス）を含むデスティネーションアドレス（物理アドレス）が含まれる。

次に、タグ生成部２１２は、ステップＳ１において生成された書き込みコマンドに含まれるデスティネーションアドレス（つまり、特定のＮＡＮＤチップ内の位置）に基づいてタグ情報を生成する（ステップＳ２）。

なお、ステップＳ２において生成されるタグ情報は、上記したデスティネーションアドレスに基づいて生成されればよく、例えば当該デスティネーションアドレスに含まれるチップ番号であってもよいし、当該デスティネーションアドレス（つまり、物理アドレス）自体であってもよい。また、タグ情報は、例えばデスティネーションアドレス（物理アドレス）の上位ビットであってもよい。

また、タグ情報は、上記したデスティネーションアドレスの少なくとも一部から一意に決定される値（例えば、ハッシュ値等）であってもよい。

更に、ＮＶＭｅ規格においては、メモリシステム３（ＳＳＤ）全体のメモリ空間を一定容量のゾーンに分け、用途や使用される周期等が同一のデータを同一のゾーンで管理することにより、メモリシステム３を効率的に活用するＺＮＳ（Zoned Namespace）と称される技術がある。タグ情報は、このようなＺＮＳにおいて用いられる番号（ＺＮＳ番号）であってもよい。なお、ＺＮＳ番号は、上記したデスティネーションアドレスから特定可能である。また、タグ情報は、このＺＮＳ番号から一意に決定される値であってもよい。

すなわち、本実施形態におけるタグ情報は、書き込みコマンドにおいて物理的な位置が指定されているＮＡＮＤチップ（つまり、当該コマンドに基づいてアクセスされるＮＡＮＤチップ）を特定することが可能な情報であればよい。

次に、通信処理部２１３は、ステップＳ１において生成された書き込みコマンド及びステップＳ２において生成されたタグ情報に基づいて、ネットワークパケット（以下、第１対象パケットと表記）を生成する（ステップＳ３）。なお、第１対象パケットはペイロード及びヘッダを含むが、ステップＳ３においては、当該ペイロードに書き込みコマンドが格納され、当該ヘッダにタグ情報が格納された第１対象パケットが生成される。

なお、上記したタグ情報が格納されるヘッダのフィールド（パケットヘッダのフィールド）は、例えばＩＰｖ４において規定されているオプションフィールド（ＩＰｖ４パケットヘッダのオプションフィールド）であってもよいし、ＩＰｖ６において規定されている拡張ヘッダ（ＩＰｖ６パケットヘッダの拡張ヘッダ）であってもよい。また、タグ情報が格納されるヘッダのフィールドは、ＴＣＰにおいて規定されているオプションフィールド（ＴＣＰパケットヘッダのオプションフィールド）であってもよい。

更に、上記したように第１対象パケットに含まれるヘッダにはＩＰアドレス及びＴＣＰポート番号等が更に格納されるが、当該ＩＰアドレスもしくは、当該ＴＣＰポート番号をタグ情報から決定する（例えば、タグ情報からＩＰアドレスもしくはＴＣＰポート番号を一意に決定できる関数もしくはテーブルを用いて、使用するＩＰアドレスもしくはＴＣＰポート番号を決定する）ような構成とすることも可能である。この場合には、ＩＰアドレスもしくはＴＣＰポート番号のフィールドの一部にタグ情報を格納するようにしてもよい。なお、この場合には、生成されうるタグの種類（数）に応じて、予めＩＰ通信もしくはＴＣＰ接続を確保し、メモリシステム３においてＩＰアドレスもしくはＴＣＰポート番号からタグ情報を決定するための情報を保持しておく必要がある。例えばタグ情報がチップ番号である場合には、ホスト装置２及びメモリシステム３の間のネットワークを確立するとき（つまり、接続確立時）に予めＮＡＮＤ型フラッシュメモリ３２に含まれる複数のＮＡＮＤチップ３２－１～３２－ｎの数に相当するＴＣＰポート番号（つまり、ＴＣＰ接続）を確保し、当該タグ情報（チップ番号）と当該ＴＣＰポート番号との対応関係をホスト装置２とメモリシステム３とで共有しておくものとする。このような対応関係を共有しておけば、メモリシステム３は当該対応関係に基づいて当該タグ情報からＴＣＰポート番号を決定（取得）することができる。

また、ホスト装置２及びメモリシステム３が互いに把握しているのであれば、第１対象パケット（ＴＣＰパケット）に含まれるペイロードの先頭に新たなパケットヘッダを追加し、当該ヘッダにタグ情報を格納するようにしてもよい。

ここではタグ情報が格納されるヘッダのフィールドについて説明したが、当該タグ情報は、第１対象パケットに含まれるヘッダ（ネットワークプロトコルに従ったヘッダ）に格納される構成であればよい。

ステップＳ３の処理が実行されると、通信処理部２１３は、第１対象パケットをメモリシステム３に送信する（ステップＳ４）。

ステップＳ４においてホスト装置２（通信処理部２１３）から送信された第１対象パケットは、メモリシステム３において受信される。このようにメモリシステム３において受信された第１対象パケットは、コントローラ３１に備えられる物理レイヤ処理部３１７を介して、ネットワーク受信部に渡される。

ネットワーク受信部に備えられる情報抽出部３１１は、第１対象パケットに含まれるヘッダに格納されているタグ情報を抽出する（ステップＳ５）。

次に、分散処理部３１２は、ステップＳ５において抽出されたタグ情報に基づいて、負荷分散処理を実行する（ステップＳ６）。

この負荷分散処理において、分散処理部３１２は、ステップＳ５において抽出されたタグ情報（例えば、チップ番号）に基づいてＮＡＮＤ型フラッシュメモリ３２に含まれる複数のＮＡＮＤチップ３２－１～３２－ｎのうちの１つのＮＡＮＤチップを特定することができる。

また、複数のＮＡＮＤチップ３２－１～３２－ｎは複数の第２ＣＰＵ３１５－１～３１５－ｎに対応しているため、分散処理部３１２は、当該複数の第２ＣＰＵ３１５－１～３１５－ｎのうち、上記したように特定されたＮＡＮＤチップに対応する第２ＣＰＵを特定することができる。

更に、複数の第２ＣＰＵ３１５－１～３１５－ｎは複数の第２キュー３１６－１～３１６－ｎに対応しており、当該複数の第２キュー３１６－１～３１６－ｎは複数の第１ＣＰＵ３１４－１～３１４－ｎに対応しているため、分散処理部３１２は、上記したように特定された第２ＣＰＵに対応する第２キューを特定し、更に、当該第２キューに対応する第１ＣＰＵを特定することができる。

ステップＳ６の負荷分散処理においては、上記したようにタグ情報から特定された第１ＣＰＵがネットワーク処理を実行させる第１ＣＰＵとして選択される。

ところで、タグ情報がチップ番号であれば上記したように当該チップ番号から特定されるＮＡＮＤチップからネットワーク処理を実行させる第１ＣＰＵを選択することができるが、当該タグ情報がチップ番号でない（つまり、当該チップ番号以外のタグ情報が生成される）場合には、例えばホスト装置２及びメモリシステム３の間のネットワークを確立するときに予めタグ情報とチップ番号との対応関係が定義された変換テーブル（つまり、タグ情報をチップ番号に変換するための変換テーブル）を作成しておくものとする。このような変換テーブルによれば、分散処理部３１２は、タグ情報をチップ番号に変換することができるため、当該チップ番号を用いて第１ＣＰＵを選択することが可能となる。なお、この変換テーブルは、ホスト装置２側で作成されていてもよいし、メモリシステム３側で作成されていてもよい。

ここではタグ情報とチップ番号との対応関係が定義された変換テーブルを予め作成しておくものとして説明したが、タグ情報と当該タグ情報から選択されるべき第１ＣＰＵとの対応関係を示す情報（つまり、タグ情報と複数の第１ＣＰＵ３１４－１～３１４－ｎの各々とを紐づける情報）が分散処理部３１２内に保持されていてもよい。

更に、例えばホスト装置２（タグ生成部２１２）が一定の規則に従ってタグ情報を生成する場合には、当該生成されたタグ情報とデスティネーションアドレスに含まれるチップ番号との組み合わせ（対応関係）を一定期間学習することによって生成された学習済みモデルを用いて、分散処理部３１２が当該タグ情報からチップ番号を推定し、当該チップ番号を用いて第１ＣＰＵを選択するような構成を実現することも可能である。

以下の説明においては、上記したステップＳ６の負荷分散処理において選択された第１ＣＰＵを対象第１ＣＰＵと称する。

ステップＳ６の処理が実行されると、分散処理部３１２は、複数の第１キュー３１３－１～３１３－ｎのうちの対象第１ＣＰＵに対応する第１キューに第１対象パケットを格納する。

対象第１ＣＰＵは、当該対象第１ＣＰＵに対応する第１キューに第１対象パケットが格納されたことを検知し、当該第１キューから受け取られた第１対象パケットに対するネットワーク処理を実行する（ステップＳ７）。

ここで、第１対象パケットに含まれるペイロードに格納されている書き込みコマンドにはソースアドレス及びデスティネーションが含まれているため、対象第１ＣＰＵは、当該ソースアドレスに基づく書き込みデータ（つまり、ソースアドレスによって特定されるメモリ２２内の位置に格納されているデータ）の転送をホスト装置２に要求する必要がある。

この場合、ネットワーク送信部３１９は、物理レイヤ処理部３１７を介して、書き込みデータの転送をホスト装置２に要求するためのネットワークパケットをホスト装置２に送信する（ステップＳ８）。なお、このステップＳ８においてメモリシステム３（ネットワーク送信部３１９）からホスト装置２に送信されるネットワークパケットは、ホスト装置２に備えられるメモリ２２からの書き込みデータの読み出し要求に相当し、上記したソースアドレスを含む。

ステップＳ８の処理が実行されると、ホスト装置２に含まれる通信処理部２１３は、当該ステップＳ８においてメモリシステム３から送信されたネットワークパケットに含まれるソースアドレスに基づいてメモリ２２から読み出された書き込みデータがペイロードに格納されたネットワークパケット（以下、第２対象パケットと表記）を生成する（ステップＳ９）。

なお、第２対象パケットに含まれるヘッダには、上記したステップＳ２において生成されたタグ情報と同一のタグ情報（つまり、第１対象パケットと同一のタグ情報）が格納されるものとする。

ステップＳ９の処理が実行されると、上記したステップＳ４～Ｓ７の処理に相当するステップＳ１０～Ｓ１３の処理が実行される。なお、第２対象パケットに含まれるヘッダに格納されるタグ情報はステップＳ２において生成されたタグ情報と同一であるため、ステップＳ１２において実行される負荷分散処理においては、上記したステップＳ６において実行された負荷分散処理において選択された第１ＣＰＵと同一の第１ＣＰＵ（つまり、対象第１ＣＰＵ）が選択される。

ステップＳ１３のネットワーク処理が実行されると、対象第１ＣＰＵは、複数の第２キュー３１６－１～３１６－ｎのうちの当該対象第１ＣＰＵに対応する第２キューに、第２対象パケットに含まれるペイロードに格納されている書き込みデータを格納する。

これにより、書き込みデータが格納された第２キューに対応する第２ＣＰＵ（以下、対象第２ＣＰＵと表記）は、当該第２キューに書き込みデータが格納されたことを検知し、上記した書き込みコマンドに対する処理（書き込みデータの書き込み処理）を実行する（ステップＳ１４）。この場合、対象第２ＣＰＵは、当該対象第２ＣＰＵに対応するＮＡＮＤチップにアクセスし、第２キューから受け取られた書き込みデータを上記したデスティネーションアドレス（物理アドレス）によって示される当該ＮＡＮＤチップ内の位置に書き込む。また、第２キューから受け取られた書き込みデータに対して、誤り訂正処理やランダマイズ処理等の所定の処理が実行されてもよい。この場合、対象第２ＣＰＵは、第２キューから受け取られた書き込みデータに対して所定の処理が実行されたデータを、物理アドレスによって示される当該ＮＡＮＤチップ内の位置に書き込む。すなわち、第２ＣＰＵは、第２キューから受け取った書き込みデータに基づくデータを物理アドレスによって示される当該ＮＡＮＤチップ内の位置に書き込む。

図４においては省略されているが、ステップＳ１４の処理が終了された場合には、書き込みコマンドに対する応答として、書き込みデータが正常にＮＡＮＤ型フラッシュメモリ３２に書き込まれたことを通知するためのネットワークパケットがネットワーク送信部３１９からホスト装置２に送信される、これにより、図４に示す書き込み処理は終了する。

なお、図５は、上記した書き込み処理においてホスト装置２からメモリシステム３に送信されるネットワークパケットの概要を示している。

まず、ステップＳ１においてデスティネーションアドレス５０１を含む書き込みコマンドが生成された場合、当該デスティネーションアドレス５０１（及びソースアドレス）を含む書き込みコマンドが格納されたペイロード５０３ａと当該デスティネーションアドレス５０１に基づいて生成されたタグ情報５０２が格納されたヘッダ５０３ｂとを含むネットワークパケット５０３がホスト装置２からメモリシステム３に送信される。

また、ステップＳ９においては書き込みデータを含むネットワークパケットが生成されるが、当該書き込みデータのサイズがＴＣＰ／ＩＰにおいて規定されているサイズ（以下、ネットワークパケットの最大サイズと表記）よりも大きい場合には、当該ネットワークパケットの最大サイズに基づいて分割された書き込みデータがペイロードに格納された複数のネットワークパケットが生成される。

図５に示す例では、書き込みデータ６０１が３つのデータ６０１ａ～６０１ｂに分割されている。この場合、データ６０１ａがペイロード６０２ａに格納されたネットワークパケット６０２、データ６０１ｂがペイロード６０３ａに格納されたネットワークパケット６０３及びデータ６０１ｃがペイロード６０４ａに格納されたネットワークパケット６０４の各々がホスト装置２からメモリシステム３に送信されることになる。

なお、上記したネットワークパケット６０２～６０４（つまり、ペイロード６０２ａ～６０４ａ）には、ネットワークパケット５０３に含まれるヘッダ５０３ｂ（つまり、デスティネーションアドレス５０１に基づいて生成されたタグ情報を格納するヘッダ）と同一のヘッダ６０２ｂ～６０４ｂが付加される。

上記した書き込み処理においては、図５において説明したネットワークパケット５０３及び６０２～６０４がホスト装置２からメモリシステム３に送信されることにより、当該ネットワークパケット５０３のペイロードに格納されている書き込みコマンドに含まれるデスティネーションアドレスに基づいて生成されたタグ情報から適切な第１ＣＰＵを選択することができる。また、ネットワークパケット６０２～６０４の各々に含まれるペイロードに格納されている書き込みデータはタグ情報から選択された第１ＣＰＵから当該第１ＣＰＵに対応する第２ＣＰＵに第２キューを介して転送され、当該書き込みデータの書き込み処理（つまり、データ６０１ａ～６０１ｃをＮＡＮＤチップに書き込む処理）は当該第２ＣＰＵによって実行される。

次に、図６のシーケンスチャートを参照して、本実施形態における読み出し処理の処理手順の一例について説明する。

ホスト装置２がＮＡＮＤ型フラッシュメモリ３２（に含まれるＮＡＮＤチップ）に書き込まれたデータ（以下、読み出しデータと表記）を当該ＮＡＮＤチップから読み出す場合、当該ホスト装置２において読み出し処理の要求が発生し、当該ホスト装置２に含まれるコマンド生成部２１１は、当該要求に応じて読み出しコマンドを生成する（ステップＳ２１）。

なお、ステップＳ２１において生成される読み出しコマンドにおいては、読み出しデータが書き込まれているＮＡＮＤ型フラッシュメモリ３２に含まれるＮＡＮＤチップ内の位置を示す物理アドレスが指定されている。具体的には、ステップＳ２１において生成される読み出しコマンドには、読み出しデータが書き込まれているＮＡＮＤチップに割り当てられているチップ番号及び当該ＮＡＮＤチップ内の位置（に割り当てられているアドレス）を含むソースアドレス（物理アドレス）が含まれる。

次に、図４に示すステップＳ２～Ｓ７の処理に相当するステップＳ２２～Ｓ２７の処理が実行される。なお、以下の説明においては、ステップＳ２３において生成されたネットワークパケットを対象パケットと称する。また、ステップＳ２６の負荷分散処理において選択された第１ＣＰＵを対象第１ＣＰＵと称する。

ここで、対象パケットに含まれるペイロードには読み出しコマンドが格納されており、当該読み出しコマンドに含まれるソースアドレス（物理アドレス）に基づいてＮＡＮＤチップからデータを読み出す必要がある。

この場合、対象第１ＣＰＵは、当該対象第１ＣＰＵに対応する第２キューに対象パケットに含まれるペイロードに格納されている読み出しコマンドを格納する。

これにより、読み出しコマンドが格納された第２キューに対応する第２ＣＰＵ（以下、対象第２ＣＰＵと表記）は、当該第２キューに読み出しコマンドが格納されたことを検知し、当該第２キューから受け取られた読み出しコマンドに対する処理（読み出しデータの読み出し処理）を実行する（ステップＳ２８）。この場合、対象第２ＣＰＵは、当該対象第２ＣＰＵに対応するＮＡＮＤチップにアクセスし、第２キューから受け取られた読み出しコマンドに含まれるソースアドレス（物理アドレス）によって示される当該ＮＡＮＤチップ内の位置から読み出しデータを読み出す。

上記したように対象第２ＣＰＵによってＮＡＮＤチップから読み出された読み出しデータは、第３キュー３２０を介して、ＦＴＬ／ＮＡＮＤ処理部（対象第２ＣＰＵ）からネットワーク送信部３１９に渡される。この場合、ネットワーク送信部３１９は、読み出しコマンドに対する応答として、読み出しデータがペイロードに格納されたネットワークパケットを生成し、当該ネットワークパケットをホスト装置２に送信する（ステップＳ２９）。また、ＮＡＮＤチップから読み出された読み出しデータは、当該データに対する誤り訂正処理、ランダマイズの解除処理等の所定の処理が実行された後に、第３キュー３２０を介して、ＦＴＬ／ＮＡＮＤ処理部（対象第２ＣＰＵ）からネットワーク送信部３１９に渡されてもよい。すなわち、対象第２ＣＰＵによってＮＡＮＤ型フラッシュメモリ３から読み出されたデータに基づくデータが、第３キュー３２０を介して、ＦＴＬ／ＮＡＮＤ処理部（対象第２ＣＰＵ）からネットワーク送信部３１９に渡されてもよい。

上記した読み出し処理においては、書き込み処理と同様に、読み出しコマンドに含まれるソースアドレスに基づいて生成されたタグ情報から適切な第１ＣＰＵを選択することができる。また、ネットワークパケットに含まれるペイロードに格納されている読み出しコマンドはタグ情報から選択された第１ＣＰＵから当該第１ＣＰＵに対応する第２ＣＰＵに第２キューを介して転送され、当該読み出しコマンドに対する処理（つまり、読み出しデータをＮＡＮＤチップから読み出す処理）は当該第２ＣＰＵによって実行される。

上記したように本実施形態においてホスト装置２は、ＮＡＮＤ型フラッシュメモリ３２（第１メモリ）に含まれるＮＡＮＤチップ（不揮発性メモリチップ）内の位置が指定されたコマンドを生成し、当該生成されたコマンドにおいて指定されているＮＡＮＤチップ内の位置に基づいてタグ情報を生成し、当該生成されたコマンドを格納するペイロードと当該生成されたタグ情報を格納するヘッダとを含むネットワークパケットをメモリシステム３に送信する。また、本実施形態においてメモリシステム３は、ネットワークパケットの受信に関するネットワーク処理（第１処理）を実行するように構成された複数の第１ＣＰＵ３１４－１～３１４－ｎ（第１処理部）と、当該複数の第１ＣＰＵ３１４－１～３１４－ｎに対応し、複数のＮＡＮＤチップ３２－１～３２－ｎにアクセスするように構成された複数の第２ＣＰＵ３１５－１～３１５－ｎ（第２処理部）とを備えるコントローラ３１を含み、当該コントローラ３１は、ホスト装置２から送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出し、当該抽出されたタグ情報に基づいて、複数の第１ＣＰＵ３１４－１～３１４－ｎのうちの１つの第１ＣＰＵを選択し、当該選択された第１ＣＰＵにネットワーク処理を実行させる。なお、本実施形態において、ネットワーク処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対応する処理（第２処理）は、当該ネットワーク処理を実行した第１ＣＰＵに対応する第２ＣＰＵによって実行される。

なお、本実施形態においては、複数の第１ＣＰＵ３１４－１～３１４－ｎ（ネットワーク処理用ＣＰＵ）と複数の第２ＣＰＵ３１５－１～３１５－ｎ（ＦＴＬ／ＮＡＮＤ処理用ＣＰＵ）とが対応しており、当該複数の第１ＣＰＵ３１４－１～３１４－ｎから当該複数の第２ＣＰＵ３１５－１～３１５－ｎへのコマンドの受け渡し（転送）は、ＤＲＡＭ３３よりも消費電力が小さいＳＲＡＭ（コントローラ３１に搭載されている第２メモリ）によって実現される複数の第２キュー３１６－１～３１６－ｎを介して行われるものとする。

本実施形態においては、このような構成により、コマンドを第１ＣＰＵから第２ＣＰＵに受け渡す（転送する）際にコントローラ３１の外部に設けられているＤＲＡＭ３３のようなメモリ空間にアクセスする必要がないため、メモリシステム３における消費電力を低減することが可能となる。

また、本実施形態においては、ＤＲＡＭ３３へのアクセス頻度を低減することができるため、広帯域なＤＲＡＭインタフェース３１８を用意する必要がなく、当該ＤＲＡＭインタフェース３１８の動作周波数を低く抑えることが可能である。

ここで、上記した図２においては本実施形態の比較例について説明したが、当該本実施形態の比較例に係るメモリシステム３´において、第１ＣＰＵから第２ＣＰＵへのコマンドの受け渡しを本実施形態のようにキューを用いて行う構成が考えられる。

このような構成によればＤＲＡＭ３３´へのアクセスを回避することができるが、上記したように本実施形態の比較例においては第１ＣＰＵは任意の第２ＣＰＵにコマンドを受け渡す可能性があるため、当該コマンドの受け渡しにスター接続型のバスを配置する必要があり、本実施形態のような単純なキュー構造を適用して消費電力の低減を実現することはできない。

また、本実施形態においてはネットワーク処理を分散する構成であるが、ＮＡＮＤチップ内の位置（ＮＡＮＤチップへの書き込みの場合はデスティネーションアドレス、ＮＡＮＤチップからの読み出しの場合はソースアドレス）に基づいて生成されるタグ情報からネットワーク処理を実行させる第１ＣＰＵを選択する場合、特定の第１ＣＰＵにネットワーク処理が集中する可能性がある。しかしながら、本実施形態においては、ＮＡＮＤ型フラッシュメモリ３２に含まれる複数のＮＡＮＤチップ３２－１～３２－ｎに対応するように第１ＣＰＵ３１４－１～３１４－ｎが備えられているため、当該第１ＣＰＵ３１４－１～３１４－ｎの各々が１つのＮＡＮＤチップに対するアクセスのためのネットワークパケットを捌くことができる処理能力があれば、当該ネットワーク処理がボトルネックとなる可能性は低い。

なお、本実施形態においては、ネットワーク処理を実行させる第１ＣＰＵを選択するために用いられるタグ情報として、例えばコマンドにおいて位置が指定されているＮＡＮＤチップ（つまり、書き込みデータが書き込まれるまたは読み出しデータが書き込まれているＮＡＮＤチップ）に割り当てられているチップ番号を含むタグ情報が生成される。

本実施形態においては、このような構成により、タグ情報に含まれるチップ番号によって特定されたＮＡＮＤチップに対応する第１ＣＰＵにネットワーク処理を実行させることができ、煩雑な処理を実行することなく、当該第１ＣＰＵから当該ＮＡＮＤチップに対応する第２ＣＰＵにコマンドを受け渡すことができる。

ここではチップ番号を含むタグ情報が生成される場合について説明したが、例えばＮＡＮＤチップ内の位置を示す物理アドレスを含むタグ情報が生成されてもよいし、当該物理アドレスの上位ビットを含むタグ情報が生成されてもよい。

なお、本実施形態におけるタグ情報は、ネットワーク処理を実行させる第１ＣＰＵを選択する際に（つまり、負荷分散処理の実行時に）ＮＡＮＤチップを特定することができる情報であればよい。

また、本実施形態においてはタグ情報がヘッダに格納されたネットワークパケットがホスト装置２からメモリシステム３に送信されるものとして説明したが、当該タグ情報は、例えばＩＰｖ４において規定されているオプションフィールドに格納されてもよいし、ＩＰｖ６において規定されている拡張ヘッダに格納されてもよい。本実施形態においては、このように既存のネットワークプロトコルへの影響が少ないフィールド（箇所）にタグ情報を配置することによって、上記したネットワークスイッチ等のネットワーク機器については既存の機器を使用することができる。

なお、本実施形態においては、主にホスト装置２とメモリシステム３との間でＴＣＰ／ＩＰの規定に基づく通信が実行されるものとして説明したが、この場合、タグ情報は、例えばＴＣＰにおいて規定されているオプションフィールドに格納されてもよい。

また、例えばＴＣＰポート番号を決定（取得）することが可能なタグ情報（つまり、ＴＣＰポート番号に変換することが可能なタグ情報）を生成することができるのであれば、当該タグ情報をＴＣＰポート番号の代わりに当該ＴＣＰポート番号のフィールドに格納するようなことも可能である。換言すれば、ネットワーク４がＴＣＰプロトコルを用いてネットワークパケットの交換を行う場合には、当該ＴＣＰプロトコルで用いるＴＣＰポート番号は、タグ情報から一意に決定されるものであってもよい。なお、ホスト装置２とメモリシステム３とを相互接続するためのインタフェースとして、ＮＶＭｅ－ｏＦ規格のうちＮＶＭｅ ＲＤＭＡ Ｔｒａｎｓｐｏｒｔ Ｂｉｎｄｉｎｇ規格が使用され、ＲＤＭＡ ｐｒｏｖｉｄｅｒとしてＲｏＣＥ ｖ２が使用される場合は、ホスト装置２とメモリシステム３との間でＵＤＰ／ＩＰの規定に基づく通信が実行される。この場合であって、ＵＤＰポート番号を決定（取得）することが可能なタグ情報（つまり、ＵＤＰポート番号に変換することが可能なタグ情報）を生成することができるのであれば、当該タグ情報は、ＵＤＰポート番号の代わりに当該ＵＤＰポート番号のフィールドに格納されてもよい。換言すれば、ネットワーク４がＵＤＰプロトコルを用いてネットワークパケットの交換を行う場合には、当該ＵＤＰプロトコルで用いるＵＤＰポート番号は、タグ情報から一意に決定されるものであってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…情報処理システム、２…ホスト装置、３…メモリシステム、４…ネットワーク、２１…ＣＰＵ、２２…メモリ、２３…ＮＩＣ、３１…コントローラ、３２…ＮＡＮＤ型フラッシュメモリ（不揮発性メモリ）、３２－１～３２－ｎ…ＮＡＮＤチップ（不揮発性メモリチップ）、３３…ＤＲＡＭ、２１１…コマンド生成部、２１２…タグ生成部、２１３…通信処理部（送信部）、３１１…情報抽出部、３１２…分散処理部、３１３－１～３１３－ｎ…第１キュー、３１４－１～３１４－ｎ…第１ＣＰＵ（第１処理部）、３１５－１～３１５－ｎ…第２ＣＰＵ（第２処理部）、３１６－１～３１６－ｎ…第２キュー、３１７…物理レイヤ処理部、３１８…ＤＲＡＭインタフェース、３１９…ネットワーク送信部、３２０…第３キュー。

Claims (16)

1. ホスト装置と、ネットワークを介して前記ホスト装置によって利用される複数のメモリチップを含む第１メモリを備えるメモリシステムとを具備する情報処理システムにおいて、
   前記ホスト装置は、
   前記メモリチップ内の位置が指定されたコマンドを生成する第１生成部と、
   前記生成されたコマンドにおいて指定されているメモリチップ内の位置に基づいてタグ情報を生成する第２生成部と、
   前記生成されたコマンドを格納するペイロードと前記生成されたタグ情報を格納するヘッダとを含むネットワークパケットを前記ネットワークを介して前記メモリシステムに送信する送信部と
   を含み、
   前記メモリシステムは、
   前記ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラを含み、
   前記コントローラは、
   前記送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
   前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
   を含み、
   前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
   情報処理システム。
2. 前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドは、前記コントローラに搭載されている第２メモリを介して、前記第１処理を実行した第１処理部から前記第１処理部に対応する第２処理部に転送される請求項１記載の情報処理システム。
3. 前記第２メモリは、ＳＲＡＭである請求項２記載の情報処理システム。
4. 前記第２生成部は、前記生成されたコマンドにおいて位置が指定されているメモリチップに割り当てられているチップ番号を含むタグ情報を生成する請求項１～３のいずれか一項に記載の情報処理システム。
5. 前記第２生成部は、前記生成されたコマンドにおいて指定されているメモリチップ内の位置を示す物理アドレスを含むタグ情報を生成する請求項１～３のいずれか一項に記載の情報処理システム。
6. 前記第２生成部は、前記生成されたコマンドにおいて指定されているメモリチップ内の位置を示す物理アドレスの上位ビットを含むタグ情報を生成する請求項１～３のいずれか一項に記載の情報処理システム。
7. 前記タグ情報は、ＩＰｖ４において規定されているオプションフィールドに格納される請求項１～６のいずれか一項に記載の情報処理システム。
8. 前記タグ情報は、ＩＰｖ６において規定されている拡張ヘッダに格納される請求項１～６のいずれか一項に記載の情報処理システム。
9. 前記タグ情報は、ＴＣＰにおいて規定されているオプションフィールドに格納される請求項１～６のいずれか一項に記載の情報処理システム。
10. 前記ネットワークはＴＣＰプロトコルを用いてネットワークパケットの交換を行い、
    前記ＴＣＰプロトコルで用いるＴＣＰポート番号は、前記タグ情報から一意に決定される
    請求項１～６のいずれか一項に記載の情報処理システム。
11. 前記ネットワークはＵＤＰプロトコルを用いてネットワークパケットの交換を行い、
    前記ＵＤＰプロトコルで用いるＵＤＰポート番号は、前記タグ情報から一意に決定される
    請求項１～６のいずれか一項に記載の情報処理システム。
12. ネットワークを介してホスト装置によって利用されるメモリシステムにおいて、
    複数のメモリチップを含む第１メモリと、
    ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラと
    を具備し、
    前記コントローラは、
    前記ホスト装置から前記ネットワークを介して送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
    前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記ホスト装置からネットワークを介して送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
    を含み、
    前記ネットワークパケットに含まれるペイロードには、前記メモリチップ内の位置が指定されたコマンドが格納されており、
    前記タグ情報は、前記コマンドにおいて指定されているメモリチップ内の位置に基づいて生成され、ＩＰｖ４において規定されているオプションフィールドに格納されており、
    前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
    メモリシステム。
13. ネットワークを介してホスト装置によって利用されるメモリシステムにおいて、
    複数のメモリチップを含む第１メモリと、
    ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラと
    を具備し、
    前記コントローラは、
    前記ホスト装置から前記ネットワークを介して送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
    前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記ホスト装置からネットワークを介して送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
    を含み、
    前記ネットワークパケットに含まれるペイロードには、前記メモリチップ内の位置が指定されたコマンドが格納されており、
    前記タグ情報は、前記コマンドにおいて指定されているメモリチップ内の位置に基づいて生成され、ＩＰｖ６において規定されている拡張ヘッダに格納されており、
    前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
    メモリシステム。
14. ネットワークを介してホスト装置によって利用されるメモリシステムにおいて、
    複数のメモリチップを含む第１メモリと、
    ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラと
    を具備し、
    前記コントローラは、
    前記ホスト装置から前記ネットワークを介して送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
    前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記ホスト装置からネットワークを介して送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
    を含み、
    前記ネットワークパケットに含まれるペイロードには、前記メモリチップ内の位置が指定されたコマンドが格納されており、
    前記タグ情報は、前記コマンドにおいて指定されているメモリチップ内の位置に基づいて生成され、ＴＣＰにおいて規定されているオプションフィールドに格納されており、
    前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
    メモリシステム。
15. ネットワークを介してホスト装置によって利用されるメモリシステムにおいて、
    複数のメモリチップを含む第１メモリと、
    ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラと
    を具備し、
    前記コントローラは、
    前記ホスト装置から前記ネットワークを介して送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
    前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記ホスト装置からネットワークを介して送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
    を含み、
    前記ネットワークパケットに含まれるペイロードには、前記メモリチップ内の位置が指定されたコマンドが格納されており、
    前記タグ情報は、前記コマンドにおいて指定されているメモリチップ内の位置に基づいて生成され、ＴＣＰポート番号のフィールドに格納されており、
    前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
    メモリシステム。
16. ネットワークを介してホスト装置によって利用されるメモリシステムにおいて、
    複数のメモリチップを含む第１メモリと、
    ネットワークパケットの受信に関する第１処理を実行するように構成された複数の第１処理部と、前記複数の第１処理部に対応し、前記複数のメモリチップにアクセスするように構成された複数の第２処理部とを備えるコントローラと
    を具備し、
    前記コントローラは、
    前記ホスト装置から前記ネットワークを介して送信されたネットワークパケットに含まれるヘッダに格納されているタグ情報を抽出する抽出部と、
    前記抽出されたタグ情報に基づいて、前記複数の第１処理部のうちの１つの第１処理部を選択し、前記選択された第１処理部に前記ホスト装置からネットワークを介して送信されたネットワークパケットの受信に関する第１処理を実行させる分散処理部と
    を含み、
    前記ネットワークパケットに含まれるペイロードには、前記メモリチップ内の位置が指定されたコマンドが格納されており、
    前記タグ情報は、前記コマンドにおいて指定されているメモリチップ内の位置に基づいて生成され、ＵＤＰポート番号のフィールドに格納されており、
    前記第１処理が実行されたネットワークパケットに含まれるペイロードに格納されているコマンドに対する第２処理は、前記第１処理を実行した第１処理部に対応する第２処理部によって実行される
    メモリシステム。

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