JP2023013849A - 送受信モジュール - Google Patents

Abstract

【課題】送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現する。【解決手段】送受信モジュール１は、送信信号入力端子ＴＸｉｎ、受信信号出力端子ＲＸｏｕｔ、アンテナ端子ＡＮＴを備える基板２００と、基板２００上に設けられ、送信信号入力端子ＴＸｉｎから入力された送信信号をアンテナ端子ＡＮＴに出力し、アンテナ端子ＡＮＴから入力された受信信号を受信信号出力端子ＲＸｏｕｔに出力するアンテナスイッチ回路ＡＮＴＳＷと、アンテナスイッチ回路とＡＮＴＳＷのアンテナ端子ＡＮＴとの間に設けられた入出力フィルタ回路１に含まれる第１インダクタ１０と、を備える。第１インダクタ１０は、導体の巻回軸方向が基板２００に対し直交する。【選択図】図２

Description

本発明は、送受信モジュールに関する。

近年、電力増幅回路やスイッチ回路、制御回路等を一体化した送受信モジュールの開発が進められている。このような送受信モジュールは、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板や誘電体基板上にウエハレベルＣＳＰ（ＷＬ－ＣＳＰ：Wafer Level Chip Size Package）や表面実装部品（ＳＭＤ：Surface Mount Device）等の複数の機能デバイスが実装される。例えば、周波数分割複信（ＦＤＤ：Frequency Division Duplex）方式でキャリアアグリゲーション（ＣＡ：Carrier Aggregation）による広帯域化や高速化を実現する構成が開示されている（例えば、特許文献１）。

特開２０１５－２３５５７号公報

複数の通信帯域を扱う送受信モジュールでは、各回路間にインピーダンス整合用の整合回路が設けられる場合がある。また、アンテナ出力端には入出力フィルタ回路が設けられる場合がある。このような構成において、各整合回路を構成するインダクタと入出力フィルタ回路を構成するインダクタとの間で磁束結合が生じ、送受信経路のアイソレーション特性やアッテネーション特性の劣化要因となり得る。

本開示は、上記に鑑みてなされたものであって、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することを目的とする。

本開示の一側面の送受信モジュールは、送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第１インダクタと、を備え、前記第１インダクタは、導体の巻回軸方向が前記基板に対し直交する。

本開示によれば、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することができる。

図１は、実施形態１に係る送受信モジュールの一構成例を示す概略図である。 図２は、送受信モジュールの基板上の入出力フィルタ回路及び各整合回路を模式的に示す図である。 図３は、インダクタの模式図である。 図４は、実施形態に係る第１インダクタ、第２インダクタ、及び第３インダクタの基板上の配置態様の一例を示す図である。 図５は、比較例に係る第１インダクタ、第２インダクタ、及び第３インダクタの基板上の配置態様の一例を示す図である。 図６は、第２インダクタ及び第３インダクタの基板上の配置態様の第１例を示す図である。 図７は、第２インダクタ及び第３インダクタの基板上の配置態様の第２例を示す図である。 図８は、第１インダクタをＳＭＤで構成した場合の基板層構成の第１例を示す上面視図である。 図９は、図８に示すＡ－Ａ線断面図である。 図１０は、図８に示すＢ－Ｂ線断面図である。 図１１は、第１インダクタをＳＭＤで構成した場合の基板層構成の第２例を示す上面視図である。 図１２は、図１１に示すＡ－Ａ線断面図である。 図１３は、図１１に示すＢ－Ｂ線断面図である。 図１４は、第１インダクタを基板に設けられる導体で構成した場合の基板層構成の例を示す上面視図である。 図１５は、図１４に示すＡ－Ａ線断面図である。 図１６は、図１４に示すＢ－Ｂ線断面図である。 図１７は、実施形態に係る送受信モジュールの概略断面図である。 図１８は、入出力フィルタ回路の構成の一例を示す回路図である。 図１９は、図１８に示す構成における送信信号入力端子－アンテナ端子間のアッテネーション性能のシミュレーション結果の第１例を示す図である。 図２０は、図１８に示す構成における送信信号入力端子－アンテナ端子間のアッテネーション性能のシミュレーション結果の第２例を示す図である。 図２１は、図１８に示す構成における送信信号入力端子－受信信号出力端子間のアイソレーション性能のシミュレーション結果の第１例を示す図である。 図２２は、図１８に示す構成におけるアンテナ端子－受信信号出力端子間のアッテネーション性能のシミュレーション結果の一例を示す図である。 図２３は、図１８に示す構成における送信信号入力端子－受信信号出力端子間のアイソレーション性能のシミュレーション結果の第２例を示す図である。 図２４は、実施形態２に係る送受信モジュールの一構成例を示す概略図である。 図２５は、実施形態３に係る送受信モジュールの一構成例を示す概略図である。

以下に、実施形態に係る送受信モジュールを図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。

（実施形態１）
図１は、実施形態１に係る送受信モジュールの一構成例を示す概略図である。

送受信モジュール１００は、基板２００上に実装された複数の集積回路、及び各種機能部品を一体化した超小型集積モジュールである。基板２００は、例えば低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板等のセラミック積層基板や、樹脂多層基板やフィルム基板等が例示される。

図１に示す送受信モジュール１００は、例えば、周波数分割複信（ＦＤＤ：Frequency Division Duplex）方式で複数バンドの信号を同時に送受信するキャリアアグリゲーション（ＣＡ：Carrier Aggregation）、または、ＥＮ－ＤＣ（E-UTRAN New Radio － Dual Connectivity）などを実現するための複数のデュプレクサＤＰＸを備えた構成である。複数のデュプレクサＤＰＸは、それぞれ通過帯域が異なっている。

各デュプレクサＤＰＸは、送信と受信とで異なる周波数を割り当てられている。デュプレクサＤＰＸは、例えばセラミックベースの弾性表面波（ＳＡＷ：Surface Acoustic Wave）フィルタで構成される表面実装部品（ＳＭＤ：Surface Mount Device）で構成される。なお、各デュプレクサＤＰＸは、弾性バルク波（ＢＡＷ：Bulk Acoustic Wave）フィルタで構成されるＳＭＤや、ＬＣフィルタで構成されていてもよい。

送信信号入力端子ＴＸｉｎから入力された送信信号は、パワーアンプ回路ＰＡで増幅され、パワーアンプ出力スイッチ回路ＰＡＳＷで適宜切り換えられて各デュプレクサＤＰＸに入力される。各デュプレクサＤＰＸから出力された送信信号は、アンテナスイッチ回路ＡＮＴＳＷで適宜切り換えられて入出力フィルタ回路１を介してアンテナ端子ＡＮＴから出力される。本開示において、パワーアンプ回路ＰＡの出力側には、出力インピーダンス整合回路３（以下、単に「整合回路３」とも称する）が設けられている。具体的には、整合回路３は、送信信号入力端子ＴＸｉｎとアンテナスイッチ回路ＡＮＴＳＷとの間に設けられている。言い換えれば、整合回路３は、送信信号入力端子ＴＸｉｎとアンテナスイッチ回路ＡＮＴＳＷとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、送信信号入力端子ＴＸｉｎとアンテナスイッチ回路ＡＮＴＳＷとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。また、入出力フィルタ回路１は、例えば、送受信モジュール１００で扱う送信信号あるいは受信信号の２倍波成分を含む高次高調波成分を抑制するローパスフィルタが例示される。入出力フィルタ回路１は、アンテナスイッチ回路ＡＮＴＳＷと、アンテナ端子ＡＮＴとの間に設けられている。言い換えれば、後述のとおり、入出力フィルタ回路１は、アンテナスイッチ回路ＡＮＴＳＷとアンテナ端子ＡＮＴとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、アンテナスイッチ回路ＡＮＴＳＷとアンテナ端子ＡＮＴとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。

アンテナ端子ＡＮＴから入出力フィルタ回路１を介して入力された受信信号は、アンテナスイッチ回路ＡＮＴＳＷで適宜切り換えられて各デュプレクサＤＰＸに入力される。各デュプレクサＤＰＸから出力された受信信号は、ローノイズアンプ入力スイッチＬＮＡＳＷ１で適宜切り換えられてローノイズアンプ回路ＬＮＡに入力され、ローノイズアンプ出力スイッチＬＮＡＳＷ２を介して受信信号出力端子ＲＸｏｕｔから出力される。本開示において、ローノイズアンプ回路ＬＮＡの入力側には、入力インピーダンス整合回路２（以下、単に「整合回路２」とも称する）が設けられている。具体的には、整合回路２は、受信信号出力端子ＲＸоｕｔとアンテナスイッチ回路ＡＮＴＳＷとの間に設けられている。言い換えれば、整合回路２は、受信信号出力端子ＲＸоｕｔとアンテナスイッチ回路ＡＮＴＳＷとを結ぶ経路に直列に挿入されるインピーダンス素子、及び、受信信号出力端子ＲＸоｕｔとアンテナスイッチ回路ＡＮＴＳＷとを結ぶ経路とグランドとの間に直列に挿入されるインピーダンス素子の少なくとも一方を備えている。

パワーアンプ回路ＰＡ、ローノイズアンプ回路ＬＮＡ、パワーアンプ出力スイッチ回路ＰＡＳＷ、ローノイズアンプ入力スイッチＬＮＡＳＷ１、ローノイズアンプ出力スイッチＬＮＡＳＷ２、及びアンテナスイッチ回路ＡＮＴＳＷは、それぞれ各機能ＩＣ（不図示）を備える。これら各機能ＩＣは、例えば、ウエハレベルＣＳＰ（ＷＬ－ＣＳＰ：Wafer Level Chip Size Package）で構成され、送受信モジュール１００の基板２００上に、例えば銅ピラー等でバンプボンディングされる。なお、パワーアンプ回路ＰＡ、ローノイズアンプ回路ＬＮＡ、パワーアンプ出力スイッチ回路ＰＡＳＷ、ローノイズアンプ入力スイッチＬＮＡＳＷ１、ローノイズアンプ出力スイッチＬＮＡＳＷ２、及びアンテナスイッチ回路ＡＮＴＳＷのうち２以上の回路が、同一の機能ＩＣに設けられていてもよい。

図２は、送受信モジュールの基板上の入出力フィルタ回路及び各整合回路を模式的に示す図である。図２に示すように、入出力フィルタ回路１は、第１インダクタ１０を含み、整合回路２は、第２インダクタ２０を含み、整合回路３は、第３インダクタ３０を含む。

図３は、インダクタの模式図である。入出力フィルタ回路１の第１インダクタ１０、整合回路２の第２インダクタ２０、整合回路３の第３インダクタ３０は、それぞれ、例えば巻線がセラミックコアに巻回された巻き線型、フィルム状の導体からなるフィルム型、あるいは、コイルパターンが積層した積層型等の構造を有している。すなわち、本開示における第１インダクタ１０、第２インダクタ２０、第３インダクタ３０は、例えば、図３に示すように、導体が巻回されたコイル状の構造を有している。なお、第１インダクタ１０、第２インダクタ２０、第３インダクタ３０は、導体が同一平面上で巻回されたスパイラル状の構造を有していてもよい。

このような導体が巻回されたインダクタは、電流が流れた際に、図３に示すように、導体の巻回軸方向Ａ（図３に示す矢示方向）に磁束が生じる。基板２００上に複数のインダクタを配置する場合、インダクタ間に磁束結合による相互インダクタンス成分が生じ、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能が劣化する可能性がある。

特に、図１に示す実施形態１に係る送受信モジュール１００の構成において、入出力フィルタ回路１の第１インダクタ１０は、送信信号と受信信号との双方が通過する送受信経路に設けられるため、送信経路に設けられる整合回路２の第２インダクタ２０や受信経路に設けられる整合回路３の第３インダクタ３０との磁束結合による影響度合いが大きい。さらに、入出力フィルタ回路１の第１インダクタ１０は、送受信経路のなかでも、複数のバンドの送信信号と複数のバンドの受信信号との双方が通過する送受信経路に設けられる。具体的には、入出力フィルタ回路１の第１インダクタ１０は、各デュプレクサＤＰＸとアンテナスイッチ回路ＡＮＴＳＷとの間のバンド毎の送信信号及び受信信号が通過する各送受信経路に比べて、より多くのバンドの送信信号及び受信信号の双方を通過させる送受信経路に設けられる。したがって、各デュプレクサＤＰＸとアンテナスイッチ回路ＡＮＴＳＷとの間の送受信経路に比べて、送信経路に設けられる整合回路２の第２インダクタ２０や受信経路に設けられる整合回路３の第３インダクタ３０との磁束結合により、さらに影響を受けやすくなっている。

そこで、実施形態１に係る送受信モジュール１００では、入出力フィルタ回路１に含まれる第１インダクタ１０について、導体の巻回軸方向Ａを基板２００に直交する方向としている。これにより、他のインダクタとの磁束結合の影響を最も受けやすい第１インダクタ１０の磁束の発生方向を、基板に対し平行な方向に比べて、他のインダクタとの磁束結合の影響を受けにくい方向（基板に対し直交する方向）とできるため、第２インダクタ２０と第１インダクタ１０との間や、第３インダクタ３０と第１インダクタ１０との間に生じる相互インダクタンス成分を抑制することができる。

図４は、実施形態１に係る第１インダクタ、第２インダクタ、及び第３インダクタの基板上の第１の配置態様を示す図である。図５は、実施形態１に係る第１インダクタ、第２インダクタ、及び第３インダクタの基板上の第２の配置態様を示す図である。図４及び図５では、入出力フィルタ回路１が第１インダクタ１０と、第１インダクタ１０とは異なる他のインダクタとを含む複数のインダクタを有する例を示している。図４に示す例では、入出力フィルタ回路１の有する複数のインダクタ全て（第１インダクタ１０、及び、他のインダクタ）の巻回軸方向をＺ軸方向としている。図５に示す例では、第１インダクタ１０とは異なる他のインダクタの巻回軸方向をＸ軸方向としている。

図５に示す第２の配置態様では、第１インダクタ１０の巻回軸方向（図３に示す巻回軸方向Ａ、以下省略）をＺ軸方向とし、他のインダクタの巻回軸方向をＸ軸方向としている。言い換えると、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を、基板２００に対し直交する方向としている。また、整合回路２に含まれる第２インダクタ２０の巻回軸方向をＹ軸方向、整合回路３に含まれる第３インダクタ３０の巻回軸方向をＸ軸方向としている。言い換えると、整合回路２に含まれる第２インダクタ２０、及び、整合回路３に含まれる第３インダクタ３０の巻回軸方向を、基板２００に対し平行な方向としている。これにより、巻回軸方向をＹ軸方向とした第２インダクタ２０と第１インダクタ１０との間や、巻回軸方向をＸ軸方向とした第３インダクタ３０と第１インダクタ１０との間に生じる相互インダクタンス成分を抑制することができる。

さらに、図４に示す第１の配置態様では、入出力フィルタ回路１に含まれる全ての第１インダクタ１０の巻回軸方向をＺ軸方向としている。言い換えると、入出力フィルタ回路１に含まれる全ての第１インダクタ１０の巻回軸方向を、基板２００に対し直交する方向としている。また、整合回路２に含まれる第２インダクタ２０の巻回軸方向をＹ軸方向、整合回路３に含まれる第３インダクタ３０の巻回軸方向をＸ軸方向としている。言い換えると、整合回路２に含まれる第２インダクタ２０、及び、整合回路３に含まれる第３インダクタ３０の巻回軸方向を、基板２００に対し平行な方向としている。これにより、図５に示す第２の配置態様に比べて、巻回軸方向をＹ軸方向とした第２インダクタ２０や、巻回軸方向をＸ軸方向とした第３インダクタ３０と入出力フィルタ回路１との間に生じる相互インダクタンス成分をより抑制することができる。

本開示では、図４、及び、図５に示すように、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を、基板２００に対し直交する方向とし、整合回路２に含まれる第２インダクタ２０、及び、整合回路３に含まれる第３インダクタ３０の巻回軸方向を、基板２００に対し平行な方向とする。これにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。

以下、第２インダクタ２０及び第３インダクタ３０の基板２００上の配置態様について、図６から図７を用いて説明する。

図６は、第２インダクタ及び第３インダクタの基板上の配置態様の第１例を示す図である。図６に示す配置態様では、第２インダクタ２０の巻回軸方向をＸ軸方向、第３インダクタ３０の巻回軸方向をＹ軸方向としている。

図７は、第２インダクタ及び第３インダクタの基板上の配置態様の第２例を示す図である。図７に示す配置態様では、第２インダクタ２０と第３インダクタ３０とが基板２００上で離れて配置されている。このように、第２インダクタ２０と第３インダクタ３０とが基板２００上で離れて配置されている場合、第２インダクタ２０及び第３インダクタ３０の巻回軸方向が略一致した態様であっても良い。例えば、図７では、第２インダクタ２０と第３インダクタ３０との間の距離が、第２インダクタ２０と第１インダクタ１０との間の距離、及び、第３インダクタ３０と第１インダクタ１０との間の距離の少なくとも一方よりも離れている。具体的に、図７に示す配置態様では、第２インダクタ２０及び第３インダクタ３０の巻回軸方向をＸ軸方向としている。

図６から図７に示すように、整合回路２に含まれる第２インダクタ２０及び整合回路３に含まれる第３インダクタ３０の巻回軸方向を基板２００に対し平行な方向とし、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を基板２００に対し直交する方向とすることにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。

なお、本開示において、第２インダクタ２０及び第３インダクタ３０の巻回軸方向は、図６から図７に示す例に限定されない。例えば、整合回路２及び整合回路３の基板２００上の配置によっては、第２インダクタ２０及び第３インダクタ３０の巻回軸方向をＹ軸方向とした態様であっても良いし、第２インダクタ２０及び第３インダクタ３０の巻回軸方向は、Ｘ軸方向あるいはＹ軸方向でなくても良い。さらには、第２インダクタ２０及び第３インダクタ３０の巻回軸方向は、Ｚ軸方向、すなわち基板２００に対し直交する方向であっても良い。この場合でも、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を基板２００に対し直交する方向とすることで、第２インダクタ２０と第１インダクタ１０との間や、第３インダクタ３０と第１インダクタ１０との間に生じる相互インダクタンス成分を抑制することができる。

図８は、第１インダクタをＳＭＤで構成した場合の基板層構成の第１例を示す上面視図である。図９は、図８に示すＡ－Ａ線断面図である。図１０は、図８に示すＢ－Ｂ線断面図である。

図１１は、第１インダクタをＳＭＤで構成した場合の基板層構成の第２例を示す上面視図である。図１２は、図１１に示すＡ－Ａ線断面図である。図１３は、図１１に示すＢ－Ｂ線断面図である。

図１４は、第１インダクタを基板に設けられる導体で構成した場合の基板層構成の例を示す上面視図である。図１５は、図１４に示すＡ－Ａ線断面図である。図１６は、図１４に示すＢ－Ｂ線断面図である。

図８から図１６に示す例において、基板２００は、複数の配線層Ｌｙ１，Ｌｙ２，Ｌｙ３，・・・，Ｌｙｎ（ｎは自然数）が絶縁体層を挟んで積層された多層基板である。

図８から図１３に示すように、第１インダクタ１０をＳＭＤで構成する場合、上面視（複数の配線層Ｌｙ１，Ｌｙ２，Ｌｙ３，・・・，Ｌｙｎの積層方向に沿って、基板２００の第１インダクタ１０の実装面側から見た平面視）において、第１インダクタ１０が接続された配線層Ｌｙ１に積層方向に隣接する配線層Ｌｙ２の第１インダクタ１０に重なる破線内の領域には、グランド電位に接続される配線（ＧＮＤ配線）を設けていない。なお、図１２に示すように、配線層Ｌｙ１に積層方向に隣接する配線層Ｌｙ２において、ＧＮＤ配線以外の配線（例えば、入力端子や出力端子に接続される配線）は設けられていてもよい。

また、図１４から図１６に示すように、第１インダクタ１０を基板２００に設けられる導体で構成する場合、上面視において、第１インダクタ１０が接続された配線層Ｌｙ１，Ｌｙ２に積層方向に隣接する配線層Ｌｙ３の第１インダクタ１０に重なる破線内の領域には、ＧＮＤ配線を設けていない。

このような態様とすることで、第１インダクタ１０のＱ値の低下を抑制することができる。

図１７は、実施形態に係る送受信モジュールの概略断面図である。図１７に示すように、送受信モジュール１００の基板２００の部品実装面（第１インダクタ１０が実装される側の面）をシールドケース３００で覆う構成が考えられる。具体的には、シールドケース３００は、基板２００の部品実装面、及び、当該部品実装面に実装される第１インダクタ１０などの部品を覆う封止樹脂上に設けられる。このような構成では、基板２００の直交する方向に形成される第１インダクタ１０の磁束がシールドケース３００によって遮られるため、巻回軸方向を基板２００に対し平行な方向とした第２インダクタ２０や第３インダクタ３０と、巻回軸方向を基板２００に対し直交する方向とした第１インダクタ１０との間に生じる相互インダクタンス成分の抑制効果を高めることができる。これにより、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化をより効果的に抑制することができる。

図１８は、入出力フィルタ回路の構成の一例を示す回路図である。図１８に示す例において、入出力フィルタ回路１は、送受信モジュール１００で扱う送信信号あるいは受信信号の２倍波成分を含む高次高調波成分を抑制するローパスフィルタである。

図１８に示す入出力フィルタ回路１は、アンテナスイッチ回路ＡＮＴＳＷとアンテナ端子ＡＮＴとの間に直列接続されたインダクタＬ１、Ｌ４、インダクタＬ１と並列接続された可変キャパシタＣ１、インダクタＬ４と並列接続された可変キャパシタＣ２、インダクタＬ１とインダクタＬ４との接続点とグランド電位（ＧＮＤ）との間に設けられたインダクタＬ３及びキャパシタＣ３と、を含む。インダクタＬ２及びキャパシタＣ１により、第１の並列共振回路１１が構成されている。インダクタＬ４及びキャパシタＣ２により、第２の並列共振回路１２が構成されている。インダクタＬ３及びキャパシタＣ３により、直列共振回路１３が構成されている。

また、入出力フィルタ回路１は、第２の並列共振回路１２の出力点とＧＮＤとの間に設けられたキャパシタＣ４を含む。

インダクタＬ１は、第１インダクタ１０に対応する。インダクタＬ１は、アンテナスイッチ回路ＡＮＴＳＷとアンテナ端子とを結ぶ経路に直列に挿入されたシリーズインダクタである。インダクタＬ２,Ｌ３,Ｌ４は他のインダクタに対応する。インダクタＬ２,Ｌ３,Ｌ４のうち、インダクタＬ２,Ｌ４はアンテナスイッチ回路ＡＮＴＳＷとアンテナ端子とを結ぶ経路に直列に挿入されたシリーズインダクタであり、インダクタＬ３は、アンテナスイッチ回路ＡＮＴＳＷとアンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタである。インダクタＬ３は本開示の「第４インダクタ」に相当する。

図１８に示す構成の入出力フィルタ回路１は、第１の並列共振回路１１、第２の並列共振回路１２、及び直列共振回路１３の各共振回路の３つの共振点（極）を有するローパスフィルタである。

図１９は、図１８に示す構成における送信信号入力端子－アンテナ端子間のアッテネーション性能のシミュレーション結果の第１例を示す図である。図２０は、図１８に示す構成における送信信号入力端子－アンテナ端子間のアッテネーション性能のシミュレーション結果の第２例を示す図である。図２１は、図１８に示す構成における送信信号入力端子－受信信号出力端子間のアイソレーション性能のシミュレーション結果の第１例を示す図である。

図１９から図２３において、破線は、図１８に示すインダクタＬ１，Ｌ２の巻回軸方向が基板２００に対し平行な方向（具体的には、例えばＸ軸方向）であり、インダクタＬ３，Ｌ４の巻回軸方向が基板２００に対し直交する方向（具体的には、例えばＺ軸方向）である場合のシミュレーション結果を示し、実線は、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４の巻回軸方向が基板２００に対し直交する方向（ここでは、Ｚ軸方向）である場合のシミュレーション結果を示している。

図１８に示すインダクタＬ１，Ｌ２，Ｌ３，Ｌ４の巻回軸方向が基板２００に対し直交する方向である場合、インダクタＬ１，Ｌ２の巻回軸方向が基板２００に対し平行な方向である場合と比べて、入出力フィルタ回路１の第１インダクタ１０（インダクタＬ１，Ｌ２，Ｌ３，Ｌ４）と整合回路３の第３インダクタ３０との間に生じる相互インダクタンス成分が抑制される。これにより、図１９に示すように、送信波帯域の外側の妨害波成分（受信信号成分）が抑制されている。この結果として、送信信号入力端子ＴＸｉｎ－アンテナ端子ＡＮＴ間のアッテネーション性能の劣化を抑制することができる。また、図２０に示すように、送信信号の２倍波成分の抑制効果を高めることができる。

さらに、図２１に示すように、第３インダクタ３０から第２インダクタ２０に重畳する送信信号成分が抑制されている。この結果として、送信信号入力端子ＴＸｉｎ－受信信号出力端子ＲＸｏｕｔ間のアイソレーション性能の劣化を抑制することができる。

図２２は、図１８に示す構成におけるアンテナ端子－受信信号出力端子間のアッテネーション性能のシミュレーション結果の一例を示す図である。図２３は、図１８に示す構成における送信信号入力端子－受信信号出力端子間のアイソレーション性能のシミュレーション結果の第２例を示す図である。

図１８に示すインダクタＬ１，Ｌ２，Ｌ３，Ｌ４の巻回軸方向が基板２００に対し平行な方向である場合、インダクタＬ１，Ｌ２の巻回軸方向が基板２００に対し直交する方向である場合と比べて、入出力フィルタ回路１の第１インダクタ１０（インダクタＬ１，Ｌ２，Ｌ３，Ｌ４）と整合回路２の第２インダクタ２０との間に生じる相互インダクタンス成分が抑制される。これにより、図２２に示すように、受信波帯域の外側の妨害波成分（送信信号成分）が抑制されている。この結果として、アンテナ端子ＡＮＴ－受信信号出力端子ＲＸｏｕｔ間のアッテネーション性能の劣化を抑制することができる。

さらに、図２３に示すように、第３インダクタ３０から第２インダクタ２０に重畳する送信信号成分が抑制されている。この結果として、送信信号入力端子ＴＸｉｎ－受信信号出力端子ＲＸｏｕｔ間のアイソレーション性能の劣化を抑制することができる。

また、図１９から図２３のシミュレーションにおいて、巻回軸方向を変更したインダクタＬ１、Ｌ２はともに、シリーズインダクタである。アンテナ端子ＡＮＴとアンテナスイッチ回路ＡＮＴＳＷとの間において送信信号及び受信信号が通過する経路となるシリーズインダクタは、当該経路とならないシャントインダクタに比べて、通過する信号の強度が大きくなりやすく、第２インダクタ２０、第３インダクタ３０との磁気結合により受ける影響も増えやすい。そのため、入出力フィルタ回路１がシリーズインダクタ（Ｌ１,Ｌ２,Ｌ４）とシャントインダクタ（Ｌ３）とを含む場合、少なくともシリーズインダクタの巻回軸方向をＺ軸方向とすることにより、シャントインダクタの巻回軸をＺ軸方向とするときに比べて、よりアイソレーション性能の劣化を抑制しやすくなる。

さらに、図１９から図２３のシミュレーションにおいて、巻回軸方向を変更したインダクタＬ１、Ｌ２について、インダクタＬ２には並列に可変キャパシタＣ１が接続されている一方で、インダクタＬ１には、他のインピーダンス素子（インダクタ、キャパシタ、抵抗）は並列に接続されていない。このように、並列に接続されたインピーダンス素子を有さないシリーズインダクタは、並列に接続されたインピーダンス素子を有するインダクタに比べて、通過する信号の強度が大きくなりやすく、第２インダクタ２０、第３インダクタ３０との磁気結合により受ける影響も増えやすい。そのため、並列に接続されたインピーダンス素子を有さないシリーズインダクタであるインダクタＬ１の巻回軸をＺ軸方向とすることにより、よりアイソレーション性能の劣化を抑制しやすくなる。なお、「並列に接続されたインピーダンス素子を有さない」場合には、寄生のインピーダンス成分が並列に接続される場合は含まれないものとする。

（実施形態２）
図２４は、実施形態２に係る送受信モジュールの一構成例を示す概略図である。上述した実施形態１では、ＦＤＤ方式でキャリアアグリゲーション（ＣＡ）を実現するための構成について説明したが、図２４に示す送受信モジュール１００ａは、時分割複信（ＴＤＤ：Time Division Duplex）方式を実現する構成である。具体的に、図２４に示す例では、図１に示したデュプレクサＤＰＸの１つ（あるいは複数）をバンドパスフィルタＢＰＦとした構成としている。このような態様であっても、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を基板２００ａに対し直交する方向とすることで、各整合回路に含まれるインダクタと第１インダクタ１０との間に生じる相互インダクタンス成分を抑制することができ、実施形態１と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。

（実施形態３）
図２５は、実施形態３に係る送受信モジュールの一構成例を示す概略図である。図２５に示す送受信モジュール１００ｂは、基板２００ｂ上にパワーアンプ回路ＰＡが搭載されず、送受信モジュール１００ｂの外部に設けられた他のモジュールから送信信号が入力され、アンテナスイッチ回路ＡＮＴＳＷで適宜切り換えられて入出力フィルタ回路１を介してアンテナ端子ＡＮＴから出力される構成である。このような態様であっても、入出力フィルタ回路１に含まれる第１インダクタ１０の巻回軸方向を基板２００ｂに対し直交する方向とすることで、各整合回路に含まれるインダクタと第１インダクタ１０との間に生じる相互インダクタンス成分を抑制することができ、実施形態１と同様に、送信信号あるいは受信信号のアッテネーション性能や、送信信号と受信信号との間のアイソレーション性能の劣化を効果的に抑制することができる。

なお、上記した実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。

例えば、入出力フィルタ回路１は、ローパスフィルタのみならず、バンドパスフィルタ、ハイパスフィルタ、ノッチフィルタなど他のあらゆるフィルタとして構成されていてもよい。また、上記した実施形態においては、第２インダクタ２０及び第３インダクタ３０の双方が設けられている構成を示したが、本開示における実施形態はこれに限られない。例えば、第２インダクタ２０（第２整合回路２）のみ、もしくは、第３インダクタ３０（第３整合回路３）のみが送受信モジュール１００に設けられていてもよい。さらに、第２インダクタ２０（第２整合回路２）、及び、第３インダクタ（第３整合回路３）の双方が送受信モジュール１００に設けられていない構成であってもよい。

本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。

（１）本開示の一側面の送受信モジュールは、送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第１インダクタと、を備え、前記第１インダクタは、導体の巻回軸方向が前記基板に対し直交する。

（２）上記（１）の送受信モジュールにおいて、前記第１インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路上に直列に挿入されたシリーズインダクタである。

（３）上記（２）の送受信モジュールにおいて、前記第１インダクタには、他のインピーダンス素子が並列に接続されていない。

（４）上記（１）の送受信モジュールにおいて、前記入出力フィルタ回路は、前記第１インダクタとは異なる第４インダクタを含み、前記第４インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタであり、かつ、導体の巻回軸方向が前記基板に対し直交する。

（５）上記（１）の送受信モジュールにおいて、前記入出力フィルタ回路は、前記第１インダクタとは異なる他のインダクタをさらに有し、前記他のインダクタは全て、導体の巻回軸方向が前記基板に対し直交する。

（６）上記（１）から（５）の送受信モジュールであって、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタをさらに備える。

（７）上記（６）の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間の経路に設けられたローノイズアンプ回路と、前記アンテナスイッチ回路と前記ローノイズアンプ回路との間に設けられたローノイズアンプ入力スイッチ回路と、を備え、前記第２インダクタは、前記ローノイズアンプ回路と前記ローノイズアンプ入力スイッチ回路との間に設けられている。

（８）上記（６）又は（７）の送受信モジュールにおいて、第２インダクタは、導体の巻回軸方向が前記基板に対して平行である。

（９）上記（１）から（８）の送受信モジュールにおいて、前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタをさらに備える。

（１０）上記（９）の送受信モジュールにおいて、前記アンテナスイッチ回路の前記送信信号入力端子側の経路に設けられたパワーアンプ回路と、前記アンテナスイッチ回路と前記パワーアンプ回路との間に設けられたパワーアンプ出力スイッチ回路と、を備え、前記第３インダクタは、前記パワーアンプ回路と前記パワーアンプ出力スイッチ回路との間に設けられている。

（１１）上記（９）又は（１０）の送受信モジュールにおいて、前記第３インダクタは、導体の巻回軸方向が前記基板に対して平行である。

（１２）上記（１）から（１１）の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタと、 前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタと、をさらに備え、前記基板上において、前記第２インダクタの導体の巻回軸方向と、前記第３インダクタの導体の巻回軸方向とが異なっている。

（１３）上記（１）から（１２）の送受信モジュールにおいて、前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記第１インダクタが接続された配線層に積層方向に隣接する配線層には、上面視において前記第１インダクタに重なるＧＮＤ配線が設けられていない。

（１４）上記（１３）の送受信モジュールにおいて、前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタと、前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタと、をさらに備え、前記第２インダクタ及び前記第３インダクタは、導体の巻回軸方向が前記基板に対し直交するインダクタを含み、前記基板は、導体の巻回軸方向が前記基板に対し直交するインダクタが接続された配線層に積層方向に隣接する配線層には、上面視において当該インダクタに重なるＧＮＤ配線が設けられていない。

（１５）上記（１３）又は（１４）の送受信モジュールにおいて、前記基板の部品実装面を覆うシールドケースを備える。

本開示により、送受信経路のアイソレーション特性やアッテネーション特性の劣化を抑制することができる送受信モジュールを実現することができる。

１ 入出力フィルタ回路
２ 整合回路
３ 整合回路
１０ 第１インダクタ
２０ 第２インダクタ
３０ 第３インダクタ
１００，１００ａ，１００ｂ 送受信モジュール
２００，２００ａ，２００ｂ 基板
３００ シールドケース
ＡＮＴ アンテナ端子
ＡＮＴＳＷ アンテナスイッチ回路
ＤＰＸ デュプレクサ
ＰＡＳＷ パワーアンプ出力スイッチ回路
ＲＸｏｕｔ 受信信号出力端子
ＴＸｉｎ 送信信号入力端子

Claims (15)

1. 送信信号入力端子、受信信号出力端子、アンテナ端子を備える基板と、
   前記基板上に設けられ、前記送信信号入力端子から入力された送信信号を前記アンテナ端子に出力し、前記アンテナ端子から入力された受信信号を前記受信信号出力端子に出力するアンテナスイッチ回路と、
   前記アンテナスイッチ回路と前記アンテナ端子との間に設けられた入出力フィルタ回路に含まれる第１インダクタと、
   を備え、
   前記第１インダクタは、導体の巻回軸方向が前記基板に対し直交する、
   送受信モジュール。
2. 請求項１に記載の送受信モジュールであって、
   前記第１インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路上に直列に挿入されたシリーズインダクタである、
   送受信モジュール。
3. 請求項２に記載の送受信モジュールであって、
   前記第１インダクタには、他のインピーダンス素子が並列に接続されていない、
   送受信モジュール。
4. 請求項１に記載の送受信モジュールであって、
   前記入出力フィルタ回路は、前記第１インダクタとは異なる第４インダクタを含み、
   前記第４インダクタは、前記アンテナスイッチ回路と前記アンテナ端子とを結ぶ経路とグランドとを結ぶ経路上に直列に挿入されたシャントインダクタであり、かつ、導体の巻回軸方向が前記基板に対し直交する、
   送受信モジュール。
5. 請求項１に記載の送受信モジュールであって、
   前記入出力フィルタ回路は、前記第１インダクタとは異なる他のインダクタをさらに有し、
   前記他のインダクタは全て、導体の巻回軸方向が前記基板に対し直交する、
   送受信モジュール。
6. 請求項１から５の何れか一項に記載の送受信モジュールであって、
   前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタをさらに備える、
   送受信モジュール。
7. 請求項６に記載の送受信モジュールであって、
   前記アンテナスイッチ回路と前記受信信号出力端子との間の経路に設けられたローノイズアンプ回路と、
   前記アンテナスイッチ回路と前記ローノイズアンプ回路との間に設けられたローノイズアンプ入力スイッチ回路と、を備え、
   前記第２インダクタは、前記ローノイズアンプ回路と前記ローノイズアンプ入力スイッチ回路との間に設けられている、
   送受信モジュール。
8. 請求項６又は７に記載の送受信モジュールであって、
   前記第２インダクタは、導体の巻回軸方向が前記基板に対して平行である、
   送受信モジュール。
9. 請求項１から８の何れか一項に記載の送受信モジュールであって、
   前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタをさらに備える、
   送受信モジュール。
10. 請求項９に記載の送受信モジュールであって、
    前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタと、
    前記アンテナスイッチ回路と前記送信信号入力端子との間の経路に設けられたパワーアンプ回路と、
    前記アンテナスイッチ回路と前記パワーアンプ回路との間に設けられたパワーアンプ出力スイッチ回路と、
    を備え、
    前記第３インダクタは、前記パワーアンプ回路と前記パワーアンプ出力スイッチ回路との間に設けられている、
    送受信モジュール。
11. 請求項９又は１０に記載の送受信モジュールであって、
    前記第３インダクタは、導体の巻回軸方向が前記基板に対して平行である、
    送受信モジュール。
12. 請求項１から１１の何れか一項に記載の送受信モジュールであって、
    前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタと、
    前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタと、をさらに備え、
    前記基板上において、前記第２インダクタの導体の巻回軸方向と、前記第３インダクタの導体の巻回軸方向とが異なっている、
    送受信モジュール。
13. 請求項１から１２の何れか一項に記載の送受信モジュールであって、
    前記基板は、配線層が絶縁体層を挟んで複数積層された多層基板であり、前記第１インダクタが接続された配線層に積層方向に隣接する配線層には、上面視において前記第１インダクタに重なるＧＮＤ配線が設けられていない、
    送受信モジュール。
14. 請求項１３に記載の送受信モジュールであって、
    前記アンテナスイッチ回路と前記受信信号出力端子との間に設けられた整合回路に含まれる第２インダクタと、
    前記アンテナスイッチ回路と前記送信信号入力端子との間に設けられた整合回路に含まれる第３インダクタと、をさらに備え、
    前記第２インダクタ及び前記第３インダクタは、導体の巻回軸方向が前記基板に対し直交するインダクタを含み、
    前記基板は、導体の巻回軸方向が前記基板に対し直交するインダクタが接続された配線層に積層方向に隣接する配線層には、上面視において当該インダクタに重なるＧＮＤ配線が設けられていない、
    送受信モジュール。
15. 請求項１３又は１４に記載の送受信モジュールであって、
    前記基板の部品実装面を覆うシールドケースを備える、
    送受信モジュール。

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