JP2022516299A - 画素構成、表示パネル及び表示装置 - Google Patents

Abstract

本願は、画素構成（１０）、表示パネル及び表示装置に関する。画素構成（１０）は、行列状に分布している複数の画素群（１００）を含み、各画素群（１００）は、共に、第一サブ画素（１１０）、第二サブ画素（１２０）及び第三サブ画素（１３０）を含み、第一サブ画素（１１０）、第二サブ画素（１２０）及び第三サブ画素（１３０）の中心を接続する接続線が第一仮想直角二等辺三角形（２００）を形成しており、行列状構成における行方向に分布する隣接する二つの画素群（１００）には、一つの画素群（１００）における第二サブ画素（１２０）及び第三サブ画素（１３０）と、他の一つの画素群（１００）における第一サブ画素（１１０）との中心を接続する接続線が第二仮想直角二等辺三角形（２１０）を形成しており、行列状構成における列方向に分布する隣接する二つの画素群（１００）には、一つの画素群（１００）における第一サブ画素（１１０）及び第二サブ画素（１２０）と、他の一つの画素群（１００）における第三サブ画素（１３０）との中心を接続する接続線が第三仮想直角二等辺三角形（２２０）を形成する。

Description

本願は、表示の技術分野に関し、特に、画素構成、表示パネル及び表示装置に関する。

現在、市販されているＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ、チップオンボード）表示パネルにおける画素間のピッチは一般的に２ｍｍである。表示パネルの解像度を高めるためには、画素間のピッチを小さくすることが必要となることから、画素の使用量を増やす必要があり、その結果、コストが高くなる。従来の技術では、０．９ｍｍ以下のピッチを実現することが難しい。

本願は、解像度が高い、画素構成、表示パネル及び表示装置を提供する。

一つの実施例では、行列状に分布して行列構成を形成している複数の画素群を含み、各前記画素群は、それぞれ、第一サブ画素、第二サブ画素及び第三サブ画素を含むと共に、各画素群は、前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の数の比が１：１：１であり、各前記画素群には、前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の中心を接続する接続線が第一仮想直角二等辺三角形を形成しており、前記第二サブ画素が前記第一仮想直角二等辺三角形の直角頂を形成すると共に、各前記画素群における前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の配列形態が同じであり、前記行列状構成は、同じ行における隣接する二つの前記画素群毎に、一つの前記画素群における前記第二サブ画素及び前記第三サブ画素と、他の一つの前記画素群における前記第一サブ画素との中心を接続する接続線が第二仮想直角二等辺三角形を形成しており、前記行列状構成は、同じ列における隣接する二つの前記画素群毎に、一つの前記画素群における前記第一サブ画素及び前記第二サブ画素と、他の一つの前記画素群における前記第三サブ画素との中心を接続する接続線が第三仮想直角二等辺三角形を形成する、画素構成を提供する。

上記した画素構成は、「仮想画素」という技術（つまり、人間の視覚の残像効果を用いて、実画素を時分割多重化させることにより、更なる仮想画素を再現するという技術）が使用されている。上記した画素構成を表示パネルに適用する場合には、サブ画素の数が同じでも、上記した表示パネルの解像度が実画素による表示パネルの４倍となり、表示パネルの解像度が高まり、そして、表示パネルを製造する価格が低くなる。

一つの実施例では、以上に記載の画素構成を含む表示パネルを提供する。

一つの実施例では、回路基板、及び、行列状に分布して行列状構成を形成する複数の画素群を含み、各前記画素群は、それぞれ、数の比が２：１：１である第一チップ、第二チップ及び第三チップを含むと共に、前記第一チップ、前記第二チップ及び前記第三チップは、前記回路基板における同じ面に形成され、各前記画素群には、前記第一チップ、前記第二チップ及び第三チップがそれぞれ、仮想正方形に四つの頂点に位置しており、全ての前記第一チップは、前記仮想正方形に、一つの対角線における二つの頂点に位置すると共に、各前記画素群における前記第一チップ、前記第二チップ及び前記第三チップの配列形態が同じである、表示パネルを提供する。

一つの実施例では、以上に記載の表示パネルを含む表示装置をさらに提供する。

本願の一実施例による画素構成の模式図である。 本願の他の実施例による画素構成の模式図である。 本願の一実施例による表示パネルの画素構成の模式図である。 本願の他の実施例による表示パネルの画素構成の模式図である。 本願の一実施例による画素群の固定ウエハー及び溶接ワイヤーによる構成の模式図である。 本願の一実施例による画素群の固定ウエハー及び溶接ワイヤーによる構成の模式図である。

以下、本願の目的、技術的手段及び利点をより明確にするために、図面及び具体的な実施形態に基づいて、本願をさらに詳しく説明する。理解するべきことは、ここで説明する具体的な実施形態が、本願を解釈することにしか用いられておらず、本願の保護範囲を限定するものではないことである。

他の特別な断りがない限り、本明細書に用いられるあらゆる技術及び科学用語は、本願に係る技術分野に属する当業者が通常通りに理解する意味と同じである。本明細書では、本願の明細書に用いられる用語が、具体的な実施形態を説明するという目的にしか用いられておらず、本願を限定するものではない。「及び／又は」という本明細書に用いられる用語には、関連して言及する一つ又は複数の項目について、それらの任意の組み合わせや全ての組み合わせが含まれる。

本願に記載される上記の「第一」や「第二」などは、詳しい数や順番を示すものではなく、名称を区別するということだけに用いられる。

図１に示すように、本願の一実施例に係る画素構成１０は、行列状に分布する複数の画素群１００を含み、各画素群１００は、ぞれぞれ、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０を含むと共に、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０の数の比が１：１：１である。具体的に、一実施例では、各画素群１００に、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０がそれぞれ一つであり、しかも、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０がそれぞれ、赤色発光チップ、青色発光チップ及び緑色発光チップのうちの一つである。また、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０は、それらの発光色がそれぞれ異なっている。勿論、第一サブ画素１１０、第二サブ画素１２０又は第三サブ画素１３０の発光色は、赤色、青色及び緑色以外の他の色とされてもよい。

各画素群１００では、第一サブ画素１１０と第二サブ画素１２０とが第一方向に分布し、第二サブ画素１２０と第三サブ画素１３０とが第二方向に分布し、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０の中心を接続する接続線は、第一仮想直角二等辺三角形２００を形成する。具体的に、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０の中心は、それぞれ、第一仮想直角二等辺三角形２００における三つの頂点である。ここで、第二サブ画素１２０は、第一仮想直角二等辺三角形２００の直角頂である。

ここで、行列状構成は、同じ行に隣接する二つの画素群１００毎に、一つの画素群１００における第二サブ画素１２０及び第三サブ画素１３０と、他の一つの画素群１００における第一サブ画素１１０との中心を接続する接続線が第二仮想直角二等辺三角形２１０を形成しており、行列状構成は、同じ列に隣接する二つの画素群１００毎に、一つの画素群１００における第一サブ画素１１０及び第二サブ画素１２０と、他の一つの画素群１００における第三サブ画素１３０との中心を接続する接続線が第三仮想直角二等辺三角形２２０を形成する。当然のことながら、一つの画素群１００における第二サブ画素１２０、当該画素群１００における行列状構成の行方向に隣接する一つの画素群１００の第一サブ画素１１０、及び、当該画素群１００における行列状構成の列方向に隣接する一つの画素群１００の第三サブ画素１３０について、それらの中心を接続する接続線が第四仮想直角二等辺三角形２３０を形成する。

具体的に、図１に示す画素構成１０を例に挙げると、第一行第一列の画素群１００に位置する第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０について、それらの中心を接続する接続線が、第一仮想直角二等辺三角形２００を形成しており、第一行第一列の画素群１００に位置する第二サブ画素１２０及び第三サブ画素１３０と、第一行第二列の画素群１００に位置する第一サブ画素１１０との中心を接続する接続線が第二仮想直角二等辺三角形２１０を形成しており、第一行第一列の画素群１００に位置する第一サブ画素１１０及び第二サブ画素１２０と、第二行第一列の画素群１００に位置する第三サブ画素１３０との中心を接続する接続線が第三仮想直角二等辺三角形２２０を形成しており、第一行第一列の画素群１００に位置する第二サブ画素１２０、第一行第二列の画素群１００に位置する第一サブ画素１１０、及び、第二行第一列の画素群１００に位置する第三サブ画素１３０の中心を接続する接続線が第四仮想直角二等辺三角形２３０を形成する。

上記した画素構成には、「仮想画素」という技術（つまり、人間の視覚の残像効果を用いて、実画素を時分割多重化させることにより、更なる仮想画素を再現するという技術）が使用されている。上記した画素構成１０では、上記した第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０が点灯される場合に、第一仮想直角二等辺三角形２００の外心が一つの第一画素２０１を形成しており、第二仮想直角二等辺三角形２１０の外心が一つの第二画素２１１を形成しており、第三仮想直角二等辺三角形２２０の外心が一つの第三画素２２１を形成しており、第四仮想直角二等辺三角形２３０の外心が一つの第四画素２３１を形成するということになる。そうすると、上記した画素構成１０を表示パネルに応用する場合に、当該表示パネルと実画素表示パネルとがサブ画素を同じ数だけ有するということを前提としても、表示パネルの解像度が高まり、そして、表示パネルを製造する価格が低くなる。

一つの実施例では、複数の画素群１００が行列状に分布して行列構成を形成し、行列状構成は、全ての画素群１００が行方向に、均一に間隔をあけて設置され、行列状構成は、全ての画素群１００が列方向に、均一に間隔をあけて設置される。そうすると、画素構成１０全体におけるあらゆる画素群１００が、均一に配列されるため、発光の均一性を保証することが可能である。

具体的には、以上に説明した第一方向が行列状構成における行方向と一致しており、第二方向が行列状構成における列方向と一致しており、行列状構成は、同じ行における全ての画素群１００に、第一サブ画素１１０及び第二サブ画素１２０が同じ直線上にあり、同じ行における全ての画素群１００に、第三サブ画素１３０が同じ直線上にあり、行列状構成は、同じ列における全ての画素群１００に、第二サブ画素１２０及び第三サブ画素１３０が同じ直線上にあり、同じ列における全ての画素群１００に、第一サブ画素１１０が同じ直線上にある。行列状構成は、同じ行における全ての第一仮想直角二等辺三角形２００の外心が同じ直線上にあり、行列状構成は、同じ列における全ての第一仮想直角二等辺三角形２００の外心が同じ直線上にある。そうすると、画素構成１０に形成可能な第一画素２０１の全てが行列状に分布すると共に、画素構成１０における同じ行に位置する第一画素２０１が同じ直線上にあり、同じ列に位置する第一画素２０１が同じ直線上にあり、第一画素２０１が均一に分布することから、発光の均一性を保証することが可能である。

さらに、行列状構成は、同じ行における隣接する二つの第一仮想直角二等辺三角形２００毎に、それらの外心を接続する接続線の長さが同一であり、行列状構成は、同じ列における隣接する二つの第一仮想直角二等辺三角形２００毎に、それらの外心を接続する接続線の長さが同一である。そうすると、画素構成１０は、同じ行に位置する全ての第一画素２０１に、隣接する二つの第一画素２０１間の距離が一致しており、画素構成１０は、同じ列における全ての第一画素２０１に、隣接する二つの第一画素２０１間の距離が一致する。そうすると、第一画素２０１が均一に分布することを保証することが可能であり、そして、発光の均一性を保証することが可能である。

さらに、行列状構成は、同じ行における隣接する二つの第一仮想直角二等辺三角形２００毎に、それらの外心を接続する接続線の長さが第一仮想直角二等辺三角形２００の隣辺の二倍に等しい。従って、同じ行における隣接する二つの画素群１００には、左側の画素群１００における第二サブ画素１２０及び第三サブ画素１３０と、右側の画素群１００における第一サブ画素１１０との中心を接続する接続線が第二仮想直角二等辺三角形２１０を形成することが可能であり、しかも、当該第二仮想直角二等辺三角形２１０の外心に、第二画素２１１を形成することが可能である。行列状構成は同じ列における隣接する二つの第一仮想直角二等辺三角形２００毎に、それらの外心を接続する接続線の長さが第一仮想直角二等辺三角形の隣辺の二倍に等しい。従って、同じ列における隣接する二つの画素群１００には、上側の画素群１００における第一サブ画素１１０及び第二サブ画素１２０、下側の画素群１００における第三サブ画素１３０の中心を接続する接続線が第三仮想直角二等辺三角形２２０を形成することが可能であり、しかも、当該第三仮想直角二等辺三角形２２０の外心に、第三画素２２１を形成することが可能である。

上記した画素構成は、「仮想画素」という技術（つまり、人間の視覚の残像効果を用いて、実画素を時分割多重化させることにより、更なる仮想画素を再現するという技術）が使用されている。上記した画素構成１０は、第一仮想直角二等辺三角形２００の外心に一つの第一画素２０１を形成し、第二仮想直角二等辺三角形２１０の外心に一つの第二画素２１１を形成し、第三仮想直角二等辺三角形２２０の外心に一つの第三画素２２１を形成し、第四仮想直角二等辺三角形２３０の外心に一つの第四画素２３１を形成する。従って、上記した画素構成１０を表示パネルに適用する場合には、当該表示パネルと実画素表示パネルとがサブ画素を同じ数だけ有することを前提としても、表示パネルの解像度が高まり、そして、表示パネルを製造する価格が低くなる。

一つの実施例では、図２に示すように、各画素群に、第四サブ画素１４０がさらに含まれてもよい。ここで、第一サブ画素１１０、第二サブ画素１２０、第三サブ画素１３０及び第四サブ画素１４０は、それらの中心がそれぞれ、仮想正方形における四つの頂点に位置すると共に、前記仮想正方形は、一つの対角線における二つのサブ画素の発光色が同じである。本実施例では、例えば、第二サブ画素１２０と第四サブ画素１４０とは、それらの発光色が同じである。

上記した画素構成は、「仮想画素」という技術（つまり、人間の視覚の残像効果を用いて、実画素を時分割多重化させることにより、更なる仮想画素を再現するという技術）が使用されている。上記した画素構成１０は、上記した第一サブ画素１１０、第二サブ画素１２０、第三サブ画素１３０及び第四サブ画素１４０が点灯される場合に、第一画素２０１がほぼ、第一サブ画素１１０、第二サブ画素１２０、第三サブ画素１３０及び第四サブ画素１４０を頂点とする仮想正方形の幾何学中心に位置する。

さらに、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０は、それぞれ、赤色発光チップ、青色発光チップ及び緑色発光チップのうちの一つであり、それらの発光色がそれぞれ異なっている。しかも、第二サブ画素１２０及び第四サブ画素１４０は、それらの発光色が同じである。従って、画素構成１０は、単一色を表示する時に、一本の直線で表示することになり、任意の二つの色で混じる中心は、一本の直線で表示することになり、三色の混合光の中心は、配列で揃えられることになる。一つの画素群１００には、発光色が同じであって、それぞれ、仮想正方形に、そのうちの一本の対角線における二つの頂点に位置するサブ画素を同時に点灯させる必要はなく、画素群１００における各サブ画素を時分割多重化させるように制御することにより、数多くの画素を表示することが可能となる。

さらに、第一サブ画素１１０、第二サブ画素１２０、第三サブ画素１３０及び第四サブ画素１４０を頂点とする仮想正方形は、その辺の長さｄ０の範囲が０．４ｍｍ～３ｍｍである。隣接する二つの画素群１００は、その幾何学中心間の距離が仮想正方形における辺の長さの二倍であることから、実画素間のピッチが最も小さくすると０．８ｍｍとなり、０．９ｍｍ未満の場合に、より小さいピッチを実現することが可能である。

本願の一実施例は、以上に記載されている画素構成１０を含む表示パネルをさらに提供する。

任意選択で、表示パネルが、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示パネル、ＣＯＢ表示パネル、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、発光ダイオード）表示パネルなどであってもよい。

具体的には、表示パネルがＣＯＢ表示パネルであり、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０は、正方向実装（face-up light emitting chips）により構成される発光チップであってもよいし、フリップチップ実装により構成される発光チップとされてもよい。

本願の一実施例は、図３に示すように、表示パネルをさらに提供する。表示パネルは、回路基板、及び、行列状に分布し行列状構成を形成する複数の画素群を含む。各画素群は、それぞれ、数の比が２：１：１である第一チップ、第二チップ及び第三チップを含むと共に、第一チップ、第二チップ及び第三チップは、成形により、回路基板の同じ面に形成される。各画素群には、第一チップ、第二チップ及び第三チップがそれぞれ、仮想正方形における四つの頂点に位置しており、全ての第一チップが仮想正方形に一つの対角線における二つの頂点に位置すると共に、各画素群における第一チップ、第二チップ及び第三チップの配列形態が同じである。

例示的には、回路基板がＰＣＢ回路基板であり、内部配列の形態が同じである複数の画素群がＰＣＢ回路基板に設置されている。図３は、一実施例に係る表示パネルの画素構成の模式図である。図４は、他の実施例に係る表示パネルの画素構成の模式図である。図３及び図４に示すように、各画素群１００に、第一チップ１１１の数が二つであり、第二チップ１１２及び第三チップ１１３の数が共に、一つである。他の実施例では、各画素群１００に、第一チップ１１１の数が四つであり、第二チップ１１２及び第三チップ１１３の数が共に二つである。また、第一チップ１１１、第二チップ１１２及び第三チップ１１３について、それらの数の比が２：１：１であるように保証できればよい。第一チップ１１１、第二チップ１１２及び第三チップ１１３は、それぞれが赤色発光チップ、青色発光チップ及び緑色発光チップのうちの一つであり、しかも、それらの発光の色が異なる。

例示的には、第一チップ１１１が緑色発光チップであり、第二チップ１１２が赤色発光チップであり、第三チップ１１３が青色発光チップである。各画素群１００には、緑色発光チップ、赤色発光チップ及び青色発光チップについて、それらの数の比が２：１：１である。勿論、第二チップ１１２が青色発光チップとされてもよいし、第三チップ１１３が赤色発光チップとされてもよい。

例示的には、第一チップ１１１が赤色発光チップであり、第二チップ１１２が緑色発光チップであり、第三チップ１１３が青色発光チップである。各画素群１００には、赤色発光チップ、緑色発光チップ及び青色発光チップについて、それらの数の比が２：１：１である。勿論、第二チップ１１２が青色発光チップとされてもよいし、第三チップ１１３が緑色発光チップとされてもよい。

例示的には、前記第一チップ１１１が青色発光チップであり、前記第二チップ１１２が赤色発光チップであり、前記第三チップ１１３が緑色発光チップである。各画素群１００には、青色発光チップ、赤色発光チップ及び緑色発光チップについて、それらの数の比が２：１：１である。勿論、第二チップ１１２が緑色発光チップとされてもよいし、第三チップ１１３が赤色発光チップとされてもよい。

勿論、第一チップ１１１、第二チップ１１２及び第三チップ１１３は、他の色の発光チップとされてもよい。

各画素群１００については、その内部に第一チップ１１１、第二チップ１１２及び第三チップ１１３が、成形により、ＰＣＢ回路基板の同じ面に形成されている。二つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３は、それぞれ、仮想正方形における四つの頂点に位置し、二つの第一チップ１１１は、それぞれ、仮想正方形に、一つの対角線における二つの頂点に位置し、一つの第二チップ１１２及び一つの第三チップ１１３は、それぞれ、当該仮想正方形に、他の一つの対角線における二つの頂点に位置する。一つの画素群における二つの第一チップ１１１は、同時に点灯されておらず、画素群１００における各チップを時分割多重化させるように制御することにより、数多くの画素を表示することが可能である。

図３に示すように、同じ行における隣接する二つの画素群１００については、各画素群１００がそのうちの一つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３が点灯するように制御して、第一仮想画素１１４を表示する。第一仮想画素１１４は、画素群１００における二つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３を頂点とする仮想正方形の幾何学中心にほぼ位置する。また、この隣接する二つの画素群１００は、実画素を多重化させることにより、例えば、左側の画素群１００における第一チップ１１１及び第三チップ１１３を点灯すると共に、右側の画素群１００における第二チップ１１２を点灯することにより、第二仮想画素１１５を表示する。第二仮想画素１１５は、この三つのチップを頂点とする仮想三角形の外心にほぼ位置してもよいし、勿論、当該仮想三角形の内部に位置してもよい。

同様に、同じ列における隣接する二つの画素群１００については、各画素群１００が、そのうちの一つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３が点灯するように制御して、第一仮想画素１１４を表示する。第一仮想画素１１４は、ほぼ、画素群１００における二つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３を頂点とする仮想正方形の幾何学中心に位置する。また、この隣接する二つの画素群１００は、実画素を多重化させることにより、例えば、上方画素群１００における第一チップ１１１及び第二チップ１１２を点灯すると共に、下方画素群１００における第三チップ１１３を点灯することにより、第二仮想画素１１５を表示することが可能である。第二仮想画素１１５は、この三つのチップを頂点とする仮想三角形の外心にほぼ位置してもよいし、勿論、当該仮想三角形の内部に位置してもよい。

上記した表示パネルは、「仮想画素」という技術（つまり、人間の視覚の残像効果を用いて、実画素を時分割多重化させることにより、更なる仮想画素を再現するという技術）が使用されている。上記した表示パネルでは、同じ行又は同じ列における隣接する二つの画素群１００が一つの第一仮想画素１１４を形成すると共に、隣接する二つの画素群１００におけるチップを多重化させる時に、この二つの画素群１００間に第二仮想画素１１５を形成する。従って、当該表示パネルと実画素表示パネルとは、サブ画素を同じ数だけ有することを前提としても、表示パネルの解像度が高まり、そして、表示パネルを製造する価格が低くなる。また、仮想画素を用いることは、利用者が見る際の倦怠感をさらに低減することが可能である。

しかも、各画素群１００については、それぞれ、第一チップ１１１の数が二つであり、第二チップ１１２の数が一つであり、第三チップ１１３の数が一つである場合であって、画素行列における画素群１００の数が十分に多い場合に、チップの数が同じでも、当該表示パネルの表示効果が実画素の表示効果の四倍に相当し得、つまり、当該表示パネルが、同じ解像度でも、従来の表示パネルのほうよりも、二分の一のチップを減らすことができ、駆動チップの使用を削減することが可能である。

選択的には、実画素を時分割多重化させる時に、サブ画素のアルゴリズムにより、表示パネルにおける表示画像のエッジの鮮鋭度を低くすることが可能である。

一実施例では、行列状構成は、同じ行における全ての画素群１００が均一に間隔をあけて設置され、行列状構成は、同じ列における全ての画素群１００が均一に間隔をあけて設置される。このことにより、第一仮想画素１１４及び第二仮想画素１１５が、全体として、表示パネルに、より均一に分布し、そして、利用者が見る際の倦怠感をさらに低減することが可能である。

具体的に、図３を再度参照すると、行列状構成は、行方向に、画素群１００における第三チップ１１３及び一つの第一チップ１１１が同じ行にあり、画素群１００における第二チップ１１２及び他の一つの第一チップ１１１が同じ行にあり、行列状構成は、列方向に、画素における第二チップ１１２及び一つの第一チップ１１１が同じ列にあり、画素群１００における第三チップ１１３及び他の一つの第一チップ１１１が同じ列にある。

さらに、隣接する二つの画素群１００における幾何学中心間の距離ｄ１が仮想正方形における辺の長さｄ０の二倍に等しく、つまり、隣接する二つの画素群１００における最も近い二つのチップ間の距離が一つの画素群１００における最も近い二つのチップの距離に等しい。本実施例では、行列状構成は、各画素群１００における一部の第一チップ１１１が一直線上に位置すると共に、各画素群１００における一部の第二チップ１１２及び第三チップ１１３も、一直線上に位置する。しかも、第一仮想画素１１４と第二仮想画素１１５とは、間隔をあけて配列されると共に、隣接する第一仮想画素１１４及び第二仮想画素１１５間の距離がそれぞれ等しい。そして、仮想画素が、全体として、表示パネルに、より均一に分布する。

例示的には、画素群１００における二つの第一チップ１１１、一つの第二チップ１１２及び一つの第三チップ１１３を頂点とする仮想正方形は、その辺の長さｄ０の範囲が０．４ｍｍ～３ｍｍである。この場合には、隣接する二つの画素群１００の中心点である光混合中心間における距離（つまり、同じ色である二つの発光チップにおける中心点間の距離）が、当該範囲の二倍に等しく、実画素間のピッチを最小にすると０．８ｍｍとなる。

一実施例では、第一チップ１１１、第二チップ１１２及び第三チップ１１３は、それぞれ、正方向実装発光チップ又はフリップ発光チップが含まれており、実際のニーズに応じて、正方向実装発光チップ又はフリップ発光チップを選択すればよい。

図５に示すように、一実施例では、一つの画素群１００においては、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０が正方向実装構成であり、第一サブ画素１１０、第二サブ画素１２０及び第三サブ画素１３０は、ウエハー固定粘着剤を介して、コモン電極３００に固定され、第一溶接ワイヤー領域３１０、第二溶接ワイヤー領域３２０、及び、第三溶接ワイヤー３３０の領域は、ぞれぞれ、コモン電極３００に間隔をあけて設置され、第一サブ画素１１０と第一溶接ワイヤー領域３１０とは、第一ボンディングワイヤ３４０を介して電気接続され、第二サブ画素１２０と第二溶接ワイヤー領域３２０とは、第二ボンディングワイヤ３５０を介して電気接続され、第三サブ画素１３０と第三溶接ワイヤー領域３３０とは、第三ボンディングワイヤ３６０を介して電気接続される。従って、溶接ワイヤー領域の位置とウエハー固定粘着剤の位置との間には、間隔をあけて、溶接ワイヤーの品質を保証することに役立つ。

図６に示すように、他の実施例では、一つの画素群１００においては、第一チップ１１１、第二チップ１１２及び第三チップ１１３が正方向実装構成であり、二つの第一チップ１１１がウエハー固定粘着剤を介してコモン電極１２１に固定され、第一溶接ワイヤー領域１２２が第一チップ１１１と第三チップ１１３との間に設置され、第二溶接ワイヤー領域１２３が他の一つの第一チップ１１１と第二チップ１１２との間に設置され、二つの第一チップ１１１がそれぞれボンディングワイヤ１２４を介して第一溶接ワイヤー領域１２２及び第二溶接ワイヤー領域１２３に接続され、第二チップ１１２及び第三チップ１１３が共にボンディングワイヤ１２４を介してコモン電極１２１に接続される。本実施例では、第一溶接ワイヤー領域１２２及び第二溶接ワイヤー領域１２３がそれぞれウエハー固定粘着剤の両側に位置することにより、溶接ワイヤー領域の位置とウエハー固定粘着剤の位置との間に間隔をあけて、溶接ワイヤーの品質を保証することに役立つ。

一実施例は、上記した画素構成１０及び表示パネルと同様な発想に基づいて、以上に記載されている表示パネルを含む、表示装置をさらに提供する。

任意選択で、上記した表示装置は、ディスプレイパネル、携帯電話、タブレット、携帯情報端末、スマートウォッチなどのデジタル装置としてもよい。

以上に説明した実施例における各技術的特徴については、任意の組み合わせも可能であり、説明を簡潔に行うように、上記した実施例における各技術的特徴に対するあらゆる可能な組み合わせを網羅的に記載しなかったが、これらの各技術的特徴に対する組み合わせに、矛盾がない限り、本明細書に記載されている範囲に含まれると見なされるべきである。

以上に説明した実施例は、本願における幾つかの実施形態を説明するものに過ぎず、それらの詳細を詳しく説明したが、本願の特許範囲がそれにより限定されていると理解されるべきではない。説明するべきことは、当業者にとって、本願の発想を逸脱しない限り、若干の変形や改良がなされてもよく、これらが本願の保護範囲に含まれることである。したがって、本願に係る特許の保護範囲は、添付されている特許請求の範囲に準ずる。

Claims (16)

1. 行列状に分布して行列状構成を形成している複数の画素群を含み、各前記画素群は、それぞれ、第一サブ画素、第二サブ画素及び第三サブ画素を含むと共に、各前記画素群は、前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の数の比が１：１：１であり、
   各前記画素群には、前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の中心を接続する接続線が第一仮想直角二等辺三角形を形成しており、前記第二サブ画素が前記第一仮想直角二等辺三角形の直角頂を形成すると共に、各前記画素群における前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素の配列形態が同じであり、
   前記行列状構成は、同じ行に隣接する二つの前記画素群毎に、一つの前記画素群における前記第二サブ画素及び前記第三サブ画素と、他の一つの前記画素群における前記第一サブ画素との中心を接続する接続線が第二仮想直角二等辺三角形を形成しており、
   前記行列状構成は、同じ列に隣接する二つの前記画素群毎に、一つの前記画素群における前記第一サブ画素及び前記第二サブ画素と、他の一つの前記画素群における前記第三サブ画素との中心を接続する接続線が第三仮想直角二等辺三角形を形成する、ことを特徴とする、画素構成。
2. 前記行列状構成における全ての前記画素群は、行方向に、均一に間隔をあけて設置され、
   前記行列状構成における全ての前記画素群は、列方向に、均一に間隔をあけて設置される、ことを特徴とする、請求項１に記載の画素構成。
3. 前記行列状構成は、同じ行における全ての前記画素群に、前記第一サブ画素及び前記第二サブ画素が同じ直線上にあり、同じ行における全ての前記画素群に、前記第三サブ画素が同じ直線上にあり、
   前記行列状構成は、同じ列における全ての前記画素群に、前記第二サブ画素及び前記第三サブ画素が同じ直線上にあり、同じ列における全ての前記画素群に、前記第一サブ画素が同じ直線上にある、ことを特徴とする、請求項２に記載の画素構成。
4. 前記行列状構成は、同じ行における全ての前記第一仮想直角二等辺三角形の外心が同じ直線上にあり、
   前記行列状構成は、同じ列における全ての前記第一仮想直角二等辺三角形の外心が同じ直線上にある、ことを特徴とする、請求項１に記載の画素構成。
5. 前記行列状構成は、同じ行における隣接する二つの前記第一仮想直角二等辺三角形毎に、それらの外心を接続する接続線の長さが同一であり、
   前記行列状構成は、同じ列における隣接する二つの前記第一仮想直角二等辺三角形毎に、それらの外心を接続する接続線の長さが同一である、ことを特徴とする、請求項４に記載の画素構成。
6. 前記行列状構成は、同じ行における隣接する二つの前記第一仮想直角二等辺三角形毎に、それらの外心を接続する接続線の長さが前記第一仮想直角二等辺三角形の隣辺の二倍に等しく、
   前記行列状構成は、同じ列における隣接する二つの前記第一仮想直角二等辺三角形毎に、それらの外心を接続する接続線の長さが、前記第一仮想直角二等辺三角形の隣辺の二倍に等しい、ことを特徴とする、請求項５に記載の画素構成。
7. 各前記画素群には、前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素がいずれも一つである、ことを特徴とする、請求項１から６のいずれも一項に記載の画素構成。
8. 前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素は、それぞれ、赤色発光チップ、青色発光チップ及び緑色発光チップのうちの一つであり、
   前記第一サブ画素、前記第二サブ画素及び前記第三サブ画素は、それらの発光色が、それぞれ、異なっている、ことを特徴とする、請求項１から６のいずれも一項に記載の画素構成。
9. 各前記画素群には、第四サブ画素がさらに含まれており、
   前記第一サブ画素、前記第二サブ画素、前記第三サブ画素及び前記第四サブ画素は、それらの中心が、それぞれ、仮想正方形における四つの頂点に位置すると共に、前記仮想正方形における一つの対角線は、二つの頂点に、サブ画素の発光色が同じである、ことを特徴とする、請求項１から８のいずれも一項に記載の画素構成。
10. 前記仮想正方形は、その辺の長さが０．４ｍｍ～３ｍｍである、ことを特徴とする、請求項９に記載の画素構成。
11. 請求項１から１０のいずれか一項に記載の画素構成を含む、ことを特徴とする、表示パネル。
12. 回路基板、及び、行列状に分布して行列状構成を形成する複数の画素群を含み、各前記画素群は、それぞれ、数の比が２：１：１である第一チップ、第二チップ及び第三チップを含むと共に、前記第一チップ、前記第二チップ及び前記第三チップは、前記回路基板における同じ面に形成されており、
    各前記画素群には、前記第一チップ、前記第二チップ及び第三チップが、それぞれ、仮想正方形における四つの頂点に位置しており、
    全ての前記第一チップは、前記仮想正方形に、一つの対角線における二つの頂点に位置すると共に、各前記画素群における前記第一チップ、前記第二チップ及び前記第三チップの配列形態が同じである、ことを特徴とする、表示パネル。
13. 前記行列状構成は、全ての前記画素群が行方向に、均一に間隔をあけて設置され、
    前記行列状構成は、全ての前記画素群が列方向に、均一に間隔をあけて設置される、ことを特徴とする、請求項１２に記載の表示パネル。
14. 前記仮想正方形は、その辺の長さの範囲が０．４ｍｍ～３ｍｍである、ことを特徴とする、請求項１２に記載の表示パネル。
15. 前記第一チップ、前記第二チップ及び前記第三チップは、それぞれ、赤色発光チップ、青色発光チップ及び緑色発光チップのうちの一つであり、
    前記第一チップ、前記第二チップ及び前記第三チップは、それらの発光色がそれぞれ、異なっている、ことを特徴とする、請求項１２に記載の表示パネル。
16. 請求項１１から１５のいずれか一項に記載の表示パネルを含む、ことを特徴とする、表示装置。

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