JP2022143992A - Semiconductor testing device and semiconductor testing method - Google Patents
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Abstract
Description
本開示は、半導体試験装置および半導体試験方法に関する。 The present disclosure relates to a semiconductor testing apparatus and a semiconductor testing method.
半導体素子製品の性能は、製造過程における試験工程において特性試験が行なわれることによって、保証されている。特性試験では、高電圧または大電流が半導体素子に与えられる。特性試験には、モジュールの状態で行う試験、および半導体素子の状態で行う試験などがある。特性試験は、製造のコストを低減するため、ウェハの状態で試験できることが好ましい。しかしながら、ウェハを設置する試験ステージとウェハ裏面との接触の具合によって電気的な抵抗が変化すること、試験ステージから測定点までの経路の抵抗に差が生じること、および試験ステージに寄生容量が生じることによって、測定誤差が大きいという問題がある。 The performance of semiconductor device products is guaranteed by conducting characteristic tests in the test process in the manufacturing process. In the characteristic test, high voltage or high current is applied to the semiconductor device. The characteristic test includes a test performed in the state of a module, a test performed in the state of a semiconductor element, and the like. It is preferable that the characteristic test can be performed in a wafer state in order to reduce manufacturing costs. However, electrical resistance changes depending on the degree of contact between the test stage on which the wafer is placed and the back surface of the wafer, a difference in resistance occurs in the path from the test stage to the measurement point, and parasitic capacitance occurs in the test stage. Therefore, there is a problem that the measurement error is large.
たとえば、特許文献1には、半導体トランジスタのテスト方法として試験ステージとウェハ裏面の接触抵抗を低減させる構成が開示されている。特許文献1では、試験ステージに設けられた吸着穴の密度を100個/cm2以上とすることによって、試験ステージとウェハ裏面電極の接触抵抗を低減している。
For example,
しかしながら、特許文献1に記載される試験方法では、試験ステージの寄生容量を低減することができない。その結果、例えばIGBT(Insulated Gate Transistor)におけるコレクタ-エミッタ間遮断電流試験において、測定誤差が大きくなるととともに、測定時間が長くなるといった問題が生じる。すなわち、試験開始直後に試験回路および試験ステージの寄生容量が充電される。充電電流が流れている間に半導体素子の特性を測定すると測定誤差が大きくなる。寄生容量の充電が終了してから半導体素子の特性を測定する場合には、試験時間が長くなる。
However, the test method described in
それゆえに、本開示の目的は、半導体素子のウェハ状態で行う試験において、測定誤差を低減し、かつ試験時間を短くすることができる半導体試験装置および半導体試験方法を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present disclosure is to provide a semiconductor testing apparatus and a semiconductor testing method capable of reducing measurement errors and shortening test time in testing semiconductor devices in a wafer state.
本開示は、半導体素子の特性を試験するための半導体試験装置に関する。半導体素子は、裏面に正極を有し、表面に負極および制御電極を有し、制御電極に入力される制御信号に応じてオンまたはオフする。半導体試験装置は、複数の半導体素子が配置されたウェハを固定するとともに、複数の半導体素子の正極と電気的に接続される正極の役割を有する試験ステージと、駆動回路と、電源と、試験ステージと接触する先端を有する熱電対と、熱電対を固定する第1の誘電体と、第1の誘電体を覆う導体被覆と、導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、電源の正極と接続される電流計と、半導体素子の負極と、電源の負極とを接続する第1のプローブと、試験ステージの外周と接触し、かつ電流計を介して電源の正極と接続される第1の電極と、熱電対部の導体被覆、および電源の正極と接続される第2の電極とを備える。 The present disclosure relates to a semiconductor testing apparatus for testing characteristics of semiconductor devices. A semiconductor element has a positive electrode on the back surface, a negative electrode and a control electrode on the front surface, and turns on or off according to a control signal input to the control electrode. A semiconductor testing apparatus includes a test stage that holds a wafer on which a plurality of semiconductor elements are arranged and has a positive electrode role electrically connected to the positive electrodes of the plurality of semiconductor elements, a drive circuit, a power supply, and a test stage. a thermocouple having a tip in contact with a thermocouple, a first dielectric fixing the thermocouple, a conductor coating covering the first dielectric, and a contact coating being a second dielectric covering the conductor coating A pair, an ammeter connected to the positive electrode of the power source, a first probe connecting the negative electrode of the semiconductor element and the negative electrode of the power source, and a power source contacting the outer periphery of the test stage and through the ammeter. It comprises a first electrode connected to the positive electrode, a conductor coating of the thermocouple portion, and a second electrode connected to the positive electrode of the power supply.
本開示は、半導体素子の特性を試験するための半導体試験装置に関する。半導体素子は、裏面に正極を有し、表面に負極および制御電極を有し、制御電極に入力される制御信号に応じてオンまたはオフする。半導体試験装置は、複数の半導体素子が配置されたウェハを固定するとともに、複数の半導体素子の正極と電気的に接続される正極の役割を有する試験ステージと、駆動回路と、電源と、内部の圧力が真空圧力である導体配線と、導体配線を覆い、試験ステージと接触する第3の誘電体と、電源の正極と接続される電流計と、半導体素子の負極と、電源の負極とを接続する第1のプローブと、試験ステージの外周と接触し、かつ電流計を介して電源の正極と接続される第1の電極と、導体配線、および電源の正極と接続される第3の電極とを備える。 The present disclosure relates to a semiconductor testing apparatus for testing characteristics of semiconductor devices. A semiconductor element has a positive electrode on the back surface, a negative electrode and a control electrode on the front surface, and turns on or off according to a control signal input to the control electrode. A semiconductor testing apparatus includes a test stage that fixes a wafer on which a plurality of semiconductor elements are arranged and has a positive electrode role electrically connected to the positive electrodes of the plurality of semiconductor elements; a drive circuit; a power supply; A conductor wiring whose pressure is a vacuum pressure, a third dielectric covering the conductor wiring and in contact with the test stage, an ammeter connected to the positive terminal of the power supply, the negative terminal of the semiconductor element, and the negative terminal of the power supply are connected. a first probe that contacts the periphery of the test stage and is connected to the positive electrode of the power supply via an ammeter; a conductor wiring; and a third electrode that is connected to the positive electrode of the power supply. Prepare.
本開示は、半導体素子の特性を試験するための半導体試験装置による半導体試験方法に関する。半導体素子は、裏面に正極を有し、表面に負極および制御電極を有し、制御電極に入力される制御信号に応じてオンまたはオフする。半導体試験装置は、正極の役割を有する試験ステージと、駆動回路と、電源と、試験ステージと接触する先端を有する熱電対と、熱電対を固定する第1の誘電体と、第1の誘電体を覆う導体被覆と、導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、内部の圧力が真空圧力である導体配線と、導体配線を覆い、試験ステージと接触する第3の誘電体と、電源の正極と接続される電流計と、第1のプローブと、第2のプローブと、試験ステージの外周と接触し、かつ電流計を介して電源の正極と接続される第1の電極と、熱電対部の導体被覆、および電源の正極と接続される第2の電極と、導体配線、および電源の正極と接続される第3の電極とを備える。半導体試験方法は、複数の半導体素子が配置されたウェハを試験ステージに固定して、複数の半導体素子の正極と試験ステージとを接続するステップと、第1のプローブによって、半導体素子の負極と、電源の負極とを接続し、第2のプローブによって、半導体素子の制御電極と、駆動回路とを接続するステップと、電源が、電圧の供給を開始するステップと、半導体素子の寄生容量、および第1のプローブと電源の負極とを接続する電気配線の寄生容量を充電するステップと、充電後に、電流計が、半導体素子に流れる電流を測定するステップとを備える。 The present disclosure relates to a semiconductor testing method using a semiconductor testing apparatus for testing characteristics of semiconductor elements. A semiconductor element has a positive electrode on the back surface, a negative electrode and a control electrode on the front surface, and turns on or off according to a control signal input to the control electrode. A semiconductor testing apparatus includes a test stage serving as a positive electrode, a drive circuit, a power supply, a thermocouple having a tip contacting the test stage, a first dielectric fixing the thermocouple, and a first dielectric a thermocouple portion having a conductor coating that covers the conductor coating, a contact coating that is a second dielectric that covers the conductor coating, a conductor wiring whose internal pressure is a vacuum pressure, and a second that covers the conductor wiring and contacts the test stage 3 dielectric, an ammeter connected with the positive pole of the power supply, a first probe, a second probe, in contact with the circumference of the test stage and connected with the positive pole of the power supply through the ammeter. It comprises a first electrode, a conductor covering of the thermocouple portion, a second electrode connected to the positive electrode of the power source, and a third electrode connected to the conductor wiring and the positive electrode of the power source. A semiconductor testing method includes the steps of: fixing a wafer on which a plurality of semiconductor elements are arranged to a test stage; connecting the positive electrodes of the plurality of semiconductor elements to the test stage; connecting the negative electrodes of the semiconductor elements with a first probe; connecting the negative electrode of the power supply and connecting the control electrode of the semiconductor element and the driving circuit by a second probe; starting the supply of voltage from the power supply; parasitic capacitance of the semiconductor element; charging the parasitic capacitance of the electrical wiring connecting the probe No. 1 and the negative electrode of the power supply; and measuring the current flowing through the semiconductor element with an ammeter after charging.
本開示は、半導体素子の特性を試験するための半導体試験装置による半導体試験方法に関する。半導体素子は、裏面に正極を有し、表面に負極および制御電極を有し、制御電極に入力される制御信号に応じてオンまたはオフする。半導体試験装置は、正極の役割を有する試験ステージと、駆動回路と、電源と、試験ステージと接触する先端を有する熱電対と、熱電対を固定する第1の誘電体と、第1の誘電体を覆う導体被覆と、導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、内部の圧力が真空圧力である導体配線と、導体配線を覆い、試験ステージと接触する第3の誘電体と、電源の正極と接続される電流計と、中心線と、中心線の外側に配置される2重線と、2重線の外側に配置される3重線と、中心線と2重線との間の第4の誘電体と、2重線と3重線との間の第5の誘電体とを含む3重同軸ケーブルと、第1のプローブと、第2のプローブと、試験ステージの外周と接触し、かつ電流計を介して電源の正極と接続される第1の電極と、熱電対部の導体被覆、および電源の正極と接続される第2の電極と、導体配線、および電源の正極と接続される第3の電極とを備える。電源の正極は、電流計、3重同軸ケーブルの中心線の第1端と接続される第5の電極、中心線、および中心線の第2端と接続される第6の電極を通じて、半導体素子の正極と接続される。電源の正極は、3重同軸ケーブルの2重線の第1端と接続される第7の電極、2重線、および2重線の第2端と接続される第8の電極を通じて、第2の電極、および第3の電極と接続される。半導体試験方法は、複数の半導体素子が配置されたウェハを試験ステージに固定して、複数の半導体素子の正極と試験ステージとを接続するステップと、第1のプローブによって、半導体素子の負極を、3重同軸ケーブルの3重線の第1端と接続される第9の電極、3重線、および3重線の第2端と接続される第10の電極を通じて、電源の負極に接続し、第2のプローブによって、半導体素子の制御電極と、駆動回路とを接続するステップと、電源が、電圧の供給を開始するステップと、半導体素子の寄生容量、および第1のプローブと電源の負極とを接続する電気配線の寄生容量を充電するステップと、充電後に、電流計が、半導体素子に流れる電流を測定するステップとを備える。 The present disclosure relates to a semiconductor testing method using a semiconductor testing apparatus for testing characteristics of semiconductor elements. A semiconductor element has a positive electrode on the back surface, a negative electrode and a control electrode on the front surface, and turns on or off according to a control signal input to the control electrode. A semiconductor testing apparatus includes a test stage serving as a positive electrode, a drive circuit, a power supply, a thermocouple having a tip contacting the test stage, a first dielectric fixing the thermocouple, and a first dielectric a thermocouple portion having a conductor coating that covers the conductor coating, a contact coating that is a second dielectric that covers the conductor coating, a conductor wiring whose internal pressure is a vacuum pressure, and a second that covers the conductor wiring and contacts the test stage 3 dielectrics, an ammeter connected to the positive pole of the power supply, a center line, a double line arranged outside the center line, a triple line arranged outside the double line, and the center line a triple coaxial cable including a fourth dielectric between the doublet and the fifth dielectric between the doublet and the triplet; a first probe; and a second probe and a first electrode in contact with the outer periphery of the test stage and connected to the positive electrode of the power supply via an ammeter, a conductor coating of the thermocouple part, and a second electrode connected to the positive electrode of the power supply, A conductor wiring and a third electrode connected to the positive electrode of the power supply are provided. The positive electrode of the power supply is connected through the ammeter, the fifth electrode connected with the first end of the centerline of the triaxial cable, the centerline, and the sixth electrode connected with the second end of the centerline, through the semiconductor element connected to the positive pole of The positive pole of the power supply is connected to the second electrode through the seventh electrode connected with the first end of the double wire of the triaxial cable, the double wire, and the eighth electrode connected with the second end of the double wire. and the third electrode. A semiconductor testing method includes steps of fixing a wafer on which a plurality of semiconductor elements are arranged on a test stage, connecting the positive electrodes of the plurality of semiconductor elements to the test stage, connecting the negative electrodes of the semiconductor elements with a first probe, connecting to the negative pole of a power supply through a ninth electrode connected to the first end of the triple line of the triple coaxial cable, the triple line, and a tenth electrode connected to the second end of the triple line; connecting the control electrode of the semiconductor element and the drive circuit with the second probe; starting the supply of voltage from the power supply; connecting the parasitic capacitance of the semiconductor element and the first probe to the negative electrode of the power supply; and measuring the current flowing through the semiconductor element with an ammeter after charging.
本開示によれば、半導体素子のウェハ状態で行う試験において、測定誤差を低減し、かつ試験時間を短くすることができる。 Advantageous Effects of Invention According to the present disclosure, it is possible to reduce measurement errors and shorten test time in testing semiconductor devices in a wafer state.
以下、実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。 Hereinafter, embodiments will be described in detail with reference to the drawings. In the following description, the same or corresponding parts in the drawings are denoted by the same reference numerals, and the description thereof will not be repeated in principle.
実施の形態1.
図1は、実施の形態1の半導体試験装置の構成の一例を示す図である。以下では、代表的な高電圧試験であるコレクタ-エミッタ間遮断電流(以下リーク電流と呼称する)の試験を例にして説明する。
FIG. 1 is a diagram showing an example of a configuration of a semiconductor testing apparatus according to
図1を参照して、この半導体試験装置は、試験ステージ71と、第1のプローブ41と、第2のプローブ42と、駆動回路2と、電源1と、電流計11と、第1の電極31と、第2の電極32と、第3の電極33とを備える。
Referring to FIG. 1, this semiconductor test apparatus includes a
電源1は、直流の電圧を供給する。
A
試験ステージ71は、ウェハ63を固定する。ウェハ63には、複数の半導体素子が配置される。半導体素子として自己消弧型の任意の半導体素子を用いることができる。ウェハ63に配置されているすべての半導体素子、または全半導体素子のうちの一部が抜き取られて検査される。半導体素子27は、配列されている複数個の半導体素子を代表したものである。
A
半導体素子27は、裏面に正極を有し、表面に負極および制御電極を有する。半導体素子27は、駆動回路2から制御電極に入力される制御信号に応じてオンまたはオフされる。例えば、半導体素子27がMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である場合、正極はドレイン電極、負極はソース電極、制御電極はゲート電極を意味する。半導体素子27がIGBTである場合には、正極はコレクタ電極、負極はエミッタ電極、制御電極はゲート電極を意味する。
The
半導体素子27において、裏面の正極から表面の負極へ電流が流れる。このような半導体素子27の特性試験をウェハ63の状態で行うためには、半導体素子27の表面の負極(IGBTの場合エミッタ)と、電源1の負極とが、ニードル形状の第1のプローブ41によって電気的に接続される。半導体素子27の表面の制御電極(IGBTの場合ゲート)と、半導体試験装置の駆動回路2とが、ニードル形状の第2のプローブ42によって電気的に接続される。図1には、被検体が半導体素子27のときに、第1のプローブ41および第2のプローブ42が半導体素子27に接続された状態が表されている。
In the
半導体素子27の裏面の正極(IGBTの場合コレクタ)は、正極の役割を有する試験ステージ71(導体)と、電気的に直接接続される。
The positive electrode (collector in the case of IGBT) on the back surface of the
試験ステージ71は、正極の役割を担う導体である。ウェハ63を試験ステージ71に固定するために、真空ポンプを利用する。試験ステージ71の表面に図示していない真空ポンプと接続する導体配線72が設けられる。真空ポンプによって導体配線72の内部の圧力を真空圧力とすることによって、真空圧力と大気圧との差圧によってウェハ63を試験ステージ71に吸い付ける。導体配線72と試験ステージ71とを絶縁するために、樹脂などの第3の誘電体73が導体配線72を覆っている。第3の誘電体73は、試験ステージ71と接触する。
The
第2のコンデンサ92は、第3の誘電体73の寄生容量である。真空ポンプのグランドを通じて試験ステージ71と導体配線72との間に電位差が生じるため、リーク試験開始直後、第2のコンデンサ92を充電する電流が流れる。よって、第2のコンデンサ92の充電が終了した後でなければ、正確なリーク電流を測定することができない。導体配線72が試験ステージ71と同電位であれば、リーク試験時に第2のコンデンサ92を充電する電流が流れない。
A
熱電対部77は、試験ステージ71の温度を測定する温度計(図示せず)に接続されている。図示していない温調機と温度計とにより試験ステージ71の温度が一定の温度に維持される。これによって、温度差により生じる測定誤差が低減される。
熱電対部77は、試験ステージ71と接触する先端79を有する熱電対74と、熱電対74を固定する第1の誘電体78と、第1の誘電体78を覆う導体被覆76と、導体被覆76を覆う第2の誘電体である接触被覆75とを備える。接触被覆75の内側に導体被覆76が配置されている。導体被覆76の内側に第1の誘電体78が配置されている。一般的に熱電対は試験ステージ71に穴を開け挿入する。熱電対が試験ステージ71の温度を正確に測定するためには、先端79が試験ステージ71と接触し、動かないことが好ましい。そのため、放熱用のグリスなどで穴を満たし、熱電対74を挿入する。
The
熱電対74の先端79が試験ステージ71と接触する。熱電対74は、図示しない温度計と接続される。接触被覆75には一般的に樹脂が用いられる。第3のコンデンサ93は、接触被覆75と、接触被覆75と試験ステージ71の間の空気と、放熱グリスの寄生容量の和である。熱電対74の電位が試験ステージ71の電位と異なるため、リーク試験開始直後、第3のコンデンサ93を充電する電流が流れる。よって、第3のコンデンサ93の充電が終了しなければ、正確なリーク電流を測定することができない。導体被覆76が試験ステージ71と同電位であれば、リーク試験時に第3のコンデンサ93を充電する電流が流れない。
電流計11は、電源1の正極と接続される。
第1の電極31は、試験ステージ71の外周と接触する。第1の電極31は、電流計11を介して、電源1の正極と接続される。第1の電極31は、試験ステージ71への電圧供給点として機能する。第1の電極31を通じて、電源1の正極と半導体素子27の正極とが電気的に接続される。
The
第1のプローブ41によって、電源1の正極は、電流計11、第1の電極31、および半導体素子27を介して電源1の負極と電気的に接続される。第1のコンデンサ91は、第1のプローブ41と電源1の負極とを接続する電気配線の寄生容量である。
The
第2の電極32は、熱電対部77の導体被覆76、および電源1の正極と電気的に接続される。
The
第3の電極33は、導体配線72、および電源1の正極と電気的に接続される。
The
スイッチ101は、電源1の正極と、第2の電極32および第3の電極33の導通を制御する。
The
試験ステージ71を任意に移動させることによって、ニードル形状の第1のプローブ41、および第2のプローブ42をウェハ63の任意の半導体素子と電気的に接触させることができる。あるいは、試験ステージ71を固定し、第1のプローブ41、および第2のプローブ42を移動させることによって、第1のプローブ41、および第2のプローブ42をウェハ63の任意の半導体素子と電気的に接触できるようにしてもよい。あるいは、試験ステージ71、第1のプローブ41、および第2のプローブ42が任意に移動できるようにしても良い。以下では、試験ステージ71が任意に移動できる構造とする。
By arbitrarily moving the
半導体素子27のリーク電流を測定するときには、駆動回路2は、第2のプローブ42を通じて、半導体素子27の制御電極に電圧を印加することによって、半導体素子27をオフ状態にする。第1のプローブ41を半導体素子27の表面の負極と接触させ、電源1から例えば1500Vなどの高電圧を印加する。電流計11が電流を測定することにより、半導体素子27のリーク電流を測定することができる。
When measuring the leakage current of the
図2は、図1において、スイッチ101を開放したときの電源1の電圧および電流計11の電流値の例を示す図である。図3は、図1において、スイッチ101を閉じたときの電源1の電圧および電流計11の電流値の例を示す図である。図2および図3において、横軸は時間である。
FIG. 2 is a diagram showing an example of the voltage of the
図2を参照して、スイッチ101が開放していた場合における、一般的な高電圧試験であるコレクタ-エミッタ間遮断電流(リーク電流ともいう)の測定方法について説明する。
Referring to FIG. 2, a method of measuring collector-emitter breaking current (also called leakage current), which is a general high voltage test, when
図2に示すように、スイッチ101が解放されていた場合、時刻t0において試験を開始する。
As shown in FIG. 2, if
時刻t1において、電源1が半導体素子に一定の電圧を与える。例えば1500Vなどが印加される。電源1の電圧が半導体素子27のコレクタ-エミッタ間に印加されて、リーク電流が流れると共に、第1のコンデンサ91、92、93を充電するための充電電流が流れる。図示していないが、半導体素子27も寄生容量を有し、半導体素子27の寄生容量を充電する電流も併せて流れる。充電電流のピーク値はi3である。
At time t1, the
時刻t3において、第1のコンデンサ91、92、93と半導体素子27の寄生容量の充電が完了する。
At time t3, the charging of the
時刻t3~時刻t6の期間において、電流計11が測定する電流が半導体素子27のリーク電流i1である。
The current measured by the
安定した測定値を得るため、複数回測定して平均値を求めるといった手法がとられる。リーク電流のように微小な電流を測定する場合、外来ノイズ、および電源ノイズによって測定誤差が生じる。外来ノイズを低減するため、DUT(Device Under Test)をGNDと接続した金属ケースで覆うなどの対策がとられることがある。さらに、電源ノイズを低減するため、PLC(Power Line Cycle)で平均する方法がとられる。すなわち、電源周波数の1周期(50Hz:20ms、60Hz:16.7ms)の整数倍の時間の期間において、測定を繰り返して、平均値を求める。 In order to obtain a stable measured value, a method of measuring multiple times and obtaining an average value is adopted. When measuring minute currents such as leakage currents, measurement errors occur due to external noise and power supply noise. In order to reduce external noise, measures such as covering a DUT (Device Under Test) with a metal case connected to GND are sometimes taken. Furthermore, in order to reduce power supply noise, a method of averaging by PLC (Power Line Cycle) is adopted. That is, the measurement is repeated in a period of integral multiples of one cycle of the power supply frequency (50 Hz: 20 ms, 60 Hz: 16.7 ms), and the average value is obtained.
時刻t3~時刻t6の時間Tdは、第1のコンデンサ91、92、93と半導体素子27の寄生容量を充電し終えた時刻t3から測定値が安定するまでの時間と、PLCの整数倍の和となる。Tdは、一般的に数百μsである。
The time Td from time t3 to time t6 is the sum of the time from time t3 when the parasitic capacitances of the
以上のような平均化をしたとしても、試験時間を短縮するために、時刻t1から測定をスタートすると、測定値に第1のコンデンサ91、92、93、および半導体素子27の寄生容量を充電する電流が含まれるため、測定誤差が大きくなってしまう。
Even if the above averaging is performed, when the measurement is started from time t1 in order to shorten the test time, the
測定が完了すると、時刻t6において電源1の電圧をオフする。第1のコンデンサ91、92、93と半導体素子27の寄生容量に蓄積された電荷が放電されるため、大きな電流が流れる。
When the measurement is completed, the voltage of
時刻t7において、放電電流が流れなくなった時点において、試験が終了する。放電電流が流れ切っていない段階で次の半導体素子の測定を始めた場合、半導体素子と第1のプローブ41、および第2のプローブ42が接触した瞬間に、第1のコンデンサ91、92、93、半導体素子27に蓄積された電荷により大きな電流が流れ、次の半導体素子を破損してしまう恐れがある。
At time t7, the test ends when the discharge current stops flowing. When the measurement of the next semiconductor element is started before the discharge current has completely flown, the
図3を参照して、スイッチ101が導通していた場合における、一般的な高電圧試験であるコレクタ-エミッタ間遮断電流(リーク電流ともいう)の測定方法について説明する。
With reference to FIG. 3, a method of measuring collector-emitter breaking current (also referred to as leakage current), which is a general high voltage test, when
時刻t0において、試験を開始する。 At time t0, the test is started.
時刻t1において、電源1が半導体素子に一定の電圧を与える。例えば1500Vなどが印加される。電源1の電圧が半導体素子27のコレクタ-エミッタ間に印加されて、リーク電流が流れると共に、第1のコンデンサ91を充電するための充電電流が流れる。図示していないが、半導体素子27も寄生容量を有し、半導体素子27の寄生容量を充電する電流も併せて流れる。充電電流のピーク値はi2である。
At time t1, the
ここで、導体配線72が第3の電極33を通じて電源1の正極と接続されているため、第3の誘電体73の両側が同電位となる。よって、第3の誘電体73の寄生容量である第2のコンデンサ92を充電する電流が流れない。熱電対部77は、導体被覆76が第2の電極32を通じて電源1の正極と電気的に接続されているため、第2の誘電体である接触被覆75の両側が同電位となる。よって、接触被覆75の寄生容量である第3のコンデンサ93を充電する電流が流れない。
Here, since the
充電電流のピーク値はi2である。i2はi3に比べて小さいため、充電時間も短くなる。よって、時刻t3よりも早い時刻t2において、充電が完了する。時刻t2~時刻t5の期間において、電流計11が測定する電流が半導体素子27のリーク電流i1である。
The peak value of charging current is i2. Since i2 is smaller than i3, the charging time is also shortened. Therefore, charging is completed at time t2 earlier than time t3. The current measured by the
測定が完了すると、時刻t5において、電源1の電圧をオフする。第1のコンデンサ91と半導体素子27の寄生容量に蓄積された電荷が放電されるため、大きな電流が流れる。
When the measurement is completed, the voltage of
時刻t8において、放電電流が流れなくなった時点で試験が終了する。放電電流が流れ切っていない段階で次の半導体素子の測定を始めた場合、半導体素子と第1のプローブ41、および第2のプローブ42が接触した瞬間に、第1のコンデンサ91、および半導体素子27に蓄積された電荷により大きな電流が流れ、次の半導体素子を破損してしまう恐れがある。時刻t7に比べて、早い時刻t8において、測定を終了することができる。
At time t8, the test ends when the discharge current stops flowing. When the measurement of the next semiconductor element is started before the discharge current has completely flowed, the
以上のように、スイッチ101を導通することによって、測定する半導体素子27、および寄生容量に流れる充電電流を低減することによって、測定誤差の低減、および試験時間の短縮が可能となる。さらには、半導体素子27に流れる充電電流が低減されるため、半導体素子27の発熱により生じる測定誤差も低減することができる。
As described above, turning on the
図4は、実施の形態1の半導体試験装置の構成の別の例を示す図である。 FIG. 4 is a diagram showing another example of the configuration of the semiconductor testing apparatus according to the first embodiment.
図1の構成では、スイッチ101が設けられ、測定誤差を低減し、試験時間を短縮するためにスイッチ101を導通させた。図4の構成では、スイッチ101が設けられていない。この構成でも、図1と同様の効果を達成することができる。
In the configuration of FIG. 1, switch 101 was provided and turned on to reduce measurement error and shorten test time. In the configuration of FIG. 4,
図5は、実施の形態1における半導体試験方法の手順を示すフローチャートである。 FIG. 5 is a flow chart showing the procedure of the semiconductor testing method according to the first embodiment.
ステップS01において、本実施の形態の半導体試験装置と半導体素子27とが接続される。すなわち、ニードル形状の第1のプローブ41によって、半導体素子27の負極と、電源1の負極とを接続する。ニードル形状の第2のプローブ42によって、半導体素子27の制御電極と、駆動回路2とを接続する。
In step S01, the semiconductor testing apparatus of the present embodiment and
ステップS02において、半導体試験装置の電源1が、半導体素子27に電源1の電圧の印加を開始する。
In step S<b>02 , the
ステップS03において、第1のコンデンサ91を充電するための充電電流、および半導体素子27の寄生容量を充電するための充電電流が流れる。
In step S03, a charging current for charging the
ステップS04において、第1のコンデンサ91の充電、および半導体素子27の寄生容量の充電が終了後に、電流計11によって、半導体素子27のリーク電流を測定する。
In step S04, after the charging of the
ステップS05において、測定値が試験規格を満たしていた場合、処理がステップS06に進み、測定値が試験規格を満たしていない場合、処理がステップS07に進む。半導体素子にはリーク電流の試験規格が決められている。これは、試験規格より大きい場合、プロセス欠陥などの不良が疑われるからである。 In step S05, if the measured value satisfies the test standard, the process proceeds to step S06, and if the measured value does not satisfy the test standard, the process proceeds to step S07. Leakage current test standards are determined for semiconductor devices. This is because defects such as process defects are suspected when they are larger than the test standard.
ステップS06において、合格と判断する。ステップS07において、不合格と判断する。試験結果の記録方法として、ウェハ上の半導体素子のアドレスと、測定値と、合否を電子的に記録する方法、または半導体素子に直接インクなどで黒丸を付ける方法などを用いることができる。 In step S06, it is judged as a pass. In step S07, it is judged as failure. As a method for recording the test results, a method of electronically recording the address of the semiconductor element on the wafer, the measured value, and pass/fail, or a method of directly marking the semiconductor element with ink or the like can be used.
試験が終了すると、ステップS08において、半導体試験装置と半導体素子27との接続を解除する。
When the test is completed, the connection between the semiconductor testing apparatus and the
ステップS09において、試験ステージ71が移動し、次に測定する半導体素子27が第1のプローブ41の下に移動してくる。
In step S<b>09 , the
ステップS01~S09の処理が、ウェハ63上のすべての半導体素子27を測定するまで繰り返される。あるいは、抜き取り試験の場合は、予め定められた位置の半導体素子のみが測定される。
The processing of steps S01 to S09 is repeated until all
以上説明したように、実施の形態1における半導体試験装置および半導体試験方法によれば、半導体試験装置の寄生容量の充電電流を低減することによって、コレクタ-エミッタ間遮断電流などの高電圧試験において、測定誤差を低減し、試験時間を短縮することができる。さらには、半導体素子27に流れる充電電流が低減されるため、半導体素子27の発熱により生じる測定誤差も低減することができる。
As described above, according to the semiconductor testing apparatus and the semiconductor testing method in the first embodiment, by reducing the charging current of the parasitic capacitance of the semiconductor testing apparatus, in a high voltage test such as collector-emitter cutoff current, Measurement errors can be reduced and test times can be shortened. Furthermore, since the charging current flowing through the
実施の形態2.
図6は、実施の形態2の半導体試験装置の構成の一例を示す図である。
FIG. 6 is a diagram showing an example of the configuration of the semiconductor testing apparatus according to the second embodiment.
実施の形態2の半導体試験装置は、実施の形態1の半導体試験装置の構成要素に加えて、第4の電極34を備える。
The semiconductor testing apparatus of the second embodiment includes a
第4の電極34は、試験ステージ71の外周と接触する。第4の電極34は、電源1の正極と電気的に接続されている。第4の電極34は、一般的にセンス端子と言われている。電源1の正極から第1の電極31への経路には電流計11が配置される。電流計11の抵抗は一般的にμAを測定するレンジで数kΩである。印加電圧が1500Vで、電流計の抵抗が5kΩで、測定されるリーク電流が100μAの場合、電流計11による電圧降下は0.75Vである。第4の電極34は、この電圧降下を補正するために設けられる。すなわち、電源1は、第4の電極34を通じて、試験ステージ71の電位が指示値よりも0.75V低下していることを特定して、試験ステージ71の電位が指示値となるように、電源1が出力する電圧を0.75Vだけ増加させる。
A
図7は、実施の形態2における半導体試験方法の手順を示すフローチャートである。 FIG. 7 is a flow chart showing the procedure of the semiconductor testing method according to the second embodiment.
図7のフローチャートが、図5のフローチャートと相違する点は、図7のフローチャートは、ステップS02とステップS03との間に、ステップS11を備える。 The flowchart of FIG. 7 differs from the flowchart of FIG. 5 in that the flowchart of FIG. 7 includes step S11 between steps S02 and S03.
ステップS11において、電源1は、第4の電極34を通じて、試験ステージ71の電位の指示値からの低下量ΔVを特定して、試験ステージ71の電位が指示値となるように、電源1が出力する電圧を低下量ΔVだけ増加させる。
In step S11, the
以上説明したように、実施の形態2における半導体試験装置および半導体試験方法によれば、電流計11による電圧降下を補正するので、実施の形態1よりも測定誤差を低減することができる。
As described above, according to the semiconductor testing apparatus and the semiconductor testing method of the second embodiment, the voltage drop due to the
実施の形態3.
第1のコンデンサ91は、第1のプローブ41と電源1の負極とを電気的に接続する配線の寄生容量である。図示していないが、配線には抵抗成分があるため、第1のプローブ41と電源1の負極との間に電位差が生じる。そのため、実施の形態1および2では、測定時に第1のコンデンサ91を充電する電流が流れる。
Embodiment 3.
A
図8は、実施の形態3の半導体試験装置の構成の一例を示す図である。 FIG. 8 is a diagram showing an example of the configuration of the semiconductor testing apparatus according to the third embodiment.
実施の形態3の半導体試験装置は、実施の形態1の半導体試験装置の構成要素に加えて、3重同軸ケーブル120を備える。
The semiconductor testing apparatus of the third embodiment includes a triple
3重同軸ケーブル120は、中心線と151、中心線151の外側に配置される2重線152と、2重線152の外側に配置される3重線153とを含む。3重同軸ケーブル120は、さらに、中心線151と2重線152との間に配置される絶縁のための第4の誘電体117と、2重線152と3重線153との間に配置される絶縁のための第5の誘電体118とを含む。
The triple
電源1の正極は、電流計11と3重同軸ケーブル120の中心線151の第1端と接続される第5の電極111、中心線151、および中心線151の第2端と接続される第6の電極112を通じて、半導体素子27の正極と電気的に接続される。
The positive electrode of the
電源1の正極は、3重同軸ケーブル120の2重線152の第1端と接続される第7の電極113、2重線152、および2重線152の第2端と接続される第8の電極114を通じて、第2の電極32、および第3の電極33と電気的に接続される。
The positive electrode of the
第1のプローブ41は、半導体素子27の負極を、3重同軸ケーブル120の3重線153の第1端と接続される第9の電極115、3重線153、および3重線153の第2端と接続される第10の電極116を通じて、電源1の負極に電気的に接続させる。
The
試験ステージ71と3重同軸ケーブル120とはできるだけ近づけて配置される。さらに、電源1と3重同軸ケーブル120とをできるだけ近づけて配置されることとしてもよい。さらに、3重同軸ケーブル120もできるだけ短くしてもよい。
The
これにより、第1のコンデンサ91の容量、すなわち第1のプローブ41と電源1の負極とを接続する電気配線の寄生容量を低減できる。
Thereby, the capacitance of the
電源1から電圧が印加されたとき、第4の誘電体117には電位差が発生しないため、充電電流が流れない。
When a voltage is applied from the
第5の誘電体118には、電源1で印加される電圧とほぼ同じ電位差が生じているため、充電電流が流れる。しかしながら、電源1の正極から、第7の電極113、第5の誘電体118、および第10の電極116を通じて電源1の負極に充電電流が流れるため、電流計11の測定値に影響を与えない。
Since a potential difference substantially equal to the voltage applied by the
図9は、実施の形態3における半導体試験方法の手順を示すフローチャートである。 FIG. 9 is a flow chart showing the procedure of the semiconductor testing method according to the third embodiment.
図9のフローチャートが、図7のフローチャートと相違する点は、図9のフローチャートは、ステップS03の代わりに、ステップS23を備える。 The flowchart of FIG. 9 differs from the flowchart of FIG. 7 in that the flowchart of FIG. 9 includes step S23 instead of step S03.
ステップS21において、本実施の形態の半導体試験装置と半導体素子27とが接続される。すなわち、ニードル形状の第1のプローブ41によって、半導体素子27の負極を、3重同軸ケーブル120の3重線153の第1端と接続される第9の電極115、3重線153、および3重線153の第2端と接続される第10の電極116を通じて、電源1の負極に接続する。ニードル形状の第2のプローブ42によって、半導体素子27の制御電極と、駆動回路2とを接続する。
In step S21, the semiconductor testing apparatus of this embodiment and the
ステップS23において、容量が低減された第1のコンデンサ91を充電するための充電電流、および半導体素子27の寄生容量を充電するための充電電流が流れる。同時に、第5の誘電体118の寄生容量を充電するための充電電流が流れる。
In step S23, a charging current for charging the
その後、ステップS04において、実施の形態1および実施の形態2と同様に、第1のコンデンサ91の充電、および半導体素子27の寄生容量の充電が終了後に、電流計11によって、半導体素子27のリーク電流を測定する。第5の誘電体118の寄生容量の充電は待つ必要はない。この充電電流は、電流計11の測定値に影響しないためである。
After that, in step S04, after the charging of
本実施の形態では、充電電流のピークは、図3に示す充電電流のピークi2より小さく、かつ充電電流が終了する時間も、図3に示す時刻t2よりも早くなる。 In the present embodiment, the charging current peak is smaller than the charging current peak i2 shown in FIG. 3, and the time at which the charging current ends is earlier than time t2 shown in FIG.
以上説明したように、実施の形態3における半導体試験装置および半導体試験方法によれば、半導体試験装置の寄生容量を充電する電流をさらに低減することによって、コレクタ-エミッタ間遮断電流などの高電圧試験において、測定誤差を低減し、試験時間を短縮することができる。さらには、半導体素子27に流れる充電電流が低減されるため、半導体素子の発熱により生じる測定誤差も低減することができる。
As described above, according to the semiconductor test apparatus and the semiconductor test method of the third embodiment, by further reducing the current that charges the parasitic capacitance of the semiconductor test apparatus, high voltage tests such as collector-emitter cutoff current can be detected. , the measurement error can be reduced and the test time can be shortened. Furthermore, since the charging current flowing through the
本開示は、その発明の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 In the present disclosure, each embodiment can be combined, modified, or omitted as appropriate within the scope of the invention.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be considered that the embodiments disclosed this time are illustrative in all respects and not restrictive. The scope of the present invention is indicated by the scope of the claims rather than the above description, and is intended to include all modifications within the meaning and range of equivalents of the scope of the claims.
1 電源、2 駆動回路、11 電流計、27 半導体素子、31 第1の電極、32 第2の電極、33 第3の電極、34 第4の電極、41 第1のプローブ、42 第2のプローブ、63 ウェハ、71 試験ステージ、72 導体配線、73 第3の誘電体、74 熱電対、75 被覆(第2の誘電体)、76 導体被覆、77 熱電対部、78 第1の誘電体、79 先端、91 第1のコンデンサ、92 第2のコンデンサ、93 第3のコンデンサ、101 スイッチ、111 第5の電極、112 第6の電極、113 第7の電極、114 第8の電極、115 第9の電極、116 第10の電極、117 第4の誘電体、118 第5の誘電体、120 3重同軸ケーブル、151 中心線、152 2重線、153 3重線。
1
Claims (9)
前記半導体試験装置は、
複数の前記半導体素子が配置されたウェハを固定するとともに、複数の前記半導体素子の正極と電気的に接続される正極の役割を有する試験ステージと、
駆動回路と、
電源と、
前記試験ステージと接触する先端を有する熱電対と、前記熱電対を固定する第1の誘電体と、前記第1の誘電体を覆う導体被覆と、前記導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、
前記電源の正極と接続される電流計と、
前記半導体素子の負極と、前記電源の負極とを接続する第1のプローブと、
前記試験ステージの外周と接触し、かつ前記電流計を介して前記電源の正極と接続される第1の電極と、
前記熱電対部の導体被覆、および前記電源の正極と接続される第2の電極と、を備えた半導体試験装置。 A semiconductor test apparatus for testing characteristics of a semiconductor device, wherein the semiconductor device has a positive electrode on its back surface and a negative electrode and a control electrode on its front surface, and responds to a control signal input to the control electrode. on or off,
The semiconductor test equipment includes:
a test stage that fixes a wafer on which a plurality of the semiconductor elements are arranged and has a role of a positive electrode that is electrically connected to the positive electrodes of the plurality of semiconductor elements;
a drive circuit;
a power supply;
a thermocouple having a tip in contact with the test stage; a first dielectric fixing the thermocouple; a conductor coating covering the first dielectric; and a second dielectric covering the conductor coating. a thermocouple portion having a contact coating;
an ammeter connected to the positive electrode of the power supply;
a first probe connecting the negative electrode of the semiconductor element and the negative electrode of the power supply;
a first electrode in contact with the periphery of the test stage and connected to the positive electrode of the power supply through the ammeter;
A semiconductor testing device comprising: a conductor coating of the thermocouple portion; and a second electrode connected to the positive electrode of the power supply.
前記導体配線を覆い、前記試験ステージと接触する第3の誘電体と、を備え、
前記導体配線、および前記電源の正極と接続される第3の電極と、を備えた請求項1記載の半導体試験装置。 a conductor wiring whose internal pressure is a vacuum pressure;
a third dielectric covering the conductor traces and in contact with the test stage;
2. The semiconductor testing apparatus according to claim 1, comprising said conductor wiring and a third electrode connected to a positive electrode of said power supply.
前記半導体試験装置は、
複数の前記半導体素子が配置されたウェハを固定するとともに、複数の前記半導体素子の正極と電気的に接続される正極の役割を有する試験ステージと、
駆動回路と、
電源と、
内部の圧力が真空圧力である導体配線と、
前記導体配線を覆い、前記試験ステージと接触する第3の誘電体と、
前記電源の正極と接続される電流計と、
前記半導体素子の負極と、前記電源の負極とを接続する第1のプローブと、
前記試験ステージの外周と接触し、かつ前記電流計を介して前記電源の正極と接続される第1の電極と、
前記導体配線、および前記電源の正極と接続される第3の電極と、を備えた半導体試験装置。 A semiconductor test apparatus for testing characteristics of a semiconductor device, wherein the semiconductor device has a positive electrode on its back surface and a negative electrode and a control electrode on its front surface, and responds to a control signal input to the control electrode. on or off,
The semiconductor test equipment includes:
a test stage that fixes a wafer on which a plurality of the semiconductor elements are arranged and has a role of a positive electrode that is electrically connected to the positive electrodes of the plurality of semiconductor elements;
a drive circuit;
a power supply;
a conductor wiring whose internal pressure is a vacuum pressure;
a third dielectric covering the conductor traces and in contact with the test stage;
an ammeter connected to the positive electrode of the power supply;
a first probe connecting the negative electrode of the semiconductor element and the negative electrode of the power supply;
a first electrode in contact with the periphery of the test stage and connected to the positive electrode of the power supply through the ammeter;
A semiconductor testing device comprising the conductor wiring and a third electrode connected to the positive electrode of the power supply.
前記電源は、前記センス端子を通じて、前記試験ステージの電位の指示値からの低下量を特定し、前記試験ステージの電位が前記指示値となるように、前記電源が出力する電圧を前記低下量だけ増加させる、請求項1~4のいずれか1項に記載の半導体試験装置。 A sense terminal in contact with the periphery of the test stage,
The power supply specifies the amount of decrease from the indicated value of the potential of the test stage through the sense terminal, and reduces the voltage output by the power supply by the amount of decrease so that the potential of the test stage becomes the indicated value. 5. The semiconductor testing device according to claim 1, wherein the semiconductor testing device is increased.
前記電源の正極は、前記電流計、前記3重同軸ケーブルの中心線の第1端と接続される第5の電極、前記中心線、および前記中心線の第2端と接続される第6の電極を通じて、前記半導体素子の正極と接続され、
前記電源の正極は、前記3重同軸ケーブルの2重線の第1端と接続される第7の電極、前記2重線、および前記2重線の第2端と接続される第8の電極を通じて、前記第2の電極、および前記第3の電極と接続され、
前記第1のプローブは、前記半導体素子の負極を、前記3重同軸ケーブルの3重線の第1端と接続される第9の電極、前記3重線、および前記3重線の第2端と接続される第10の電極を通じて、前記電源の負極に接続する、請求項1~5のいずれか1項に記載の半導体試験装置。 a center line, a double line located outside the center line, a triple line located outside the double line, and a fourth dielectric between the center line and the double line. and a fifth dielectric between said double wire and said triple wire,
A positive electrode of the power source is connected to the ammeter, a fifth electrode connected to a first end of the centerline of the triple coaxial cable, the centerline, and a sixth electrode connected to a second end of the centerline. connected to the positive electrode of the semiconductor element through the electrode,
A positive electrode of the power source is a seventh electrode connected to the first end of the double wire of the triple coaxial cable, the double wire, and an eighth electrode connected to the second end of the double wire. connected to the second electrode and the third electrode through
The first probe includes a ninth electrode connecting the negative electrode of the semiconductor element to a first end of a triple line of the triple coaxial cable, the triple line, and a second end of the triple line. 6. The semiconductor testing apparatus according to claim 1, wherein said terminal is connected to a negative electrode of said power supply through a tenth electrode connected to said terminal.
前記半導体試験装置は、
正極の役割を有する試験ステージと、
駆動回路と、
電源と、
前記試験ステージと接触する先端を有する熱電対と、前記熱電対を固定する第1の誘電体と、前記第1の誘電体を覆う導体被覆と、前記導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、
内部の圧力が真空圧力である導体配線と、
前記導体配線を覆い、前記試験ステージと接触する第3の誘電体と、
前記電源の正極と接続される電流計と、
第1のプローブと、
第2のプローブと、
前記試験ステージの外周と接触し、かつ前記電流計を介して前記電源の正極と接続される第1の電極と、
前記熱電対部の導体被覆、および前記電源の正極と接続される第2の電極と、
前記導体配線、および前記電源の正極と接続される第3の電極とを備え、
前記半導体試験方法は、
複数の前記半導体素子が配置されたウェハを前記試験ステージに固定して、複数の前記半導体素子の正極と前記試験ステージとを接続するステップと、
前記第1のプローブによって、前記半導体素子の負極と、前記電源の負極とを接続し、前記第2のプローブによって、前記半導体素子の制御電極と、前記駆動回路とを接続するステップと、
前記電源が、電圧の供給を開始するステップと、
前記半導体素子の寄生容量、および前記第1のプローブと前記電源の負極とを接続する電気配線の寄生容量を充電するステップと、
前記充電後に、前記電流計が、前記半導体素子に流れる電流を測定するステップと、を備える半導体試験方法。 A semiconductor testing method using a semiconductor testing apparatus for testing characteristics of a semiconductor device, wherein the semiconductor device has a positive electrode on its back surface, a negative electrode and a control electrode on its front surface, and a control input to the control electrode. turn on or off depending on the signal,
The semiconductor test equipment includes:
a test stage having a positive electrode role;
a drive circuit;
a power supply;
a thermocouple having a tip in contact with the test stage; a first dielectric fixing the thermocouple; a conductor coating covering the first dielectric; and a second dielectric covering the conductor coating. a thermocouple portion having a contact coating;
a conductor wiring whose internal pressure is a vacuum pressure;
a third dielectric covering the conductor traces and in contact with the test stage;
an ammeter connected to the positive electrode of the power supply;
a first probe;
a second probe;
a first electrode in contact with the periphery of the test stage and connected to the positive electrode of the power supply through the ammeter;
a second electrode connected to the conductor coating of the thermocouple portion and the positive electrode of the power supply;
The conductor wiring and a third electrode connected to the positive electrode of the power supply,
The semiconductor testing method includes:
a step of fixing a wafer on which a plurality of the semiconductor elements are arranged to the test stage and connecting the positive electrodes of the plurality of the semiconductor elements to the test stage;
connecting the negative electrode of the semiconductor element and the negative electrode of the power supply by the first probe, and connecting the control electrode of the semiconductor element and the drive circuit by the second probe;
the power supply starting to supply voltage;
charging the parasitic capacitance of the semiconductor element and the parasitic capacitance of the electrical wiring connecting the first probe and the negative electrode of the power supply;
and measuring the current flowing through the semiconductor device with the ammeter after the charging.
前記半導体試験装置は、
正極の役割を有する試験ステージと、
駆動回路と、
電源と、
前記試験ステージと接触する先端を有する熱電対と、前記熱電対を固定する第1の誘電体と、前記第1の誘電体を覆う導体被覆と、前記導体被覆を覆う第2の誘電体である接触被覆とを有する熱電対部と、
内部の圧力が真空圧力である導体配線と、
前記導体配線を覆い、前記試験ステージと接触する第3の誘電体と、
前記電源の正極と接続される電流計と、
中心線と、前記中心線の外側に配置される2重線と、前記2重線の外側に配置される3重線と、前記中心線と前記2重線との間の第4の誘電体と、前記2重線と前記3重線との間の第5の誘電体とを含む3重同軸ケーブルと、
第1のプローブと、
第2のプローブと、
前記試験ステージの外周と接触し、かつ前記電流計を介して前記電源の正極と接続される第1の電極と、
前記熱電対部の導体被覆、および前記電源の正極と接続される第2の電極と、
前記導体配線、および前記電源の正極と接続される第3の電極とを備え、
前記電源の正極は、前記電流計、前記3重同軸ケーブルの中心線の第1端と接続される第5の電極、前記中心線、および前記中心線の第2端と接続される第6の電極を通じて、前記半導体素子の正極と接続され、
前記電源の正極は、前記3重同軸ケーブルの2重線の第1端と接続される第7の電極、前記2重線、および前記2重線の第2端と接続される第8の電極を通じて、前記第2の電極、および前記第3の電極と接続され、
前記半導体試験方法は、
複数の前記半導体素子が配置されたウェハを前記試験ステージに固定して、複数の前記半導体素子の正極と前記試験ステージとを接続するステップと、
前記第1のプローブによって、前記半導体素子の負極を、前記3重同軸ケーブルの3重線の第1端と接続される第9の電極、前記3重線、および前記3重線の第2端と接続される第10の電極を通じて、前記電源の負極に接続し、前記第2のプローブによって、前記半導体素子の制御電極と、前記駆動回路とを接続するステップと、
前記電源が、電圧の供給を開始するステップと、
前記半導体素子の寄生容量、および前記第1のプローブと前記電源の負極とを接続する電気配線の寄生容量を充電するステップと、
前記充電後に、前記電流計が、前記半導体素子に流れる電流を測定するステップと、を備える半導体試験方法。 A semiconductor testing method using a semiconductor testing apparatus for testing characteristics of a semiconductor device, wherein the semiconductor device has a positive electrode on its back surface, a negative electrode and a control electrode on its front surface, and a control input to the control electrode. turn on or off depending on the signal,
The semiconductor test equipment includes:
a test stage having a positive electrode role;
a drive circuit;
a power supply;
a thermocouple having a tip in contact with the test stage; a first dielectric fixing the thermocouple; a conductor coating covering the first dielectric; and a second dielectric covering the conductor coating. a thermocouple portion having a contact coating;
a conductor wiring whose internal pressure is a vacuum pressure;
a third dielectric covering the conductor traces and in contact with the test stage;
an ammeter connected to the positive electrode of the power supply;
a center line, a double line located outside the center line, a triple line located outside the double line, and a fourth dielectric between the center line and the double line. and a fifth dielectric between said double wire and said triple wire;
a first probe;
a second probe;
a first electrode in contact with the periphery of the test stage and connected to the positive electrode of the power supply through the ammeter;
a second electrode connected to the conductor coating of the thermocouple portion and the positive electrode of the power supply;
The conductor wiring and a third electrode connected to the positive electrode of the power supply,
A positive electrode of the power source is connected to the ammeter, a fifth electrode connected to a first end of the centerline of the triple coaxial cable, the centerline, and a sixth electrode connected to a second end of the centerline. connected to the positive electrode of the semiconductor element through the electrode,
A positive electrode of the power source is a seventh electrode connected to the first end of the double wire of the triple coaxial cable, the double wire, and an eighth electrode connected to the second end of the double wire. connected to the second electrode and the third electrode through
The semiconductor testing method includes:
a step of fixing a wafer on which a plurality of the semiconductor elements are arranged to the test stage and connecting the positive electrodes of the plurality of the semiconductor elements to the test stage;
a ninth electrode connected by the first probe to the negative electrode of the semiconductor element with a first end of a triple line of the triple coaxial cable, the triple line, and a second end of the triple line; connecting to the negative electrode of the power supply through a tenth electrode connected to and connecting the control electrode of the semiconductor element and the drive circuit by the second probe;
the power supply starting to supply voltage;
charging the parasitic capacitance of the semiconductor element and the parasitic capacitance of the electrical wiring connecting the first probe and the negative electrode of the power supply;
and measuring the current flowing through the semiconductor device with the ammeter after the charging.
前記電源が、電圧の供給を開始した後、前記電源は、前記センス端子を通じて、前記試験ステージの電位の指示値からの低下量を特定し、前記試験ステージの電位が前記指示値となるように、前記電源が出力する電圧を前記低下量だけ増加させるステップをさらに備える、請求項7または8記載の半導体試験方法。 The semiconductor testing device further comprises a sense terminal in contact with the periphery of the test stage,
After the power supply starts supplying voltage, the power supply identifies the amount of decrease in the potential of the test stage from the indicated value through the sense terminal, and adjusts the potential of the test stage to the indicated value. 9. The semiconductor testing method according to claim 7, further comprising the step of increasing the voltage output by said power supply by said decrease amount.
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